JP2768022B2 - メモリコントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリコントローラに関
し、特に情報処理システムの外部補助記憶装置としての
ハードディスクドライブ，フロッピィディスクドライ
ブ，光ディスクドライブ、カートリッジ磁気テープ等の
ためのメモリコントローラに関する。

【０００２】

【従来の技術】情報処理システムには上述したような外
部補助記憶装置がしばしば用いられる。同装置とホスト
プロセッサとの間にはメモリコントローラが介在してお
り両者間のデータ転送を制御している。一般に、メモリ
コントローラは、ホストプロセッサとのインターフェイ
ス制御を司るインターフェイスユニットと、外部補助記
憶装置に書き込むべきデータおよび同装置から読み出さ
れたデータを一時ストアするバッファメモリ、そしてイ
ンターフェイスユニットおよびバッファメモリ間のデー
タ転送を制御する制御ユニットを有する。メモリコント
ローラは、ホストプロセッサからの要求に応じて、ホス
トプロセッサからのデータを外部補助記憶装置に書き込
んだり、同装置のストアデータを読み出しホストプロセ
ッサに供給する。

【０００３】ホストプロセッサは外部補助記憶装置に書
き込んだデータを再度使用する場合がある。そのデータ
は外部補助記憶装置に書き込まれているため、そのデー
タをホストプロセッサに渡すためには外部補助記憶装置
をアクセスする必要がある。しかしながら、外部補助記
憶装置のアクセススピードは比較的遅いためホストプロ
セッサへのデータ供給に時間がかかる。

【０００４】そこで、キャッシュメモリ手法がそのよう
なメモリコントローラにも適用されている。すなわち、
キャッシュメモリを接続，制御できるように構成され、
外部補助記憶装置に書き込んだデータはキャッシュメモ
リにもストアされる。そのストアデータがホストプロセ
ッサがその後要求したデータと同一のときは、キャッシ
ュメモリがアクセスされてデータがホストプロセッサに
渡される。外部補助記憶装置のアクセスは必要ない。

【０００５】

【発明が解決しようとする課題】このように、ホストプ
ロセッサからのデータ書き込み要求にともなうデータは
キャッシュメモリにストアされるとともに外部補助記憶
装置に書込まれるわけであるが、同データはまずインタ
ーフェイスユニットからキャッシュメモリに転送され、
その後キャッシュメモリからバッファメモリ、したがっ
て外部補助記憶装置に転送されている。これは、データ
転送がＤＭＡ（ダイレクトメモリアクセス）方式で行な
われ、インターフェイスユニットおよびキャッシュメモ
リ間ＤＭＡ転送そしてバッファメモリおよびキャッシュ
メモリ間ＤＭＡ転送が互いに独立した転送チャンネルで
実行されるからである。その結果、ホストプロセッサか
ら外部補助記憶装置へのデータ書込み時間がキャッシュ
メモリがないものに比して倍増してしまう。

【０００６】したがって、本発明の目的は、ホストプロ
セッサおよび外部補助記憶装置間のデータ転送を実行す
るための改良されたメモリコントローラを提供すること
にある。

【０００７】本発明の他の目的は、データ書込み要求に
もとづくデータの書き込み終了時間を短縮したメモリコ
ントローラを提供することにある。

【０００８】

【課題を解決するための手段】本発明によるメモリコン
トローラは、インターフェイスユニットおよびバッファ
メモリが両方ともレディ状態であることを検出してイン
ターフェイスユニットから両メモリへのデータ転送を同
時に行なうようにしたことを特徴としている。

【０００９】より詳細には、インターフェイスユニット
およびバッファメモリの両方がデータ転送要求を発生し
たことを検出し、インターフェイスユニットにはデータ
リード信号をバッファメモリおよびキャッシュメモリに
はデータライト信号をそれぞれ実質的に同時に供給して
インターフェイスユニットから読み出されたデータを両
メモリに転送している。

【００１０】かかる構成により、余分なデータ転送サイ
クルは不要となり、データ書き込み時間が短縮される。

【００１１】

【実施例】以下、本発明の実施例を図面を用いて詳述す
る。

【００１２】図１は本発明の一実施例によるメモリコン
トローラを有する情報処理システムの一部を示すブロッ
ク図である。本コントローラ１は半導体集積回路装置と
して構成され、インターフェイスユニット３０，データ
転送制御ユニット４０，バッファメモリ５０およびフォ
ーマット制御ユニット６０を有する。インターフェイス
ユニット３０は本実施例ではＳＣＳＩ（Ｓｍａｌｌ Ｃ
ｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）
方式でホストプロセッサ２との間のインターフェイス制
御を司り、したがって端子１０およびＳＣＳＩバス２１
を介してホストプロセッサ２に接続されている。フォー
マット制御ユニット６０は端子１２および通信バス４１
を介して外部補助記憶装置４に接続され同装置に対する
データのリード／ライトを実行する。本実施例では、ハ
ードディスクドライブが装置４として用いられる。フロ
ッピィディスクドライブ，光ディスクドライブ，カート
リッジ磁気テープでも同様である。記憶装置４に書き込
むべきデータおよび同装置から読み出されたデータはバ
ス２０を介してフォーマット制御ユニット６０とバッフ
ァメモリ５０との間で転送される。ＦＩＦＯ（Ｆｉｒｓ
ｔ−ｉｎＦｉｒｓｔ−ｏｕｔ）メモリをバッファメモリ
５０として使用できる。ユニット３０，４０および６０
そしてバッファメモリ５０は内部プロセッサバス１７を
介して相互接続されている。バス１７にはさらに端子１
１および外部プロセッサバス３１を介してマイクロプロ
セッサ３に接続されている。プロセッサ３はコントロー
ラ１の全体の動作シーケンスを制御する。

【００１３】データ転送制御ユニット４０はＤＭＡ転送
方式でデータを転送する。すなわち、ユニット４０はイ
ンターフェイスユニット３０およびバッファメモリ５０
から第１および第２のデータ転送要求信号ＤＲＱ１およ
びＤＲＱ２を受ける。信号ＤＲＱ１はユニット３０がホ
ストプロセッサ２からのデータをデータバス１９上に出
力できる又はバス１９上のデータを受け入れる準備がで
きたことを示し、信号ＤＲＱ２はメモリ３０がユニット
６０からのデータをバス１９上に出力できる又はバス１
９上のデータを受け取る準備ができたことを示す。要求
信号ＤＲＱ１に応答してユニット４０はアクノレッジ信
号ＤＡＫ１をユニット３０に返しユニット３０を活性化
する。同様に、要求信号ＤＲＱ１に応答してバッファメ
モリ５０にアクノレッジ信号ＤＡＫ２が返される。デー
タ転送制御ユニット４０はさらにユニット３０又はメモ
リ５０にデータリードおよびデータライト信号を供給し
てそれぞれデータを出力させるおよびデータを取り入れ
させるが、図示のように、ユニット３０へのデータリー
ド，ライト信号ＩＯＲＤ１，ＩＯＷ１とバッファメモリ
５０へのデータリード，ライト信号ＩＯＲ２，ＩＯＷ２
とは別々に設けられている。データリード信号ＩＯＲ
１，ＩＯＲ２はそれぞれユニット３０，メモリ５０に内
部のデータをバス１９上に出力させるタイミングを指示
し、データライト信号ＩＯＷ１，ＩＯＷ２はバス１９上
のデータを取り込むタイミングを指示する。データバス
１９には転送制御ユニット４０および端子１３も接続さ
れ、端子１３は外部に設けられたキャッシュメモリ５が
接続されている。転送制御ユニット４０はさらにアドレ
ス情報およびメモリリード，ライト信号ＭＲＤ，ＭＷＲ
を発生する。アドレス情報はバス２１および端子１４を
介して、信号ＭＲＤ，ＭＷＲは端子１５，１６をそれぞ
れ介してメモリ５に供給される。

【００１４】図２を参照すると、データ転送ユニット４
０は、一対のパラメータレジスタ４０１，５０１、一対
のデータ転送シーケンサ４０３，５０３、および一対の
アドレスカウンタ４０４，５０４を有する。レジスタ４
０１，シーケンサ４０３、およびカウンタ４０４は第１
チャンネルとしてバッファメモリ５０およびキャッシュ
メモリ５間のデータ転送制御に割当てられ、レジスタ５
０１，シーケンサ５０３およびカウンタ５０４は第２チ
ャンネルとしてインターフェイスユニット３０およびキ
ャッシュメモリ間のデータ転送制御に割当てられてい
る。レジスタ４０１，５０１の各々には、データ転送方
向を指定する情報、転送すべきデータのバイト数を示す
情報、データ転送を許可するか否かを示す情報等を有す
るパラメータデータがマイクロプロセッサ３によって設
定される。アドレスカウンタ４０４，５０４の各々に
は、キャッシュメモリ５に対するデータ転送スタートア
ドレスがやはりマイクロプロセッサ３によって設定され
る。レジスタ４０１（５０１）およびデータ転送要求信
号ＤＲＱ１（ＤＲＱ２）に応答して、シーケンサ４０３
（５０３）は上述した信号ＤＡＫ１（ＤＡＫ２）、ＩＯ
ＲＤ１（ＩＯＲＤ２）、ＩＯＷＲ１（ＩＯＷＲ２）、Ｍ
ＲＤおよびＭＷＲを所定のシーケンスに従って発生し、
カウンタ４０４（５０４）の内容を更新する。データ転
送制御ユニット４０は、本発明に従って、４つのＡＮＤ
ゲート６０１，６０３，６０５，６０８、３つのＯＲゲ
ート６０４，６０６，６０７、およびインバータ４５０
をさらに有する。さらにまた、パラメータレジスタ５０
１はモードフラグ５０２を有している。フラグ５０２は
インターフェイスユニット３０からバッファメモリ５０
およびキャッシュメモリ５へのデータ転送を同時に実行
するときに“１”にセットされ、それ以外のときは
“０”にリセットされる。

【００１５】次に、動作につき説明する。インターフェ
イスユニット３０がホストプロセッサ２から外部補助記
憶装置４にデータを書き込むというコマンドを受ける
と、ユニット３０は同コマンドをバス１７，３１および
端子１１を介してマイクロプロセッサ３に供給する。マ
イクロプロセッサ３はそのコマンドをデコードし、ユニ
ット３０からメモリ５０，５へのデータ同時転送を実行
させるべく以下の動作を行なう。すなわち、フォーマッ
トコントローラ６０に装置４へのデータ書込みを実行さ
せるべく制御情報を与え、パラメータレジスタ５０１お
よびカウンタ５０４にインターフェイスユニット３０か
らキャッシュメモリ５へのデータ転送に必要な情報を設
定する。モードフラグ５０２は“１”にセットされる。
パラメータレジスタ４０１にはシーケンサ４０３を非活
性化すべくデータ転送禁止情報を与える。かくして、イ
ンターフェイスユニット３０からキャッシュメモリ５お
よびバッファメモリ５０へのデータの同時転送がイネー
ブル状態とされる。

【００１６】データの同時転送を実行するためには、イ
ンターフェイスユニット３０およびバッファメモリ５０
の両方がレディ状態になる必要がある。そのような状態
検出が、ＡＮＤゲート６０３，６０５が両データ転送要
求信号ＤＲＱ１，ＤＲＱ２の発生をみることで行なわれ
ている。図３に示すように、ユニット３０およびメモリ
５０が共にレディ状態となって要求信号ＤＲＱ１，ＤＲ
Ｑ２がアクティブとなった時点でシーケンサ５０３はデ
ータ転送要求信号を受ける。これに応答して、シーケン
サ５０３はアクノレッジ信号ＤＡＫ１をユニット３０に
返する。シーケンサ４０３は非活性状態であるから、要
求信号ＤＲＱ２を受けてもアクノレッジ信号ＤＡＫ２を
発生しない。しかしながら、アクノレッジ信号ＤＡＫ１
の発生は、ＡＮＤゲート６０１およびＯＲゲート６０６
により、図３のようにアクノレッジ信号ＡＣＫ２を発生
させることになる。シーケンサ５０３はさらにアドレス
カウンタ５０４のアドレスを出力させ、そしてデータリ
ード信号ＩＯＲ１およびメモリライト信号ＭＷＲを発生
する。信号ＩＯＲ１に応答してインターフェイスユニッ
ト３０はホストプロセッサ２からのデータをバス１９上
に出力する。シーケンサ４０３はデータライト信号ＩＯ
ＷＲを発生しないが、メモリライト信号ＭＷＲは、ＡＮ
Ｄゲート６０８およびＯＲゲート６０７により、データ
ライト信号ＩＯＷＲ２を発生せしめることになる。かく
して、ユニット３０から読み出されたバス１９上のデー
タはキャッシュメモリ５とバッファメモリ５０との両方
に同時に転送される。その後、カウンタ５０４のアドレ
スは更新される。また、信号ＩＯＲ１およびＩＯＷ２に
応答して、ユニット３０およびバッファメモリ５０はそ
れぞれの要求信号ＤＲＱ１，ＤＲＱ２をロウレベルに反
転させる。ユニット３０およびメモリ５０が再びレディ
状態となると、上述した動作が実行される。

【００１７】このようにして、インターフェイスユニッ
ト３０からのデータはキャッシュメモリ５およびバッフ
ァメモリ５０の両方に同時に転送される。

【００１８】もしモードフラグ５０２を“０”のままに
しておくと、ユニット３０からのデータはキャッシュメ
モリ５にのみ転送される。メモリ５にストアされたデー
タはその後バッファメモリ５０にシーケンサ４０３およ
びカウンタ４０４を使用して転送される。

【００１９】図４を参照すると、本発明の他の実施例に
よるメモリコントローラにおけるデータ転送制御ユニッ
トが示されている。図２と同一機能部は同じ番号で示し
てそれらの説明を省略する。本実施例では、バッファメ
モリ５０からのキャッシュメモリ５およびインターフェ
イスユニット３０へのデータの同時転送をも可能とした
もので、４つのＡＮＤゲート４５１，４５３，４５４，
４５８、３つのＯＲゲート４５２，４５６，４５７およ
びインバータ４５０がさらに設けられている。また、モ
ードフラグ４０２がパラメータレジスタ４０１に設けら
れている。

【００２０】インターフェイスユニット３０がホストプ
ロセッサ２からデータ要求のコマンドを受けると、同コ
マンドはマイクロプロセッサ３に供給されてデコードさ
れる。図示していないが、マイクロプロセッサ３にはキ
ャッシュメモリ５がストア（コピー）している外部記憶
装置４のデータ領域を示すセクタ情報やタグ情報を格納
するメモリが設けられている。それらの情報をもとに、
マイクロプロセッサ３はホストプロセッサ２が要求した
データをキャッシュメモリ５がストアしているかどうか
判断する。ストアしていると判ると、マイクロプロセッ
サ３はデータ転送に必要な情報をパラメータレジスタ５
０１，カウンタ５０４に設定し、一方、パラメータレジ
スタ４０１にはシーケンサ４０３を非活性化とする情報
を書込む。モードフラグ４０２，５０２は“０”にリセ
ットする。シーケンサ５０３がユニット３０からデータ
転送要求信号ＤＲＱ１を受けると、アクノレッジ信号Ｄ
ＡＫ１をＯＲゲート４５６を介して戻す。カウンタ５０
４からアドレスをキャッシュメモリ５に出力させ、さら
にデータライト信号ＩＯＷＲ１とメモリリード信号ＭＲ
Ｄを発生する。この結果、キャッシュメモリ５からデー
タが読み出され、インターフェイスユニット３０に転送
される。そのデータはホストプロセッサ２に送られる。
かかる動作は、要求されたデータ数に達するまで実行さ
れる。かくして、外部記憶装置４に対するアクセスは行
なわれず、高速なデータ転送が実行される。

【００２１】一方、ホストプロセッサ２が要求したデー
タをキャッシュメモリ５がストアしていないときは、同
データは外部記憶装置４から得なければならない。この
とき、ホストプロセッサ２からの再度の要求に備えて、
装置４から読み出されたデータはキャッシュメモリ５に
ストアされると同時にユニット３０にも転送される。

【００２２】すなわち、マイクロプロセッサ３は外部記
憶装置４からのデータ読み出しに必要な情報をフォーマ
ット制御ユニット６０に供給し、さらにパラメータレジ
スタ４０１，カウンタ４０４にメモリ５０−５間のデー
タ転送に必要な情報を与える。モードフラグ４０１は
“１”にセットされる。レジスタ５０１にはシーケンサ
５０３を非活性化する情報が与えられる。

【００２３】図５に示すように、バッファメモリ５０お
よびインターフェイスユニット３０が共にレディ状態と
なると、すなわちバッファメモリ５０が記憶装置４から
のデータを保持しユニット３０がデータ受け入れ可能と
なると、ＡＮＤゲート４５１，４５３によってシーケン
サ４０３はデータ要求信号を受けることになる。これに
応答してアクノレッジ信号ＤＡＣＫ２がバッファメモリ
５０に戻され、さらにＡＮＤゲート４５４，ＯＲゲート
４５６によりユニット３０にもアクノレッジ信号ＤＡＫ
１が返されることになる。シーケンサ４０２はカウンタ
４０４にアドレスを出力させ、そしてデータリード信号
ＩＯＲＤ２とメモリライト信号ＭＷＲを発生する。メモ
リライト信号ＭＷＲはＡＮＤゲート４５８，ＯＲゲート
４５７によりデータライト信号ＩＯＷＲ１を発生させ
る。かくして、バッファメモリ５０から読み出されたデ
ータはバス１９を介してキャッシュメモリ５にストアさ
れると同時にインターフェイスユニット３０にも転送さ
れる。

【００２４】このように、本実施例では、インターフェ
イスユニット３０からキャッシュメモリ５およびバッフ
ァメモリ５０への同時データ転送とともに、バッファメ
モリ５０からキャッシュメモリ５およびインターフェイ
スユニット３０への同時データ転送が実行される。

【００２５】本発明は上記実施例に限定されず、適宜変
形できることは明らかである。例えば、マイクロプロセ
ッサ３およびキャッシュメモリ５をコントローラ１とと
もシングルチップ化することができる。

【００２６】

【発明の効果】以上のとおり、本発明によれば、ホスト
プロセッサ側のインターフェイスユニットからキャッシ
ュメモリと外部記憶装置側のバッファメモリとの両方に
データを同時に転送できるメモリコントローラが提供さ
れ、データ転送速度を格段に向上することができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるメモリコントローラを
用いた情報処理システムの一部を示すブロック図であ
る。

【図２】図１に示したデータ転送制御ユニットの内部構
成図である。

【図３】本実施例の動作を示すタイミング図である。

【図４】本発明の他の実施例によるメモリコントローラ
で用いられるデータ転送制御ユニット内部構成図であ
る。

【図５】本実施例の動作を示すタイミング図である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】外部装置に書き込むべきデータを一時スト
   アする第１のメモリと、第２のメモリと、ホストプロセ
   ッサとのインターフェイス動作を制御し前記ホストプロ
   セッサからのデータを一時ストアするインターフェイス
   ユニットと、前記第１のメモリ、前記第２のメモリ及び
   前記インターフェイスをそれぞれ接続するバスと、転送
   モードが設定されるモードフラグと、前記バスに接続さ
   れ、前記ホストプロセッサから前記外部装置へのデータ
   書き込みが要求され、かつ前記モードフラグに同時転送
   モードが設定されていないときに前記インターフェイス
   ユニットに対して前記ホストプロセッサからのデータリ
   ードを許可するデータリード信号を活性化すると共に前
   記第２のメモリに対してデータの書き込みを許可するメ
   モリライト信号を活性化し、前記前記ホストプロセッサ
   からのデータを前記インターフェイスユニットから前記
   第２のメモリに書き込む第１のデータ転送シーケンサ
   と、前記ホストプロセッサから前記外部装置へのデータ
   書き込みが要求され、かつ前記モードフラグに同時転送
   モードが設定されていないときに前記第１のメモリに対
   するデータの書き込みを許可するデータライト信号を活
   性化し、前記第２のメモリに一時ストアされた前記ホス
   トプロセッサからのデータを前記第１のメモリに書き込
   む第２のデータ転送シーケンサとを備えたメモリコント
   ローラであって、前記ホストプロセッサから前記外部装
   置へのデータ書き込みが要求され、かつ前記モードフラ
   グに同時転送モードが設定されているときに前記メモリ
   ライト信号が活性化されたことに応答して前記データラ
   イト信号を活性化するゲート手段をさらに備え、前記ホ
   ストプロセッサから前記外部装置へのデータ書き込みが
   要求され、かつ前記モードフラグに同時転送モードが設
   定されているときには前記インターフェイスユニットに
   ストアされた前記ホストプロセッサからのデータを前記
   第１のメモリ及び前記第２のメモリに同時に書き込むこ
   とを特徴とするメモリコントローラ。