JPH06305197A - ステータスレジスタを有する電子装置 - Google Patents
ステータスレジスタを有する電子装置Info
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- JPH06305197A JPH06305197A JP5099682A JP9968293A JPH06305197A JP H06305197 A JPH06305197 A JP H06305197A JP 5099682 A JP5099682 A JP 5099682A JP 9968293 A JP9968293 A JP 9968293A JP H06305197 A JPH06305197 A JP H06305197A
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Abstract
(57)【要約】
【目的】 一つの制御対象に対して繰り返し同じ情報を
用いて処理を行う場合に、制御を行う側の処理負担を軽
減し、システム全体の処理速度を向上させることができ
るステータスレジスタを有する電子装置を提供すること
を目的とする。 【構成】 装置の状態を表す情報を格納するステータス
レジスタ１と、ステータスレジスタ１に格納されている
情報の不要部分を示す情報が設定されるステータスマス
クレジスタ２と、このステータスマスクレジスタ２に格
納されている情報にもとづいて、ステータスレジスタ１
の情報の不要部分を除去してステータス情報を出力する
ステータスマスク回路３とを有する。
用いて処理を行う場合に、制御を行う側の処理負担を軽
減し、システム全体の処理速度を向上させることができ
るステータスレジスタを有する電子装置を提供すること
を目的とする。 【構成】 装置の状態を表す情報を格納するステータス
レジスタ１と、ステータスレジスタ１に格納されている
情報の不要部分を示す情報が設定されるステータスマス
クレジスタ２と、このステータスマスクレジスタ２に格
納されている情報にもとづいて、ステータスレジスタ１
の情報の不要部分を除去してステータス情報を出力する
ステータスマスク回路３とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、ステータスレジスタを
有する電子装置の改良に関する。特に、一つの制御対象
に対して繰り返し同じ情報を用いて処理を行う場合に、
制御を行う側の処理負担を軽減し、システム全体の処理
速度を向上させることができるステータスレジスタを有
する電子装置を提供することを目的とする改良に関す
る。
有する電子装置の改良に関する。特に、一つの制御対象
に対して繰り返し同じ情報を用いて処理を行う場合に、
制御を行う側の処理負担を軽減し、システム全体の処理
速度を向上させることができるステータスレジスタを有
する電子装置を提供することを目的とする改良に関す
る。
【０００２】
【従来の技術】電子装置では、その装置の状態を表すた
めのステータス情報を有している。このステータス情報
は多数あり、これらステータス情報は一般に電子装置が
有するステータスレジスタに格納され、必要に応じてこ
の電子装置を制御する装置によって読み出される。
めのステータス情報を有している。このステータス情報
は多数あり、これらステータス情報は一般に電子装置が
有するステータスレジスタに格納され、必要に応じてこ
の電子装置を制御する装置によって読み出される。
【０００３】以下、ステータスレジスタを有する電子装
置の一例としてアウトラインフォント生成装置について
説明する。
置の一例としてアウトラインフォント生成装置について
説明する。
【０００４】図６は、従来技術に係るアウトラインフォ
ント生成装置の構成図である。
ント生成装置の構成図である。
【０００５】図６参照 図において、１０は、入力されるアウトラインフォント
データ（座標データ）にもとづいて、文字の輪郭を再成
し、内部を塗り潰したビットマップフォントを生成する
アウトラインフォント生成回路である。このアウトライ
ンフォント生成回路１０の構成例を図１１に示す（図１
１参照）。図１１において、破線をもって囲む部分がア
ウトラインフォント生成回路１０であり、１０１はＤＤ
Ａと判別点抽出手段よりなる描画実行部であり（特開昭
６３−３０５４７８号公報参照）、１０２は塗り潰し実
行部であり（特開昭６３−３０５４７８号公報参照）、
１０３は展開メモリであり、１０４は曲線処理部であり
（特開平２−１０４７６号または特開平２−７１３８４
号公報参照）、１０５はＲＡＭである。再び図６にもど
って、１は、このアウトラインフォント生成回路１０の
ステータス情報が格納されるステータスレジスタであ
る。４は、外部の装置とのインタフェースである外部イ
ンタフェースである。
データ（座標データ）にもとづいて、文字の輪郭を再成
し、内部を塗り潰したビットマップフォントを生成する
アウトラインフォント生成回路である。このアウトライ
ンフォント生成回路１０の構成例を図１１に示す（図１
１参照）。図１１において、破線をもって囲む部分がア
ウトラインフォント生成回路１０であり、１０１はＤＤ
Ａと判別点抽出手段よりなる描画実行部であり（特開昭
６３−３０５４７８号公報参照）、１０２は塗り潰し実
行部であり（特開昭６３−３０５４７８号公報参照）、
１０３は展開メモリであり、１０４は曲線処理部であり
（特開平２−１０４７６号または特開平２−７１３８４
号公報参照）、１０５はＲＡＭである。再び図６にもど
って、１は、このアウトラインフォント生成回路１０の
ステータス情報が格納されるステータスレジスタであ
る。４は、外部の装置とのインタフェースである外部イ
ンタフェースである。
【０００６】上記のステータスレジスタ１は、図７に示
すような構成を有し（図７参照）、４種類の情報、すな
わち、アウトラインデータの書き込みの可否（１：可
能、０：不可能）の情報ＤＲと生成されたビットマップ
フォントの読み出しの可否（１：可能、０：不可能）の
情報ＩＲとエラー情報（全て０：正常）ＥＲＲＯＲと動
作中か否か（１：動作中）の情報ＢＳとが格納されてい
る。図中の──（横線）は未定義を示す。
すような構成を有し（図７参照）、４種類の情報、すな
わち、アウトラインデータの書き込みの可否（１：可
能、０：不可能）の情報ＤＲと生成されたビットマップ
フォントの読み出しの可否（１：可能、０：不可能）の
情報ＩＲとエラー情報（全て０：正常）ＥＲＲＯＲと動
作中か否か（１：動作中）の情報ＢＳとが格納されてい
る。図中の──（横線）は未定義を示す。
【０００７】上記のアウトラインフォント生成装置は、
図８に示す他の構成要素とゝもにアウトラインフォント
出力装置を構成する。
図８に示す他の構成要素とゝもにアウトラインフォント
出力装置を構成する。
【０００８】図８参照 図において、１１はアウトラインフォント生成装置であ
り、１２は、このシステムを制御する汎用ＣＰＵであ
り、１３は制御手順を記述したプログラムが格納された
プログラムＲＯＭであり、１４はＲＡＭであり、１５
は、アウトラインフォントのデータが格納されたフォン
トＲＯＭであり、１６は上記のアウトラインフォント生
成装置１１によってビットマップに変換された文字をプ
リンタ１７に出力するために使用する印刷用ＲＡＭであ
る。
り、１２は、このシステムを制御する汎用ＣＰＵであ
り、１３は制御手順を記述したプログラムが格納された
プログラムＲＯＭであり、１４はＲＡＭであり、１５
は、アウトラインフォントのデータが格納されたフォン
トＲＯＭであり、１６は上記のアウトラインフォント生
成装置１１によってビットマップに変換された文字をプ
リンタ１７に出力するために使用する印刷用ＲＡＭであ
る。
【０００９】以下に、このアウトラインフォント出力装
置におけるアウトラインフォント生成装置１１へのアウ
トラインフォントデータの書き込み処理及びアウトライ
ンフォント生成装置１１からのビットマップフォントデ
ータの読み出し処理について説明する。
置におけるアウトラインフォント生成装置１１へのアウ
トラインフォントデータの書き込み処理及びアウトライ
ンフォント生成装置１１からのビットマップフォントデ
ータの読み出し処理について説明する。
【００１０】アウトラインフォントデータの書き込み処
理は次の４ステップで実行される。ステップは、汎用
ＣＰＵ１２がアウトラインフォント生成装置１１から、
ステータスレジスタに格納されている情報を読み出す工
程である。ステップは、この読み出した値に対して汎
用ＣＰＵ１２がＤＲビット以外を０にする工程である。
ステップは、ステップの結果が零か否か判断（ＤＲ
ビットが０か１か判断）し、零ならばステップに戻る
工程である。ステップは、ステップの結果が１なら
ば、アウトラインフォント生成装置１１にアウトライン
フォントデータを書き込む工程である。
理は次の４ステップで実行される。ステップは、汎用
ＣＰＵ１２がアウトラインフォント生成装置１１から、
ステータスレジスタに格納されている情報を読み出す工
程である。ステップは、この読み出した値に対して汎
用ＣＰＵ１２がＤＲビット以外を０にする工程である。
ステップは、ステップの結果が零か否か判断（ＤＲ
ビットが０か１か判断）し、零ならばステップに戻る
工程である。ステップは、ステップの結果が１なら
ば、アウトラインフォント生成装置１１にアウトライン
フォントデータを書き込む工程である。
【００１１】また、ビットマップフォントデータの読み
出し処理は次の４ステップで実行される。ステップ
は、汎用ＣＰＵ１２がアウトラインフォント生成装置１
１から、ステータスレジスタに格納されている情報を読
み出す工程である。ステップは、この読み出した値に
対して汎用ＣＰＵ１２がＩＲビット以外を０にする工程
である。ステップは、ステップの結果が零か否か判
断（ＩＲビットが０か１か判断）し、零ならステップ
に戻る工程である。ステップは、ステップの結果が
１ならば、アウトラインフォント生成装置１１からビッ
トマップフォントデータを読み出す工程である。
出し処理は次の４ステップで実行される。ステップ
は、汎用ＣＰＵ１２がアウトラインフォント生成装置１
１から、ステータスレジスタに格納されている情報を読
み出す工程である。ステップは、この読み出した値に
対して汎用ＣＰＵ１２がＩＲビット以外を０にする工程
である。ステップは、ステップの結果が零か否か判
断（ＩＲビットが０か１か判断）し、零ならステップ
に戻る工程である。ステップは、ステップの結果が
１ならば、アウトラインフォント生成装置１１からビッ
トマップフォントデータを読み出す工程である。
【００１２】なお、上記のアウトラインフォント出力装
置の全動作を図９・図１０のフローチャートに示す（図
９・図１０参照）。
置の全動作を図９・図１０のフローチャートに示す（図
９・図１０参照）。
【００１３】
【発明が解決しようとする課題】従来技術においては、
１文字当り数百のアウトラインフォントデータ（座標デ
ータ）のそれぞれに対して、上記の４ステップからなる
書き込み処理・読み出し処理を実行するので処理速度が
低下すると言う欠点がある。そして、このような４ステ
ップ処理に起因する欠点（処理速度の低下）は単にアウ
トラインフォント生成装置に限らず、ステータスレジス
タを有する電子装置を使用する従来技術に係る装置に共
通に存在する欠点である。
１文字当り数百のアウトラインフォントデータ（座標デ
ータ）のそれぞれに対して、上記の４ステップからなる
書き込み処理・読み出し処理を実行するので処理速度が
低下すると言う欠点がある。そして、このような４ステ
ップ処理に起因する欠点（処理速度の低下）は単にアウ
トラインフォント生成装置に限らず、ステータスレジス
タを有する電子装置を使用する従来技術に係る装置に共
通に存在する欠点である。
【００１４】本発明の目的は、このような欠点を解消す
ることにあり、アウトラインフォント出力装置のよう
に、一つの制御対象に対して繰り返し同じ情報を用いて
処理を行う場合に、制御を行う側の処理負担を軽減し、
システム全体の処理速度を向上させることができるステ
ータスレジスタを有する電子装置を提供することある。
ることにあり、アウトラインフォント出力装置のよう
に、一つの制御対象に対して繰り返し同じ情報を用いて
処理を行う場合に、制御を行う側の処理負担を軽減し、
システム全体の処理速度を向上させることができるステ
ータスレジスタを有する電子装置を提供することある。
【００１５】
【課題を解決するための手段】上記の目的は、装置の状
態を表す情報を格納するステータスレジスタ（１）と、
このステータスレジスタ（１）に格納されている情報の
うち不要な部分を示す情報が設定されるステータスマス
クレジスタ（２）と、このステータスマスクレジスタ
（２）に格納されている情報にもとづいて前記のステー
タスレジスタ（１）の情報のうち不要な部分の情報を除
去してステータス情報を出力するステータスマスク回路
（３）とを有するステータスレジスタを有する電子装置
によって達成される。
態を表す情報を格納するステータスレジスタ（１）と、
このステータスレジスタ（１）に格納されている情報の
うち不要な部分を示す情報が設定されるステータスマス
クレジスタ（２）と、このステータスマスクレジスタ
（２）に格納されている情報にもとづいて前記のステー
タスレジスタ（１）の情報のうち不要な部分の情報を除
去してステータス情報を出力するステータスマスク回路
（３）とを有するステータスレジスタを有する電子装置
によって達成される。
【００１６】なお、上記の構成において、前記のステー
タスマスク回路（３）が、前記のステータスレジスタ
（１）の出力と前記のステータスマスクレジスタ（２）
の出力とが入力される論理演算回路であると効果は顕著
である。
タスマスク回路（３）が、前記のステータスレジスタ
（１）の出力と前記のステータスマスクレジスタ（２）
の出力とが入力される論理演算回路であると効果は顕著
である。
【００１７】
【作用】本発明に係るステータスレジスタを有する電子
装置においては、ステータスレジスタに格納されている
情報の不要部分を示す情報が最初にステータスマスクレ
ジスタに設定され、この設定された情報にもとづいて、
ステータスマスク回路により不要部分の情報が削除され
たステータス情報が出力される。したがって、従来技術
における、ＣＰＵがステータスレジスタに格納されてい
る情報を読み出した後、この読み出した値に対して、そ
の都度、不要情報を０にする処置（従来技術におけるス
テップ）が不要となる。その結果、書き込み・読み出
し処理の都度、従来、４ステップを必要としたものが３
ステップとなる。例えば、アウトラインフォント出力装
置の場合、ステータスマスクレジスタへの不要部分を示
す情報の設定は１文字当り１回でよく、一方、書き込み
・読み出し処理は１文字当り数百の座標データのそれぞ
れに対して行われるから、本発明によるシステム全体の
処理速度の向上は著しい。
装置においては、ステータスレジスタに格納されている
情報の不要部分を示す情報が最初にステータスマスクレ
ジスタに設定され、この設定された情報にもとづいて、
ステータスマスク回路により不要部分の情報が削除され
たステータス情報が出力される。したがって、従来技術
における、ＣＰＵがステータスレジスタに格納されてい
る情報を読み出した後、この読み出した値に対して、そ
の都度、不要情報を０にする処置（従来技術におけるス
テップ）が不要となる。その結果、書き込み・読み出
し処理の都度、従来、４ステップを必要としたものが３
ステップとなる。例えば、アウトラインフォント出力装
置の場合、ステータスマスクレジスタへの不要部分を示
す情報の設定は１文字当り１回でよく、一方、書き込み
・読み出し処理は１文字当り数百の座標データのそれぞ
れに対して行われるから、本発明によるシステム全体の
処理速度の向上は著しい。
【００１８】
【実施例】以下、図面を参照しつゝ本発明の一実施例に
係るステータスレジスタを有する電子装置について、ア
ウトラインフォント生成装置を一例として説明する。
係るステータスレジスタを有する電子装置について、ア
ウトラインフォント生成装置を一例として説明する。
【００１９】図１は、本発明に係るアウトラインフォン
ト生成装置の構成図である。
ト生成装置の構成図である。
【００２０】図１参照 図において、１０は、入力されるアウトラインフォント
データ（座標データ）にもとづいて、文字の輪郭を再成
し、内部を塗り潰したビットマップフォントを生成する
アウトラインフォント生成回路である。このアウトライ
ンフォント生成回路１０のブロック図を図２に示す（図
２参照）。図２において、破線をもって囲む部分がアウ
トラインフォント生成回路１０であり、１０１はＤＤＡ
と判別点抽出手段よりなる描画実行部であり（特開昭６
３−３０５４７８号公報参照）、１０２は塗り潰し実行
部であり（特開昭６３−３０５４７８号公報参照）、１
０３は展開メモリであり、１０４は曲線処理部であり
（特開平２−１０４７６号または特開平２−７１３８４
号公報参照）、１０５はＲＡＭである。再び図１にもど
って、１は、このアウトラインフォント生成回路１０の
ステータス情報が格納されるステータスレジスタであ
り、その構成は従来技術の場合（図７参照）と同様であ
る。２は、上記のステータスレジスタ１の情報のうち不
要な部分を示す情報が設定されるステータスマスクレジ
スタである。このステータスマスクレジスタ２は、図３
に示すように１６ビットで構成され、それぞれのビット
はステータスレジスタ１の各ビットに対応し、ステータ
スレジスタ１の情報の不要な部分のビットに対応するス
テータスマスクレジスタ２のビットには例えば１が設定
される。図３は、書き込み処理の場合を示しており、ス
テータスレジスタ１のＤＲビット以外のビット（不要部
分）に対応するビットにはすべて１が設定される。３
は、上記のステータスマスクレジスタ２に格納されてい
る情報にもとづいて、上記のステータスレジスタ１の情
報の不要な部分を削除する（例えば０にする）処理を行
ってステータス情報を出力するステータスマスク回路で
ある。このステータスマスク回路３は例えば上記のステ
ータスマスクレジスタ２の出力を反転するインバータ３
１と、このインバータ３１の出力と上記のステータスレ
ジスタ１の出力とを入力されるＡＮＤ回路３２とより構
成される。上記のステータスマスクレジスタ２の各ビッ
トに１を設定することで、ステータスレジスタ１から出
力される情報の不要部分のビットはすべて０となってス
テータスマスク回路から出力される。上記の不要部分の
ビットを０として出力する理由は、アウトラインフォン
ト生成装置から読み出された値にもとづいてＤＲビット
が１か０かを判断するのに有利だからである。
データ（座標データ）にもとづいて、文字の輪郭を再成
し、内部を塗り潰したビットマップフォントを生成する
アウトラインフォント生成回路である。このアウトライ
ンフォント生成回路１０のブロック図を図２に示す（図
２参照）。図２において、破線をもって囲む部分がアウ
トラインフォント生成回路１０であり、１０１はＤＤＡ
と判別点抽出手段よりなる描画実行部であり（特開昭６
３−３０５４７８号公報参照）、１０２は塗り潰し実行
部であり（特開昭６３−３０５４７８号公報参照）、１
０３は展開メモリであり、１０４は曲線処理部であり
（特開平２−１０４７６号または特開平２−７１３８４
号公報参照）、１０５はＲＡＭである。再び図１にもど
って、１は、このアウトラインフォント生成回路１０の
ステータス情報が格納されるステータスレジスタであ
り、その構成は従来技術の場合（図７参照）と同様であ
る。２は、上記のステータスレジスタ１の情報のうち不
要な部分を示す情報が設定されるステータスマスクレジ
スタである。このステータスマスクレジスタ２は、図３
に示すように１６ビットで構成され、それぞれのビット
はステータスレジスタ１の各ビットに対応し、ステータ
スレジスタ１の情報の不要な部分のビットに対応するス
テータスマスクレジスタ２のビットには例えば１が設定
される。図３は、書き込み処理の場合を示しており、ス
テータスレジスタ１のＤＲビット以外のビット（不要部
分）に対応するビットにはすべて１が設定される。３
は、上記のステータスマスクレジスタ２に格納されてい
る情報にもとづいて、上記のステータスレジスタ１の情
報の不要な部分を削除する（例えば０にする）処理を行
ってステータス情報を出力するステータスマスク回路で
ある。このステータスマスク回路３は例えば上記のステ
ータスマスクレジスタ２の出力を反転するインバータ３
１と、このインバータ３１の出力と上記のステータスレ
ジスタ１の出力とを入力されるＡＮＤ回路３２とより構
成される。上記のステータスマスクレジスタ２の各ビッ
トに１を設定することで、ステータスレジスタ１から出
力される情報の不要部分のビットはすべて０となってス
テータスマスク回路から出力される。上記の不要部分の
ビットを０として出力する理由は、アウトラインフォン
ト生成装置から読み出された値にもとづいてＤＲビット
が１か０かを判断するのに有利だからである。
【００２１】上記のアウトラインフォント生成装置を構
成要素とするアウトラインフォント出力装置の構成は、
従来技術の場合（図８参照）と同様である。
成要素とするアウトラインフォント出力装置の構成は、
従来技術の場合（図８参照）と同様である。
【００２２】つぎに、本発明に係るアウトラインフォン
ト生成装置へのアウトラインフォントデータの書き込み
処理及びアウトラインフォント生成装置からのビットマ
ップフォントデータの読み出し処理について説明する。
ト生成装置へのアウトラインフォントデータの書き込み
処理及びアウトラインフォント生成装置からのビットマ
ップフォントデータの読み出し処理について説明する。
【００２３】アウトラインフォントデータの書き込み処
理は次の３ステップで実行される。ステップは、汎用
ＣＰＵがアウトラインフォント生成装置から、ステータ
スレジスタに格納されている情報を読み出す工程であ
る。ステップは、読み出した値が零か否か判断（ＤＲ
ビットが０か１か判断）し、零ならばステップに戻る
工程である。ステップは、ステップで読み出した値
が１ならば、アウトラインフォント生成装置にアウトラ
インフォントデータを書き込む工程である。
理は次の３ステップで実行される。ステップは、汎用
ＣＰＵがアウトラインフォント生成装置から、ステータ
スレジスタに格納されている情報を読み出す工程であ
る。ステップは、読み出した値が零か否か判断（ＤＲ
ビットが０か１か判断）し、零ならばステップに戻る
工程である。ステップは、ステップで読み出した値
が１ならば、アウトラインフォント生成装置にアウトラ
インフォントデータを書き込む工程である。
【００２４】また、ビットマップフォントデータの読み
出し処理は次の３ステップで実行される。ステップ
は、汎用ＣＰＵがアウトラインフォント生成装置から、
ステータスレジスタに格納されている情報を読み出す工
程である。ステップは、読み出した値が零か否か判断
（ＩＲビットが０か１か判断）し、零ならばステップ
に戻る工程である。ステップは、ステップで読み出
した値が１ならば、アウトラインフォント生成装置から
ビットマップフォントデータを読み出す工程である。
出し処理は次の３ステップで実行される。ステップ
は、汎用ＣＰＵがアウトラインフォント生成装置から、
ステータスレジスタに格納されている情報を読み出す工
程である。ステップは、読み出した値が零か否か判断
（ＩＲビットが０か１か判断）し、零ならばステップ
に戻る工程である。ステップは、ステップで読み出
した値が１ならば、アウトラインフォント生成装置から
ビットマップフォントデータを読み出す工程である。
【００２５】なお、本発明に係るアウトラインフォント
生成装置を使用したアウトラインフォント出力装置の全
動作を図４・図５のフローチャートに示す（図４・図５
参照）。
生成装置を使用したアウトラインフォント出力装置の全
動作を図４・図５のフローチャートに示す（図４・図５
参照）。
【００２６】上記のように、書き込み・読み出し処理の
最初にステータスマスクレジスタに不要部分を示す設定
がなされると、それ以後の各アウトラインフォントデー
タの書き込み処理及びビットマップフォントデータの読
み出し処理は３ステップで実行され、従来技術の場合よ
り１ステップ軽減される。したがって、システム全体の
処理速度を向上することができる。
最初にステータスマスクレジスタに不要部分を示す設定
がなされると、それ以後の各アウトラインフォントデー
タの書き込み処理及びビットマップフォントデータの読
み出し処理は３ステップで実行され、従来技術の場合よ
り１ステップ軽減される。したがって、システム全体の
処理速度を向上することができる。
【００２７】なお、上記のステータスマスクレジスタ２
に対して、不要部分に１を設定する代わりに０を設定す
ることも可能である。この場合には、上記のステータス
マスク回路３を構成するインバータ３１は不要となる。
に対して、不要部分に１を設定する代わりに０を設定す
ることも可能である。この場合には、上記のステータス
マスク回路３を構成するインバータ３１は不要となる。
【００２８】
【発明の効果】以上説明したように、本発明に係るステ
ータスレジスタを有する電子装置においては、ステータ
スレジスタに格納されている情報の不要部分を示す情報
が設定されるステータスマスクレジスタと、このステー
タスマスクレジスタに格納されている情報にもとづいて
上記のステータスマスクレジスタの不要部分の情報を除
去してステータス情報を出力するステータスマスク回路
とが従来技術のステータスレジスタを有する電子装置に
付加されており、例えば、ステータスマスク回路を、ス
テータスレジスタの出力とステータスマスクレジスタの
出力とが入力される論理演算回路をもって形成すること
ゝされているので、最初にステータスマスクレジスタに
不要部分を示す設定がなされると、それ以後の書き込み
処理・読み出し処理の都度、ステータス情報の不要部分
を０にする必要がなくなり、上記の処理におけるステッ
プを従来の４ステップから３ステップに低減することが
できる。
ータスレジスタを有する電子装置においては、ステータ
スレジスタに格納されている情報の不要部分を示す情報
が設定されるステータスマスクレジスタと、このステー
タスマスクレジスタに格納されている情報にもとづいて
上記のステータスマスクレジスタの不要部分の情報を除
去してステータス情報を出力するステータスマスク回路
とが従来技術のステータスレジスタを有する電子装置に
付加されており、例えば、ステータスマスク回路を、ス
テータスレジスタの出力とステータスマスクレジスタの
出力とが入力される論理演算回路をもって形成すること
ゝされているので、最初にステータスマスクレジスタに
不要部分を示す設定がなされると、それ以後の書き込み
処理・読み出し処理の都度、ステータス情報の不要部分
を０にする必要がなくなり、上記の処理におけるステッ
プを従来の４ステップから３ステップに低減することが
できる。
【００２９】したがって、本発明は、一つの制御対象に
対して繰り返し同じ情報を用いて処理を行う場合に、制
御を行う側の処理負担を軽減し、システム全体の処理速
度を向上させることができるステータスレジスタを有す
る電子装置を提供することができる。
対して繰り返し同じ情報を用いて処理を行う場合に、制
御を行う側の処理負担を軽減し、システム全体の処理速
度を向上させることができるステータスレジスタを有す
る電子装置を提供することができる。
【図１】本発明の一実施例に係るアウトラインフォント
生成装置の構成図である。
生成装置の構成図である。
【図２】本発明の一実施例に係るアウトラインフォント
生成回路の構成説明図である。
生成回路の構成説明図である。
【図３】ステータスマスクレジスタの設定説明図であ
る。
る。
【図４】本発明の一実施例に係るアウトラインフォント
出力装置のフローチャートである。
出力装置のフローチャートである。
【図５】本発明の一実施例に係るアウトラインフォント
出力装置のフローチャートである。
出力装置のフローチャートである。
【図６】従来技術に係るアウトラインフォント生成装置
の構成図である。
の構成図である。
【図７】ステータスレジスタの構成図である。
【図８】アウトラインフォント出力装置の構成図であ
る。
る。
【図９】従来技術に係るアウトラインフォント出力装置
のフローチャートである。
のフローチャートである。
【図１０】従来技術に係るアウトラインフォント出力装
置のフローチャートである。
置のフローチャートである。
【図１１】従来技術に係るアウトラインフォント生成回
路の構成説明図である。
路の構成説明図である。
１ ステータスレジスタ ２ ステータスマスクレジスタ ３ ステータスマスク回路 ４ 外部インタフェース １０ アウトラインフォント生成回路 １１ アウトラインフォント生成装置 １２ 汎用ＣＰＵ １３ プログラムＲＯＭ １４ ＲＡＭ １５ フォントＲＯＭ １６ 印刷用ＲＡＭ １７ プリンタ ３１ インバータ ３２ ＡＮＤ回路 １０１ 描画実行部 １０２ 塗り潰し実行部 １０３ 展開メモリ １０４ 曲線処理部 １０５ ＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/72 ３５５ Ｕ 9192−5Ｌ
Claims (2)
- 【請求項１】 装置の状態を表す情報を格納するステー
タスレジスタ（１）と、 該ステータスレジスタ（１）に格納されている情報のう
ち不要な部分を示す情報が設定されるステータスマスク
レジスタ（２）と、 該ステータスマスクレジスタ（２）に格納されている情
報にもとづいて前記ステータスレジスタ（１）の情報の
うち不要な部分の情報を除去してステータス情報を出力
するステータスマスク回路（３）とを有することを特徴
とするステータスレジスタを有する電子装置。 - 【請求項２】 前記ステータスマスク回路（３）は、前
記ステータスレジスタ（１）の出力と前記ステータスマ
スクレジスタ（２）の出力とが入力される論理演算回路
であることを特徴とする請求項１記載のステータスレジ
スタを有する電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5099682A JPH06305197A (ja) | 1993-04-26 | 1993-04-26 | ステータスレジスタを有する電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5099682A JPH06305197A (ja) | 1993-04-26 | 1993-04-26 | ステータスレジスタを有する電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06305197A true JPH06305197A (ja) | 1994-11-01 |
Family
ID=14253809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5099682A Pending JPH06305197A (ja) | 1993-04-26 | 1993-04-26 | ステータスレジスタを有する電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06305197A (ja) |
-
1993
- 1993-04-26 JP JP5099682A patent/JPH06305197A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990615 |