JPH08167038A - パターン描画方式 - Google Patents

Abstract

(57)【要約】 【目的】 アドレス／データ等のデータ転送を別系とす
ることにより複数種類のパターンデータのうち、必要な
パターンデータによる描画を効率良く行い得るパターン
描画方式の提供。 【構成】 パターン格納領域２には予め複数の異なるパ
ターンデータ、例えば、図形，文字，模様等が所定の大
きさで設定されている。パターンロード制御部３は前回
に描画したパターンデータのパターン格納領域２上の先
頭アドレスを保持し、そのアドレスと今回描画するパタ
ーンデータのパターン格納領域２上の先頭アドレスとの
比較を行い、不一致のばあいにはパターンデータがパタ
ーンキャッシュメモリ４に存在しないと判断して今回描
画するパターンデータをパターン格納領域２から読み出
してパターンキャッシュメモリ４に書込む。描画制御部
５はパターンキャッシュメモリ４からパターンデータを
読み出して描画領域１に書込む。描画制御部５による読
み出し及び書込は並列処理または、パイプライン的な動
作によって行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は塗り潰し描画方式に関
し、特に、パターンデータによる描画方式に関する。

【０００２】

【従来の技術】表示すべき画面の特定領域（例えば、図
形や、閉鎖領域等）を塗り潰すための塗り潰し描画方式
としては、閉鎖領域を始点から終点までスキャンして塗
り潰す方式（特開昭６３−２４１６７３号）の他に、
図６に示すように描画領域６１と同一バス上で非描画領
域をパターン格納領域６２として割当て、そこに複数種
類のパターンデータを記憶し、パターン描画手段６３が
パターンデータのパターン領域上の先頭アドレスに基づ
いてパターンデータをパターン格納領域６２から読み出
したあと、改めて描画領域に書込むという２段階処理の
繰返しによりパターンの描画を行う方式（特開平６−９
６２３０号）や、フレームバッファと同サイズのパタ
ーンメモリに複数のパターンを記憶し、設定によって各
パターンがアドレス変換によりいずれも全パターンメモ
リにマッピングされる仕組を用意した上で、パターンメ
モリのリードサイクルとフレームバッファのライトサイ
クルを常に同時に並行して発生することにより、パター
ンを表示する方式（特開平２−２７５５９３号）があっ
た。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
たようなパターン描画方式，では以下に述べるよう
な問題点があった。先ず、についてはアドレス／デー
タ等の転送を同一系統のバスで行うため、描画処理時間
としてパターンデータの書込時間の他に読み出し時間が
毎回必要となり、時間的効率が低いこと。また、につ
いてはパターンメモリのリードサイクルとフレームバッ
ファのライトサイクルを常に同時に並行して発生するこ
とにより、リード単独での処理時間がないため高速に転
送することが可能であるが、Ｘ（横）方向にビット単位
でオフセットをかける場合などについての応用性がない
点、及びパターンメモリとしてフレームバッファと同じ
サイズの領域を要すること、及びフレームバッファと等
しい大きさのパターンメモリを要することによるＬＳＩ
化等による回路の集約化への対応が困難である点。

【０００４】本発明は上記従来技術の問題点を解消する
ためになされたものであり、アドレス／データ等のデー
タ転送を別系とすることにより複数種類のパターンデー
タのうち、必要なパターンデータによる描画を効率良く
行い得るパターン描画方式を提供することを目的とす
る。

【０００５】

【課題を解決するための手段】上記の目的を達成するた
めに第１の発明のパターン描画方式は、パターン格納領
域に格納されたパターンデータのなかから描画に必要と
するパターンデータを取り出して描画領域のなかの所定
区域を塗り潰して描画を行うパターン描画方式であっ
て、下記ステップ（１）ないし（３）を有することを特
徴とする。 （１） 描画指示に基づき、保持されているパターンア
ドレスと指示されたパターンアドレスを比較して両者が
等しいときステップ（３）以下を実行し、異なるとき指
示されたパターンアドレスを保持し、ステップ（２）以
下を実行する。 （２） 指示されたパターンアドレスを先頭アドレスと
するパターンデータを取り出してパターンキャッシュメ
モリに格納する。 （３） パターンキャッシュメモリに格納したパターン
データの読み出しと、描画領域の所定区域に、読み出し
た該パターンデータを書込む。

【０００６】第２の発明は上記第１の発明のパターン描
画方式において、パターンキャッシュメモリと描画領域
とを少なくともアドレスバス及びデータバスを別にして
構成することにより、ステップ（３）においてパターン
データのパターンキャッシュメモリからの読み出しと読
み出したパターンデータの書込みとを同時に並行させた
サイクルで実行することを特徴とする。

【０００７】

【作用】上記構成により、第１の発明のパターン描画方
式では、一旦、必要なパターンデータをパターン格納領
域から読み出してパターンキャッシュメモリに記憶して
から、記憶されたパターンデータをパターンキャッシュ
メモリから読み出して描画領域の指定エリアに書き込
む。

【０００８】第２の発明のパターン描画方式では、更
に、パターンキャッシュメモリと描画領域とを少なくと
もアドレスバス及びデータバスを別にして構成している
ので、パターンキャッシュメモリから描画領域への読み
出し／書込みを同時に並行したサイクルで処理できるこ
とから、描画するパターンデータがパターンキャッシュ
メモリに存在する限りパターンデータの読み出しに要す
る時間が不要となる。また、パイプライン的な動作が可
能である。

【０００９】

【実施例】図１は本発明のパターン描画方式に基づくパ
ターン描画装置の一構成例を示すブロック図であり、パ
ターン描画装置１０は描画領域１と、複数の異なるパタ
ーンデータを格納するパターン格納領域２と、パターン
ロード制御部３と、描画するパターンデータの記憶領域
としてのパターンキャッシュメモリ４と、描画制御部５
を有している。

【００１０】なお、図１では描画領域１とパターン格納
領域２が同一メモリ上にあるかのように示されている
が、両者は物理的に同一メモリ上に確保された領域（こ
の場合はメモリの大きさ≧描画領域１の大きさ＋パター
ン格納領域２の大きさとなる）でもよく、また、物理的
に別のメモリでもよい。パターン格納領域２には予め複
数の異なるパターンデータ、例えば、図形，文字，模様
等が所定の大きさ（例えば、１ワード単位）で設定され
格納されている。パターンロード制御部３は前回に描画
したパターンデータのパターン格納領域２上の先頭アド
レスを保持し、そのアドレスと今回描画するパターンデ
ータのパターン格納領域２上の先頭アドレスとの比較を
行い、不一致のばあいにはパターンデータがパターンキ
ャッシュメモリ４に存在しないと判断して今回描画する
パターンデータをパターン格納領域２から読み出してパ
ターンキャッシュメモリ４に書込む。また、先頭アドレ
スの比較結果が一致する場合には直ちに描画制御部５に
処理を引渡す。従って、描画するべきパターンデータの
種類に変更がない場合にはパターンロード制御部３での
読み出し／書込み処理は行われない。

【００１１】描画制御部５はパターンキャッシュメモリ
４からパターンデータを読み出して描画領域１に書込
む。描画領域１への書込の際にはワードバウンダリに対
応するための処理（データマスク等）や、データの論理
演算や、アドレスのコントロール等を要するが、これら
は公知の方法の処理による。また、パターンキャッシュ
メモリ４と描画領域１は同一系でなく分離したバス上に
ある（すなわち、パターンキャッシュメモリ４のアドレ
ス／データは描画領域１とは別のバスを用いる）ので、
パターンデータのパターンキャッシュメモリ４からの読
み出し及び描画領域１への書込みを同時に行うことがで
きる。なお、この読み出し／書込みを見掛け上同時処理
するための動作はパイプライン的な動作によって行われ
る（後述；図４参照）。

【００１２】図２はパターン格納領域２，パターンキャ
ッシュメモリ４，及び描画領域１におけるパターンデー
タの流れの説明図であり、図３は本発明のパターン描画
方式における処理の流れを示すフローチャートであり、
図４は描画制御部５のパイプライン動作を説明するため
のタイミングチャートである。なお、パターン描画装置
は通常はコンピュータ装置やＤＴＰ、ＣＡＤ等の表示
系、或いは印刷系に係わる描画手段として、それらの中
央処理装置（ＣＰＵ）により次に表示或いは印刷すべき
パターンの描画指示が与えられ、この描画指示によりパ
ターン描画装置の動作が開始する。

【００１３】以下、図２，図４を基に図３のフローチャ
ートに従って本発明によるパターン描画の方式の動作例
について説明する。なお、図３で、ステップＳ１からＳ
５はパターンロード制御部３の動作に相当し、ステップ
Ｓ６は描画制御部５の動作に相当する。いま、図２に示
すようにパターン格納領域２にその先頭アドレスから順
にパターンデータ８−１，８−２，８−３，・・・が格
納されているものとし、それらの先頭アドレス（以下、
パターンアドレスと記す）をａ１，ａ２，ａ３，・・・
とする（本実施例では、パターンデータ８−１，８−
２，８−３はそれぞれ図に示すような模様パターンとし
た）。

【００１４】図３のステップＳ１ではパターンアドレス
用ラッチ（図示せず）を初期化しステップＳ２に移行す
る。ステップＳ２ではコンピュータ本体側（図示せず）
のＣＰＵからの描画指示があるまで指示待ち動作を継続
する。ＣＰＵから描画指示があった場合にはステップＳ
３に移行する。なお、ＣＰＵからの描画指示は任意の時
点でなされる。ステップＳ３ではラッチしているパター
ンアドレスと指示されたパターンアドレスとを比較し、
両者のアドレスが一致した場合にはステップＳ６に移行
し、一致しない場合にはステップＳ４に移行する。

【００１５】図２の例で述べると、パターンデータ８−
１を描画の終了後、ＣＰＵからパターンデータ８−２の
描画指示（具体的にはパターンデータ８−２の先頭アド
レスａ２と描画領域に係わる情報がＣＰＵから与えられ
る）があるとラッチしているパターンアドレス（パター
ンデータ８−１の先頭アドレスａ１）と指示されたパタ
ーンアドレスａ２を比較する。この場合はａ１≠ａ２で
あるからステップＳ４に移行する。ステップＳ４では指
示されたパターンアドレスに基づき該当するパターンデ
ータをパターン格納領域２からパターンキャッシュメモ
リ（ＲＡＭ）４にロードし格納してステップＳ５に移行
する。図２の例で述べると、指示されたパターンアドレ
スａ２の示すパターンデータ８−２をパターン格納領域
２からパターンキャッシュメモリ４に格納する。ステッ
プＳ５では指示されたパターンアドレス（図２の例では
ａ２）をラッチする。ステップＳ６で描画制御部５はパ
ターンキャッシュメモリ４上のパターンデータを読み出
し、描画領域上の図形または矩形等の閉鎖領域６（図２
参照）等にそのパターンデータを書込むことにより図形
または閉鎖領域６等をパターンデータで埋め込むように
して描画する。

【００１６】なお、この場合、描画制御部５は図４に示
すように時刻ｔ１にパターンキャッシュメモリからの１
回目のパターンの読み出しＲ１をおこなった後、時刻ｔ
２に読み出したパターンの書込みＷ１を行うが、この書
込と同時にパターンキャッシュメモリのからの２回目の
パターンの読み出しＲ２を行わせるようにする。

【００１７】以下、同様に時刻ｔ３に読み出したパター
ンの書込みＷ２を行うが、この書込みと同時にパターン
キャッシュメモリからの３回目のパターンの読み出しＲ
３を行わせるようにし、・・・同様に時刻ｔｉに読み出
したパターンの書込みＷ（ｉー１）を行うが、この書込
みと同時にパターンキャッシュメモリからのｉ回目のパ
ターンの読み出しＲｉを行わせることにより先読みによ
るパイプライン的な動作を行わせることができる。ま
た、このパイプライン的な動作は、パターンキャッシュ
メモリと描画領域のデータバス幅が異なる場合や、パタ
ーンにビット単位でオフセットをかけて描画する場合に
有効である。

【００１８】図５（ａ）はデータバスの幅が異なる場合
の例であり、パターンキャッシュメモリ側が１６ビッ
ト、描画領域側が３２ビットの場合を示す。図５（ａ）
で、描画制御部は時刻ｔ１までにパターンキャッシュメ
モリからの１回目のパターンの読み出しＲ１ａをおこな
った後、時刻ｔ２までに読み出しＲ１ｂ，Ｒ２ａを行
い、時刻ｔ２にＲ１ａ，Ｒ１ｂで読み出した（３２ビッ
ト分の）パターンの書込みＷ１を行う、この書込と同時
にパターンキャッシュメモリからのパターンの読み出し
Ｒ２ｂが開始され、時刻ｔ３にＲ２ａ，Ｒ２ｂで読み出
したパターンの書込みＷ１を行わせるようにする（この
間に読み出しＲ３ａが完了ている）。以下、同様に時刻
ｔ４，ｔ５、・・にそれまでに読み出した３２ビット分
のパターンの書込みＷ３，Ｗ４，・・を行う。また、オ
フセットをかける場合は、書込む１ワード分のデータを
作るために連続性のある２ワードのパターンデータを読
み込み、バレルシフタ等によって１ワード分の書込デー
タを選び出す必要がある。

【００１９】図５（ｂ）はＸ（横）方向にオフセットを
かける場合の説明図であり、パターンキャッシュメモリ
と描画領域のバス幅等が等しい場合の例である。図５
（ｂ）には、描画制御部は連続性のある２ワードのパタ
ーンデータ（例えば、Ｒａ，Ｒｂ）をパターンキャッシ
ュメモリから読み込み、バレルシフタ等によって１ワー
ド分の書込データ（例えば、Ｗａｂ）を選び出して描画
領域に書込む。

【００２０】上述したように、本実施例のパターン描画
方式ではパターンデータをパターン格納領域２から直接
読み出して描画領域の指定エリアに書込むサイクルを繰
返すのではなく、一旦、必要なパターンデータをパター
ン格納領域２から読み出してパターンキャッシュメモリ
４に記憶してから、記憶されたパターンデータをパター
ンキャッシュメモリ４から読み出して描画領域の指定エ
リアに書込むよう構成している。さらに、パターンキャ
ッシュメモリ４と描画領域１は同一系でなく分離したバ
ス上に構成してあるので、読み出し／書込みを同時に並
行したサイクルで処理することが可能であり、前記従来
の方式とは異なり、パターンデータの読込み時間分だ
け時間効率が向上する。

【００２１】さらに、パターンキャッシュメモリ４と描
画領域１は同一系でなく分離したバス上に構成してある
ので描画制御部をパイプライン的な動作をなすよう構成
できることにより、パターンキャッシュメモリと描画領
域のデータバス幅が異なる場合や、パターンにビット単
位でオフセットをかけて描画する場合にも本発明の方式
を適用することができる。

【００２２】なお、実際に描画装置として構成する場合
で、図１に示すパターンロード制御部３，パターンキャ
ッシュメモリ４，及び描画制御部５をゲートアレイ２０
として構成しＬＳＩ化する場合にはパターンキャッシュ
メモリはできるだけ小さい容量（領域の大きさをいう）
であることがＬＳＩ設計上（回路の簡素化および、費用
効果上）望ましい。このため、実施例ではパターンキャ
ッシュメモリの容量はパターンを描画した際にパターン
のイメージ表現が不自然にならない程度の容量を確保す
るよう構成し、また、パターンキャッシュメモリとパタ
ーン格納領域の１パターン分の領域は同じ容量である。

【００２３】

【発明の効果】以上説明したように本発明によれば、パ
ターンキャッシュメモリから描画領域への読み出し／書
込みを同時に並行したサイクルで処理できるので、描画
するパターンデータがパターンキャッシュメモリに存在
する限りパターンデータの読み出しに要する時間が不要
となりパターン描画時間を大幅に縮小でき、特に、同じ
種類のパターンデータで描画を繰返す場合や描画範囲が
広い場合に効果が大きい。

【００２４】また、パターンキャッシュメモリから描画
領域への読み出し／書込み時にパイプライン的な動作が
可能なことから、パターンキャッシュメモリと描画領域
のデータバス幅が異なる場合や、パターンにビット単位
でオフセットをかけて描画する場合にも本発明の方式を
適用することができる。

【図面の簡単な説明】

【図１】本発明のパターン描画方式に基づくパターン描
画装置の一構成例を示すブロック図である。

【図２】パターン格納領域，キャッシュメモリ，及び描
画領域におけるパターンデータの流れの説明図である。

【図３】本発明のパターン描画方式における処理の流れ
を示すフローチャートである。

【図４】描画制御部のパイプライン動作を説明するため
のタイミングチャートである。

【図５】描画制御部のパイプライン的な動作の応用例を
説明するためのタイミングチャートである。

【図６】パターン描画方式の先行技術の説明図である。

【符号の説明】

１ 描画領域 ２ パターン格納領域 ３ パターンロード制御部 ４ パターンキャッシュメモリ ５ 描画制御部 ６ 閉鎖領域 ８−１，８−２，８−３ パターンデータ ａ１，ａ２，ａ３ パターンデータの先頭アドレス

Claims (2)

【特許請求の範囲】
1. 【請求項１】 パターン格納領域に格納されたパターン
   データのなかから描画に必要とするパターンデータを取
   り出して描画領域のなかの所定区域を塗り潰して描画を
   行うパターン描画方式であって、下記ステップ（１）な
   いし（３）を有することを特徴とするパターン描画方
   式。 （１） 描画指示に基づき、保持されているパターンア
   ドレスと指示されたパターンアドレスを比較して両者が
   等しいときステップ（３）以下を実行し、異なるとき指
   示されたパターンアドレスを保持し、ステップ（２）以
   下を実行する。 （２） 指示されたパターンアドレスを先頭アドレスと
   するパターンデータを取り出してパターンキャッシュメ
   モリに格納する。 （３） パターンキャッシュメモリに格納したパターン
   データの読み出しと、描画領域の所定区域に、読み出し
   た該パターンデータを書込む。
2. 【請求項２】 請求項１記載のパターン描画方式におい
   て、パターンキャッシュメモリと描画領域とを少なくと
   もアドレスバス及びデータバスを別にして構成すること
   により、ステップ（３）においてパターンデータのパタ
   ーンキャッシュメモリからの読み出しと読み出したパタ
   ーンデータの書込みとを同時に並行させたサイクルで実
   行することを特徴とするパターン描画方式。