JPS6360491A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ａ業上の利用分野］ 本発明は例゛えばキャラクタメモリよりのドツトパター
ンを、ビットマツプメモリ等に展開するメモリアクセス
回路に関するものである。

［従来の技術］ 従来の表示装置等におけるビットマツプメモリへのドツ
トパターンの展開は、メインのマイクロプロセッサ等が
文字コードに相当するドツトパターンを、キャラクタメ
モリから読出してビットマツプメモリに書込んでいく為
、高速化が計れなかった。又、キャラクタメモリとビッ
トマツプメモリの間にもＤ　Ｍ　Ａ　　（Ｄｉｒｅｃｔ
　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）コントローラ回路を設
けて処理の高速化を計っている場合もあるが、演算機能
を持たないＤＭＡコントローラ回路だけでは、ビットマ
ツプメモリへの転送の際のビット反転やマスキング等の
データ編集ができない。従って、これらの編集処理はマ
イクロプロセッサが受は持つことになり、ドツトパター
ンの展開処理能力には限界があった。

［発明が解決しようとする問題点］ 本発明は上記従来例に鑑みなされたもので、メモリとメ
モリの間のデータ転送とともに、転送データの修正等が
行えるメモリアクセス回路を提供することを目的とする
。

またメモリのアクセス時間による影響を少なくしたメモ
リアクセス回路を提供することを目的とする。

これにより例えば、キャラクタメモリよりビットマツプ
メモリへのドツトパターンの展開、及びパターンデータ
の編集の高速化が実現できる。

［問題点を解決するための手段］ 上記目的を達成するために本発明のメモリアクセス回路
は以下の様な構成からなる。即ち、第１のメモリよりデ
ータを読出して第２のメモリに格納するメモリアクセス
回路であって、前記第１のメモリのアドレスを記憶する
第１の記憶手段と、該第１の記憶手段の内容を「記憶１
のメモリに出力する第１の出力手段と、前記第２のメモ
リのアドレスを記憶する第２の記憶手段と、該第２の記
憶手段の内容を前記第２のメモリに出力する第２の出力
手段と、前記第２のメモリへの書込みデータを記憶する
データ記憶手段と、該データ記憶手段の内容を前記第２
のメモリに出力するデータ出力手段と、前記第１及び第
２のメモリのアドレスを更新し、前記第１のメモリより
読出したデータを前記第２のメモリへそのままあるいは
変更して転送するデータ転送手段とを備える。

［作用］ 以上の構成において、第１のメモリよりデータを読出し
て第２のメモリに転送して格納するとともに、第１のメ
モリよりのデータを変更して第２のメモリに転送できる
。また各メモリのアドレス及びデータ出力用のバッファ
を２段にすることにより、メモリアクセス中でも次のア
ドレスあるいはデータを計算して出力できる。

［実施例］ 以下、添付図面を参照して本発明の実施例を詳細に説明
する。

［アクセス回路の接続の説明　（第２図）］第２図は本
実施例のアクセス回路１０１を用いたＣＰＵとメモリ回
路の接続構成を示す図である。

図中、１００はＲＯＭ１００’に格納されている制御プ
ログラムに従って全体を制御するＣＰＵである。１０１
は第１図にその詳細を示す本実施例のアクセス回路、１
０２はビットマツプメモリで、例えばプリンタや表示装
置等の出力データをドツトパターンで格納する。１０３
はキャラクタジェネレータで、アドレス信号５として文
字コード等を人力してこそのドツトパターン６を出力す
る。３はビットマツプメモリ１０２のアドレス信号、４
はビットマツプメモリに書込むドツトパターンデータ、
７はＣＰＵ１００よりアクセス回路へのデータバスであ
る。８はキャラクタジェネレータ１０３よりの読出しレ
ディ信号、９はビットマツプメモリ１０２よりの書込み
レディ信号である。

［アクセス回路の説明　　（第１図）］第１図は本実施
例のアクセス回路１０１のブロック図で、第２図と共通
部分は同一記号で示し説明を省略する。

１０はアクセスするメモリのアドレス演算や、転送デー
タのＮＡ集・変更等を行うＡ　Ｌ　Ｕ　（Ａｒｉｔｈ−
ｍｅｔｉｃ　Ｌｏｇｉｃ　１ｌｎｉｔ）で、ＲＯＭ１１
に格納されている制御情報１２に従って動作する。１３
はＡＬＵＩＯより後述する各レジスタにデータを出力す
る出力バス、１４はメインデータレジスタ（ＭＤＲ）１
５、あるいはキャラクタデータレジスタ（ＣＤＲ）１６
よりのデータを入力する入力バスである。ＭＤＲＩ　５
はＣＰＵ１００よりのデータやコマンド等を格納するレ
ジスタ、ＣＤＲＩ　６はキャラクタジェネレータ１０３
よりのパターンデータをセットするレジスタである。１
７はシーケンサで、ＣＰＵ１００よりのコマンドにより
動作を開始し、レディ信号８．９あるいはＲＯＭ１１よ
りの制御信号１８に応動してＲＯＭＩＩのアドレス信号
１９を出力する。これによりＲＯＭ１１より制御情報１
２あるいは制御信号２０〜２゛２が切換えられて、ＡＬ
ＵＩＯにより後述する動作が実行される。

２３はビットマツプメモリ１０２のアドレスを格納する
ビットマツプメモリのアドレスレジスタ（ＢＡＲ）、２
６はＢＡＲ２３よりアドレスを入力してビットマツプメ
モリ１０２に出力するレジスタである。２４はビットマ
ツプメモリ１０２に書込むデータを格納するビットマツ
プメモリのデータレジスタ（ＢＤＲ）、２７はＢＤＲ２
４よりデータを入力してビットマツプメモリ１０２に出
力するレジスタである。２５はキャラクタジェネレータ
１０３のアドレスを格納するキャラクタジェネレータの
アドレスレジスタ（ＣＡＲ）、２８はＣＡＲ２５のアド
レスを入力してキャラクタジェネレータ１０３に出力す
るレジスタである。

これら各レジスタ２３〜２５へのデータセットは、ＡＬ
ＵＩＯより出力バス１３に出力されたデータと、ＲＯＭ
ＩＩよりの対応する制御信号２０〜２２によって行われ
る。レジスタ２６〜２８へのデータセットは、対応する
レジスタ２３〜２５の出力とＲＯＭＩＩよりの制御信号
２９．３０によって行われる。

［動作説明　　（第３図〜第６図）コ 以下第３図〜第６図を参照して本実施例のアクセス回路
の動作を説明する。

第３図はメインプロセッサであるＣＰＵｔＯＯのＲＯＭ
１００’に格納されているアクセス回路１０１への初期
設定動作のフローチャートである。

まずステップＳ１で読出したいキャラクタジェネレータ
１０３のアドレスをＭＤＲＩ５に出力する。第５図、第
６図をもとに説明すると、いま第５図のキャラクタジェ
ネレータ１０３の文字“Ａ”の８×８ビツトのドツトパ
ターンを読出したい時は、その先頭アドレス“ｎ”をス
テップＳ１でＭＤＲＩ　５に出力する。

第６図はビットマツプメモリ１０２を示したもので、各
アドレスは８ビツトで構成されているものとする。いま
第５図の文字を“Ａ”を第６図の如く格納する時は、ビ
ットマツプメモリ１０３の先頭格納アドレスは“３ｍ＋
４”となる。従って、ステップＳ２でビットマツプメモ
リ１０３に格納する先頭アドレス”３ｍ＋４”を出力し
、ステップＳ３でシーケンサ１７にデータバス７を介し
て動作開始指令をａカする。尚、ＣＰＵ１００は上述の
データ以外にも、パターンデータの変更あるいは編集情
報や、ビットマツプメモリ１０２やキャラクタジェネレ
ータ１０３のアドレス更新情報をも送出するようにして
も良い。

第４図はアクセス回路１０１のＲＯＭＩＩに記憶されて
いるＡＬＵＩＯの制御情報のフローチャートで、本プロ
グラムはＣＰＵ１００よりシーケンサ１７に与えられた
動作開始指令により、シーケンサ１７が動作を開始する
ことにより開始される。

シーケンサ１７の動作が開始するとＲＯＭＩ　１にアド
レス信号１９が出力され、ＲＯＭＩＩより読出された制
御情報１２に従ってＡＬＵＩＯが動作を開始する。ステ
ップＳ１０ではデータレジスタ（ＭＤＲ）１５を読出し
、第３図のステップＳ１、Ｓ２でＣＰＵ１００より与え
られたキャラクタジェネレータ１０３の読出しアドレス
（ｎ）とビットマツプメモリ１０２の格納先頭アドレス
（３ｍ＋４）等を読出す。ステップｓ１０が実行される
とＲＯＭＩＩよりの制御信号１８が出力され、シーケン
サ１７はアドレス信号１９を更新してステップＳｌｌに
進む。ステップＳｌｌでＡＬＵＩＯは前述のキャラクタ
ジェネレータ１０３の読出しアドレス（ｎ）を出力バス
１３に出力し、ＲＯＭＩＩは制御信号２２を出力して、
アドレスレジスタＣＡＲ２５にキャラクタジェネレータ
１０３の読出しアドレスをセットする。

ステップＳ１２でＡＬＵＩＯはＭＤＲＩ　５より入力し
たビットマツプメモリ１０２の格納アドレス（３ｍ＋４
）を出力バス１３に出力し、ＲＯＭ１１よりの！ｔｌＪ
御信号２０によりＢＡＲ２３にアドレス（３ｍ＋４）を
セットするとともに、制御信号３０によりＣＡＲ２５の
値（ｎ）をＣＡＲ２８にセットする。ステップＳ１３で
はＡＬＵＩＯは次のキャラクタジェネレータ１０３の読
出しアドレス（ｎ＋１）を出力バス１３に出力し、ＲＯ
Ｍ１１は制御信号２２を出力してＣＡＲ２５にセットす
る。

ステップＳ１４ではシーケンサ１７がキャラクタジェネ
レータ１０３が読出し可能かをレディ信号８によりチェ
ックし、レディならばシーケンサ１７がアドレス信号１
９を更新してステップｓ１５に進む。ステップＳ１５で
はＡＬＵＩＯはＣＤＲ１６を介してキャラクタジェネレ
ータ１０３よりパターンデータを読出す。シーケンサ１
７は制御信号１８により次のシーケンスに移り、ステッ
プＳ１６に進む、ステップｓ１６でＡＬｔＪｌｏはビッ
トマツプメモリ１０３が書込みレディかをレディ信号９
によりチェックし、レディならばシーケンサ１７がアド
レス信号１９を更新してステップＳ１７に進む。ステッ
プＳ１７ではＣＤＲＩ　６よりのパターンデータに必要
な変更等を行って出力バス１３に出力する。このときＲ
ＯＭＩＩより制御信号２１が出力され、ＢＤＲ２４にパ
ターンデータが書込まれる。次に制御信号２９が出力さ
れ、ＢＡＲ２６、ＢＤＲ２７にそれぞれビットマツプメ
モリ１０２のアドレスと書込みデータがそれぞれセット
される。これによりビットマツプメモリ１０２にパター
ンデータが格納される。

ステップ５１８ではキャラクタジェネレータ１０３の１
文字分のドツトパターンデータが全てビットマツプメモ
リ１０２に展開されたかをみる。

本例では８回の書込みが実行されたかをみれば良い。ビ
ットマツプメモリ１０２へのパターンの展開が終了して
いない時は制御信号１８によりステップ５１９に進み、
ビットマツプメモリ１０２へのアドレスを十ｍしてＢＡ
Ｒ２６にセットする。

次にステップ５２０で、制御信号３０によりＣＡＲ２５
の値をＣＡＲ２８にセットして、再びステップＳ１３に
戻り、前述の動作を実行する。

尚、各メモリのアドレスの更新の仕方はメモリの構成に
よって固定でも良いし、前述した如くＣＰＵ１００より
指示できるようにしても良い。

またｃｐｕｔｏｏより、キャラクタジェネレータ１０３
よりのパターンデータの反転等のデータの編集指示があ
るときは、ステップＳ１７の前にデータ編集処理が入る
事になる。

以上説明した様にステップＳｌｌ〜５１８の処理を８回
繰返すことにより、３４５図の文字″Ａ　”のドツトパ
ターンがビットマツプメモリ１０２上に第６図の如く展
開される。

以上説明したように本実施例によれば、キャラクタメモ
リやビットマツプメモリのアクセスがＤＭＡコントロー
ラを用いずにメインプロセッサと独立して行え、また各
メモリへのアドレス及びデータレジスタをそれぞれ２段
にしたことにより、各メモリのレディを検知するまえに
次のアドレスやデータがセットできるため、転送速度が
向上するという効果がある。

又、ＡＬＵを使用している為、データ編集をメインプロ
セッサが行う必要がなくなり、処理が高速になるという
効果がある。

［発明の効果コ 以上述べた如く本発明によれば、ＤＭＡコントローラを
用いることなくメモリからメモリへのデータ転送が簡単
な構成で実現でき、また更に転送データの変更や編集が
できるという効果があり、例えばキャラクタメモリによ
りビットマツプメモリへのドツトパターンの展開等が高
速にかつ安価に実施できるという効果がある。

また更に各メモリへのアドレスやデータ出力バッファを
２段にしたことにより、メモリのアクセス時間中にも次
のデータやアドレスが出力でき、転送効率が良くなると
いう効果がある。

【図面の簡単な説明】

第１図は本実施例のアクセス回路のブロック図、 第２図は本実施例のアクセス回路を用いたＣＰＵとメモ
リ回路との接続構成を示す図、第３図はＣＰＵの初期設
定動作のフローチャート、 第４図はアクセス回路におけるＡＬＵの制御動作のフロ
ーチャート、 第５図はキャラクタジェネレータの構成例を示す図、 第６図はビットマツプメモリへの文字パターンの展開例
を示す図である。 図中、３・・・ビットマツプメモリアドレス、４・・・
ビットマツプメモリデータ、５・・・キャラクタジェネ
レータアドレス、６・・・パターンデータ、７・・・デ
ータバス、８．９・・・レディ信号、１０・・・ＡＬＵ
、１１・・・ＲＯＭ、１２・・・制御情報、１５・・・
メインデータレジスタ（ＭＤＲ）、１７・・・シーケン
サ、１８・・・制御信号、１９・・・アドレス信号、２
０〜２２．２９．３０・・・制御信号、２３．２６・・
・ビットマツプアドレスレジスタ（ＢＡＲ）、２４．２
７・・・ビットマツプデータレジスタ（ＢＤＲ）、２５
．２８・・・キャラクタジェネレータアドレスレジスタ
（ＣＡＲ）、１６・・・キャラクタジェネレータデータ
レジスタ（ＣＤＲ）、１００　・ＣＰ　Ｕ　。 １０１・・・アクセス回路、１０２・・・ビットマツプ
メモリ、１０３・・・キャラクタジェネレータである。 特許出願人　　　キャノン株式会社 第１図 第３図 第６図

Claims (2)

【特許請求の範囲】
1. （１）第１のメモリよりデータを読出して第２のメモリ
   に格納するメモリアクセス回路であつて、前記第１のメ
   モリのアドレスを記憶する第１の記憶手段と、該第１の
   記憶手段の内容を前記第１のメモリに出力する第１の出
   力手段と、前記第２のメモリのアドレスを記憶する第２
   の記憶手段と、該第２の記憶手段の内容を前記第２のメ
   モリに出力する第２の出力手段と、前記第２のメモリへ
   の書込みデータを記憶するデータ記憶手段と、該データ
   記憶手段の内容を前記第２のメモリに出力するデータ出
   力手段と、前記第１及び第２のメモリのアドレスを更新
   し、前記第１のメモリより読出したデータを前記第２の
   メモリへそのままあるいは変更して転送するデータ転送
   手段とを備えたことを特徴とするメモリアクセス回路。
2. （２）データ転送手段は制御情報を記憶する記憶手段と
   、該記憶手段をアドレスして前記制御情報を読出す読出
   手段と、前記制御情報に対応して動作する制御部とを備
   えたことを特徴とする特許請求の範囲第１項記載のメモ
   リアクセス回路。