JPS61124985A - ビツトマツプメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はピントマツプメモリに、ある形式の定まった非
連続なデータの書込み／読出しを行う制御回路に係り、
特にアドレス決定を速（且つ簡易に行うことが出来るビ
ットマ・ノブメモリ制御方式近年、表示装置や印刷装置
において、ドツトで文字等を構成し、コードに対応した
パターンを発生する文字発生手段を用い、ビットマツプ
メモリ上に該文字発生手段から読出したパターンを書込
み、文章等を作成した後、これを読出して表示又は印刷
することが行われている。

この場合、上記文字発生手段は一般に２４×２４ドツト
で漢字等のパターンを発生しており、ビットマツプメモ
リも８ビット即ちハイド単位で書込み／続出し制御をし
ているものが多い。

しかしビットマツプメモリに１６ビツト即ちワ−ド単位
で書込み／続出し制御を行う装置があり、上記２４Ｘ２
４ドツトで表現される漢字等のパターンを取り扱う場合
、形式の定まった非連続なデータとして処理する必要が
ある。

この形式の定まった非連続なデータをビットマツプメモ
リに吉込む場合、アドレスの決定を速（且つ簡易に実施
出来ることが必要である。

〔従来の技術〕

第２図は文字発生手段が発生する文字パターンとビット
マツプメモリのワード境界との関係を説明する図である
。

ａは文字パターンを構成するビット数で例えば２４ドツ
トとする。ｂはビットマツプメモリの１ワードのビット
数で例えば１６ビツトとする。Ｃはａ−ｂであり、この
場合８ビツトである。従ってこの文字パターンを１６ビ
ツトのワード境界を持つピントマツプメモリに書込む場
合、ビットマツプメモリ上で文字パターンがずれて記憶
されないようにするため、ｄで示す８ビツトの空白部分
をビットマツプメモリに書込む必要がある。即ちある形
式の定まった非連続なデータ（２４ビツト毎に８ビツト
の空白を持つデータ）として書込むこととなる 第３図は第２図の文字パターンを１６ビツトのワード境
界を持つビットマツプメモリに書込む状態を説明する図
である。

ａが２４ビツトとすると第２図の文字パターンは２４回
横方向に走査され、まず最初の走査により（１）に示す
位置にｂで示す１６ビツトのデータとＣで示す８ビツト
のデータが書込まれ、続いてｄで示す８ビツトの空白デ
ータが書込まれる。

次の走査で（２）に示す位置に前記同様２４ピントのデ
ータと８ビツトの空白が凹込まれ、この繰り返しの後、
最後の２４回目の走査で得られた２４ビツトのデータが
（２４）に示す位置に書込まれて終了する。この時の一
文字分のパターンのデータ長２は７６（１ビツトとなる
。

上記は文字パターンの最初のデータ（１）をビットマツ
プメモリのワード境界の始めから書込んでいるが、通常
ビットマツプメモリ上ではワード境界から任意の位置に
書込まれる。この場合非連続なデータをビットマツプメ
モリに書込む上でアドレスの与え方に二つの種類がある
。

第４図は非連続なデータに対する２種類のアドレスの与
え方を説明する図である。

第４図（ａｌはワード境界よりβ１ビットの位置からデ
ータを書込む場合を示し、斜線１５で示す如くａビット
のデータが書込まれ、続いてｄビットの空白が書込まれ
る。点線はワード境界を示し、最後の斜ＭＡ１７に示す
如くａビットのデータが書込まれた最後のワード境界の
位置から、データ１７の最後迄を１２ビツトとすると、
２、≦１２である。

この場合、斜線１６．１７で示す各データの先頭はいず
れも前のデータの最終とは異なるワード境界内に存在す
る。即ち斜、１１６のデータの先頭位置は斜線１５のデ
ータの最終位置と、斜線１７の先頭位置と斜線１６の最
終位置とは夫々異なるワード境界内に存在している； 第４図＋ｂ）はワード境界からｌｌビットの位置からデ
ータを書込む場合、斜線１８で示す如くａビ・ノドのデ
ータが書込まれ、続いてｄビットの空白が書込まれる。

点線はワード境界を示し、最後の斜線２０に示す如くａ
ビットのデータが書込まれた最後のワード境界の位置か
ら、データ２０の最後迄を１２ビツトとすると、ｅ、＞
１２である。

この場合、斜線１９．２０で示す各データコビットの先
頭はいずれも前のデータの最終と同一のワード境界内に
存在する。即ち斜線１９のデータの先頭位置は斜線１８
のデータの最終位置と、斜線２０の先頭位置と斜線１９
の最終位置とは夫々同一のワード境界内に存在している
。

第４図（ａｌの場合は、データを凹込む毎にアドレスを
進めることができるが、第４図ｆｂ）の場合は、前のデ
ータの最終部分を書込んだアドレスに、次のデータの先
頭部分を書込むことになるため、データを書込む時、同
一アドレスを与えなければならない。

従ってこの差を知るために従来は、予めソフトウェアで
計算するか、ポジションカウンタの値に前記ａの長さを
加える加算器と、ポジションカウンタの値に前記ａとｄ
の長さを加える加算器と、この両顎算器の加算値を比較
する比較器とにより、同一のワードアドレスとなるか否
かを判定していた。

〔発明が解決しようとする問題点〕

上記の如く、ソフトウェアで計算する場合は時間かかか
り、加算器と比較器とを使用する場合は多ビット長の加
算器と比′較器を必要とするため、高価となるという問
題がある。

〔問題点を解決するための手段〕

上記問題点は、ビットマツプメモリにワード毎にデータ
を書込むアドレスを指示するアドレス指示手段と、該デ
ータのデータ長を指示するデータ長指示手段とを備えた
ビットマツプメモリ制御回路において、前記アドレス指
示手段の下位複数ピッｈｎ＋　とデータ長指示手段の下
位複数ビットｎ２とを比較する比較手段を設け、ｎ１≦
０２の時前に書込んだデータの最終部分と次に官込むデ
ータの先頭部分とが異なるワード領域にあり、ｎｌ〉ｎ
ｌの時前に書込んだデータの最終部分と次に書込むデー
タの先頭部分とが同一のワード領域内にあると判定する
ようにした、本発明によるビットマツプメモリの制御方
式によって解決される。

〔作用〕

即ちビットマツプメモリのデータ書込みアドレスを指示
するポジションカウンタの下位複数ビットと、書込みデ
ータ長を指示するレングスカウンタの下位複数ビットと
を比較する比較回路を設け、この比較回路の比較結果に
より同一ワードアドレス内に前のデータの最後部分と次
に書込むデータの先頭部分があるか否かを判定するよう
にしたものである。

〔実施例〕

第１図は本発明の一実施例を示す回路のブロック図であ
る。

本実施例はビットマ・ノブメモリエ２の或領域に格納さ
れているパターンデータを読出して、他の領域に書込む
場合を示している。制御回路１はビットマツプメモリ１
２のパターンデータを読出すワードアドレスを指示する
ポジションカウンタ２を制御し、ワードアドレスをビッ
トマツプメモリ１２に送出し、レングスカウンタ３の指
示する長さのデータ（第４図のａ）をレジスタ７又は８
に交互に順次読出す。

レジスタ７及び８に読出されたデータは、シフタ９に読
出され、制御回路１の指示により第４図に示す２１のビ
ット数シフトされる。

制御回路１は書込みアドレスを指示するポジションカウ
ンタ４を制御して、ビットマ・ノブメモリ１２にワード
アドレスを送出し、ゲート１０を制御して前記の如くシ
フトされたデータをビットマツプメモリ１２に書込む。

この時レングスカウンタ５はワード長ずつ減算されてデ
ータの長さを計数し、零以下となると上記動作が終了し
たと判定し、制御回路１に通知する。

又制御回路１はマスクデータ発生回路１１を制御して、
第４図に示すｄのビット数だけマスクするデータを発生
させ、ビットマツプメモリ１２に送出して各データ間の
空白部を書込む指示を行う。

（実際に空白を書く場合と、書かない場合とがある。） 制御回路１は上記空白部分の次にデータを書込む場合、
ポジションカウンタ４のワードアドレス送出を制御する
時、比較回路６の出力に応じてワードアドレスの進め方
を変更する。即ち比較回路６はポジションカウンタ４の
下位複数ビット　（例えば１ワード１６ビツトならば４
ビツト）ｎｌ　とレングスカウンタ５の下位複数ビット
（１ワード１６ビツトならば４ビツト）ｎｌとを比較し
■ｎｌ　≦ｎ２の特異なるワードアドレスを送出させ、 ■ｎｌ　　＞ｎｌの時間−のワードアドレスを送出させ
るような出力を制御回路１に送出する。

〔発明の効果〕

以上説明した如く、本発明は従来の多ビット長の加算器
と比較器とを用いる方法に比し数ヒツトを比較する而易
な比較回路を設けるのみで良いため、経済的であり、且
つソフトウェアで計算するよりも処理を速くすることが
出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のブロック図、 第２図は文字発生手段が発生する文字パターンとピント
マツプメモリのワード境界との関係を説明する図、 第３図は第２図の文字パターンを１６ビツトのワード境
界を持つビットマツプメモリに書込む状態を説明する図
、 第４図は非連続なデータに対する２種類のアドレスの与
え方を説明する図である。 図において、 １は制御回路、 ２．４はポジションカウンタ、 ３．５はレングスカウンタ、 ６は比較回路、　　　　　７，８はレジスタ、９はシフ
タ、　　　　　　１０はゲート、１工はマスクデータ発
生回路、 １２はビットマツプメモリである。

Claims (2)

【特許請求の範囲】
1. （１）ビットマップメモリにワード毎にデータを書込む
   アドレスを指示するアドレス指示手段と、該データのデ
   ータ長を指示するデータ長指示手段とを備えたビットマ
   ップメモリ制御回路において、前記アドレス指示手段の
   下位複数ビットｎ＿１とデータ長指示手段の下位複数ビ
   ットｎ＿２とを比較する比較手段を設け、ｎ＿１≦ｎ＿
   ２の時前に書込んだデータの最終部分と次に書込むデー
   タの先頭部分とが異なるワード領域にあり、ｎ＿１＞ｎ
   ＿２の時前に書込んだデータの最終部分と次に書込むデ
   ータの先頭部分とが同一のワード領域内にあると判定す
   ることを特徴とするビットマップメモリ制御方式。
2. （２）上記アドレス指示手段とデータ長指示手段の下位
   複数ビットのビット数は上記ビットマップメモリの１ワ
   ードのビット数に対応して定めることを特徴とする特許
   請求の範囲第（１）項記載のビットマップメモリ制御方
   式。