JPH05210620A - 共用メモリの排他制御処理方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は，多重化された共用メモリに対して
シリヤルに書込む方式を採用すると共に，複数の共通バ
スからのアクセス手段を持つデータ処理システムにおい
て，排他制御を正しく行い得るようにすることを目的と
している。 【構成】 多重化された共用メモリに対して，複数の共
通バスを介して，複数の中央処理装置がアクセスし得る
データ処理システムにおいて，各中央処理装置側に夫々
の共通バスを占有するバス占有手段をもうけると共に，
各共用メモリ側にシステム・バス・アダプタをもうけて
一方の共通バスからの排他制御に対応して他方の共通バ
スからのアクセスを禁ずるよう構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，多重化された共用メモ
リが複数の共通バスからアクセス可能にある場合におけ
る共用メモリの排他制御処理方式に関する。

【０００２】

【従来の技術】従来から複数の中央処理装置ＰＭが共用
メモリＳＳＭをアクセスする場合に排他制御を行う必要
があることがあり，このような場合には各中央処理装置
ＰＭはバスを占有して共用メモリＳＳＭをアクセスする
ようにしている。

【０００３】図８は従来の構成を示す。図中の符号１は
中央処理装置，２は共用メモリ，３は共通バス，５はバ
ス占有手段を表わしている。図において，例えば中央処
理装置１−ｉが排他制御の下で共用メモリ２をアクセス
するに当っては，バス占有手段５−ｉによって共通バス
３を占有し，中央処理装置１−ｉは共用メモリ２上の第
１オペランドを読出し，中央処理装置１−ｉが保持して
いる第２オペランドと比較し，一致すれば中央処理装置
１−ｉが保持する第３オペランドを共用メモリ２へ書込
むようにする。

【０００４】

【発明が解決しようとする課題】従来から，図８に関連
して説明した如き機能を，中央処理装置１−ｉが持つよ
うにされている。しかし，共用メモリ２に対して複数の
共通バスからのアクセスを許すよう構成されるデータ処
理システムの場合を考慮すると，図８に示した如く１方
の共通バスを占有しただけでは，他方の共通バスからの
アクセスによって排他制御が破られてしまうことが生じ
る。

【０００５】また，共用メモリ２を多重化し，同じ内容
を両方の共用メモリに対して書込む如き構成にしたデー
タ処理システムの場合に，両方の共用メモリ２−０と２
−１とに同時に書込みを行うことも行われるが，１方の
共用メモリ２−０に対して書込みを完了した後に他方の
共用メモリ２−１に対して書込みを行う方式を採用する
ことが，いわゆるフォールト・トレーラント・システム
を構成するという面から好ましい。このようなシリヤル
書込みが行われるデータ処理システムにおいて，上記複
数の共通バスを持つ構成とした場合に，夫々の共用メモ
リに関して，例えば共用メモリ２−０が第１の中央処理
装置１−０から第１の共通バスを介してアクセスされ，
その間に共用メモリ２−１が第２の中央処理装置１−１
から第２の共通バスを介してアクセスされる如き事態が
生じかねない。

【０００６】本発明は，多重化された共用メモリに対し
てシリヤルに書込む方式を採用すると共に，複数の共通
バスからのアクセス手段を持つデータ処理システムにお
いて，排他制御を正しく行い得るようにすることを目的
としている。

【０００７】

【課題を解決するための手段】図１は本発明の原理構成
図を示す。図中の符号１は中央処理装置，２は共用メモ
リ，３は共通バス，４はシステム・バス・アダプタ，５
はバス占有手段を表わしている。

【０００８】共用メモリ２−ｉ０と２−ｉ１とは，同じ
内容を書き込まれるよう構成されており，いわゆる多重
化されている。各共用メモリ２−ｉｊは，２つの共通バ
ス３−０，３−１のいずれからでもアクセス可能に構成
されている。

【０００９】本発明の場合には，各中央処理装置１−ｉ
は，排他制御を行うに当って，従来の場合と同様に，ア
クセスを行おうとする共通バスの１つ例えば３−０に対
して，例えばバス占有手段５−ｉ０によってバス占有を
行い，その上で，２つの共用メモリ２−ｉ０と２−ｉ１
とのうち，例えば２−ｉ０に対して先にアクセスするよ
うに構成される。

【００１０】本発明の場合には，また，夫々の共用メモ
リ２−ｉｊ内に，夫々の共通バス３−０，３−１に対応
して，システム・バス・アダプタ４−ｉｊｍと４−ｉｊ
ｎとをもち，一方のシステム・バス・アダプタ４−ｉｊ
ｍからのアクセスが許される場合に，他方のシステム・
バス・アダプタ４−ｉｊｎからのアクセスは禁止されて
待機されるようにされる。

【００１１】

【作用】中央処理装置１−０が共用メモリ２−００と２
−０１とに排他制御の下で書込みを行う場合には，先ず
共用メモリ２−００側に対して排他制御の下での書込み
を行うようにされる。即ち，例えば共通バス３−１を占
有状態にした上で共用メモリ２−００に対して書込みを
行う。

【００１２】これによって，他の中央処理装置１−１，
１−２，....は共通バス３−１を介してアクセスするこ
とが禁止される。更に，共用メモリ２−００内において
システム・バス・アダプタ４−001 がシステム・バス・
アダプタ４−000 からのアクセスを禁止するようにし,
他の中央処理装置１−１，１−２，....が共通バス３−
０を介して共用メモリ２−００をアクセスすることのな
いようにする。

【００１３】なお，上記共用メモリ２−００に対する書
込みの間，共用メモリ２−０１においては，各中央処理
装置１−０，１−１，....が共用メモリ２−００と２−
０１とに書込むに当っては必らず共用メモリ２−００側
への書込みが完了した後に当該共用メモリ２−０１に対
して書込みが行われるように構成されており，他中央処
理装置１−１，１−２，....から共通バス３−０を介し
て書込みが行われることはない。

【００１４】

【実施例】図２は本発明において２重書込みを行う態様
を説明する図である。図中の符号は図１に対応してい
る。本発明の場合には，２つの共用メモリ２−ｉ０と２
−ｉ１とに同じ内容を書込むに当って，フォールト・ト
レーラントの面から，共用メモリ２−ｉ０に対して正し
い書込みが完了した後に，共用メモリ２−ｉ１に対し
て書込みを行うようにする。

【００１５】図３は複数の共通バスが存在する場合の排
他制御を説明する説明図である。図中の符号は図１に対
応している。従来の場合における図８と同様に，中央処
理装置１−ｊは，例えば共通バス３−０を占有して，共
用メモリ２−ｉ０をアクセスする。このとき，中央処理
装置１−ｊは共用メモリ２−ｉ０上の第１オペランドを
読出し，中央処理装置１−ｊが保持している第２オペラ
ンドと比較し，一致すれば中央処理装置１−ｊが保
持している第３オペランドを共用メモリ２−ｉ０に書込
み−１，次いで，共用メモリ２−ｉ１に対して書込み
を行う−２。

【００１６】なお言うまでもなく，図３のみの排他制御
の場合には，他の中央処理装置が，他方の共通バス３−
１を用いて，共用メモリ２−ｉ０をアクセスすることが
生じかねない。このことから，図４を用いて後述する如
き手段を持つことが必要となる。

【００１７】図４は複数の共通バスが存在する場合の排
他制御を説明する説明図である。図中の符号は図１に対
応している。本発明の場合には，ある中央処理装置か
ら，例えば共通バス３−０を占有した状態の下で共用メ
モリ２−ｉｊに対して書込みが行われる場合，システム
・バス・アダプタ４−ｉｊ０が他方のシステム・バス・
アダプタ４−ｉｊ１に対して通知し，共通バス３−１側
からのアクセスを禁止し，当該禁止されたアクセスをシ
ステム・バス・アダプタ４−ｉｊ１内に待機せしめるよ
うにする。

【００１８】図５は排他制御解除（メモリ開放）の時点
を説明する図である。図中の符号は図１に対応してい
る。例えば中央処理装置１−ｉが排他制御の下で共用メ
モリ２−ｉ０，２−ｉ１に書込みを行うに当って，例え
ばシステム・バス・アダプタ４−ｉ００がシステム・バ
ス・アダプタ４−ｉ０１に対して発している禁止状態
は，共用メモリ２−ｉ１に対する書込みも正しく完了し
た時点である必要がある。

【００１９】この開放時点を誤まると次の如き事態が生
じかねない。即ち，先ず中央処理装置１−ｉが共通バス
３−０を占有して排他制御の下で共用メモリ２−ｉ０に
対して書込みを行うとする。このときシステム・バス
・アダプタ４−ｉ００はシステム・バス・アダプタ４−
ｉ０１に対して禁止を通知し，当該共用メモリ２−ｉ０
に対する書込みが完了し，次いで共用メモリ２−ｉ１に
対する同じ書込みが行われようとする。

【００２０】このとき，システム・バス・アダプタ４−
ｉ００がシステム・バス・アダプタ４−ｉ０１に対する
禁止を非所望に解除したとすると問題が生じる。上記処
理のとき，共用メモリ２−ｉ１の側でメモリ・リフレ
ッシュ４−ｉ１０内のメモリアクセスのコマンドキュー
が蓄積されていたとすると，当該処理は待たされる。
この間に中央処理装置１−ｊが共通バス３−１を用いて
共用メモリ２−ｉ０の同一領域に対して排他制御動作が
行われ，直前にＰＭ１−ｉが書いた値が比較一致して２
−ｉ０に対する書込みが成功し（，），次いで共用
メモリ２−ｉ１に対して書込みを行い，当該書込みが
システム・バス・アダプタ４−ｉ１０，４−ｉ１１間の
アービトレーションに勝って行われることが生じる。
このような事態が生じると，中央処理装置１−ｉからの
共用メモリ２−ｉ１への書込みは，上記書込みが行わ
れた後となる。したがって，共用メモリ２−ｉ０には
中央処理装置１−ｊからの書込みの結果が残り，共用メ
モリ２−ｉ１には中央処理装置１−ｉからの書込みの結
果が残るという非所望な結果になってしまう。言うまで
もなく，システム・バス・アダプタ４−ｉ００がシステ
ム・バス・アダプタ４−ｉ０１に対して禁止を解除する
のは，共用メモリ２−ｉ１に対する書込みが完了した時
点であるべきである。

【００２１】図６は本発明の実施例要部構成を示す。図
中の符号２，３，４は図１に対応し，６はシステム・バ
ス・インタフェイス，７はバッファ，８はメモリ・アク
セス・コントローラ，９はメモリ・バス・アービタ，Ｂ
ＲＱはメモリ・バス・リクエスト，ＬＯＣはメモリ・バ
ス・ロックを表わしている。

【００２２】共通バス３−０側からのアクセスが行われ
ると，システム・バス・インタフェイス６−ｉｊ０を介
して，バッファ７−ｉｊ０内に蓄えられる。メモリ・ア
クセス・コントローラ８−ｉｊ０はバッファ７−ｉｊ０
内のアクセスの１つを取込み，メモリに対してアクセス
を行う。このとき，当該取込んだアクセスにおいて共通
バス３−０を占有している旨の記述が存在した場合，メ
モリ・バス・アービタ９−ｉｊ０はメモリ・バス・アー
ビタ９−ｉｊ１に対してメモリ・バス・ロックＬＯＣ０
を通知する。これによって，システム・バス・アダプタ
４−ｉｊ１側では，共通バス３−１側からのアクセスを
バッファ７−ｉｊ１内に待機させる。勿論，上記メモリ
・バス・ロックＬＯＣ０が解除されると，バッファ７−
ｉｊ１内のアクセスが発動されることとなる。

【００２３】図７はシステム・バス・アダプタの要部構
成を示す。図中の符号６，７，８，９は図６に対応し，
１０はシステム・バス・イン・レジスタ，１１はシステ
ム・バス・アウト・レジスタ，１２はコマンド・レジス
タ，１３はアドレス・レジスタ，１４はデータ・アウト
・レジスタ，１５はメモリ・バス・コントローラ，１６
はデータ・イン・レジスタ，１７はステータス・レジス
タを表わす。

【００２４】またＳＢはシステム・バス信号，ＳＢＬＯ
Ｃはシステム・バス・ロック信号であって該当するシス
テム・バス（共通バス）が占有されていることを指示す
るもの，Ｃｏｎｔｒｏｌ Ｂｕｓは制御信号バス，Ａｄ
ｄｒｅｓｓ Ｂｕｓはアドレス信号バス，Ｄａｔａ Ｂ
ｕｓはデータ・バスを表わしている。

【００２５】中央処理装置からのバス占有が行われた上
でのメモリ・アクセスに当っては，上記ＳＢＬＯＣが論
理「１」とされている。このことから，コマンド・レジ
スタ１２にコマンドが受付けられた際に，バス占有状態
を知ることができ，メモリ・バス・アービタ９−ｉｊに
この旨が通知され，上述の如くロックＬＯＣ０を発す
る。

【００２６】

【発明の効果】以上説明した如く，本発明によれば，多
重化された共用メモリに対してシリヤルに書込みが行わ
れると共に，複数の共通バスを有するデータ処理システ
ムにおいて，排他制御を正しく行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の原理構成図を示す。

【図２】２重書込みを行う態様を説明する図である。

【図３】複数の共通バスが存在する場合の排他制御を説
明する説明図である。

【図４】複数の共通バスが存在する場合の排他制御を説
明する説明図である。

【図５】排他制御解除の時点を説明する図である。

【図６】本発明の実施例要部構成を示す。

【図７】システム・バス・アダプタの要部構成を示す。

【図８】従来の構成を示す。

【符号の説明】

１ 中央処理装置 ２ 共用メモリ ３ 共通バス ４ システム・バス・アダプタ ５ バス占有手段 ６ システム・バス・インタフェイス ７ バッファ ８ メモリ・アクセス・コントローラ ９ メモリ・バス・アービタ １０ システム・バス・イン・レジスタ １１ システム・バス・アウト・レジスタ １２ コマンド・レジスタ １３ アドレス・レジスタ １４ データ・アウト・レジスタ １５ メモリ・バス・コントローラ １６ データ・イン・レジスタ １７ ステータス・レジスタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数台の中央処理装置（１−ｉ）と，多
   重化された共用メモリ（２−i0，２−i1）とが，複数の
   共通バス（３−０，３−１）によって連繋されると共
   に， 個々の中央処理装置（１−ｉ）が上記共用メモリ（２−
   i0，２−i1）に対してシリアルに同一内容を書込むよう
   構成されてなるデータ処理システムにおいて， 上記個々の中央処理装置（１−ｉ）内に，上記夫々の共
   通バス（３−０，３−１）に対応して，該当するバスに
   対するアクセスをロックするバス占有手段（５−i0，５
   −i1）をもうけると共に， 上記個々の共用メモリ（２−ij）内に，上記夫々の共通
   バス（３−０，３−１）に対応して，該当するバスから
   のインタロック指示つきアクセスにもとづいて他側のバ
   スからのアクセスを禁止するシステム・バス・アダプタ
   （４−ij０，４−ij１）をもうけたことを特徴とする共
   用メモリの排他制御処理方式。
2. 【請求項２】 上記バス占有手段（５−i0，５−i1）
   は，夫々，バスの獲得と同時にバス占有を行うと共に，
   上記多重化されたすべての共用メモリ（２−i0，２−i
   1）に対するアクセスの完了によってバス占有を解除さ
   れるよう構成され， 上記システム・バス・アダプタ（４−ij０，４−ij１）
   は，夫々，上記バス占有状態の下での上記共用メモリ
   （２−ij）に対するアクセスの起動によって上記禁止動
   作を発動すると共に，上記バス占有手段によるバス占有
   解除に連動して上記禁止動作を解除するよう構成される
   ことを特徴とする請求項１記載の共用メモリの排他制御
   処理方式。
3. 【請求項３】 上記夫々の中央処理装置（１−ｉ）は，
   上記多重化された共用メモリ（２−i0，２−i1）を，少
   なくとも排他制御を行う状態の下でアクセスするに当っ
   て，予め定められた側の共用メモリ（例えば２−i0）側
   に対して先にアクセスを行うよう構成されることを特徴
   とする請求項２記載の共用メモリの排他制御処理方式。
4. 【請求項４】 上記夫々の共用メモリ（２−ij）内の夫
   々の上記システム・バス・アダプタ（４−ijｍ）は，メ
   モリ・バス・アービタ（９−ijｍ）をそなえ，相手方シ
   ステム・バス・アダプタ（４−ijｎ）側のメモリ・バス
   ・アービタ（９−ijｎ）と交信するようにしたことを特
   徴とする請求項１記載の共用メモリの排他制御処理方
   式。
5. 【請求項５】 上記夫々のシステム・バス・アダプタ
   （４−ijｎ）は，１つまたは複数のバッファ（７−ij
   ｎ）をそなえ，上記メモリ・バス・アービタ（９−ij
   ｍ）によって，アクセスを禁止されたアクセス要求を待
   機させるようにしたことを特徴とする請求項１記載の共
   用メモリの排他制御処理方式。