JPH07262110A - 記憶制御装置および通信命令制御システム - Google Patents
記憶制御装置および通信命令制御システムInfo
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- JPH07262110A JPH07262110A JP6048802A JP4880294A JPH07262110A JP H07262110 A JPH07262110 A JP H07262110A JP 6048802 A JP6048802 A JP 6048802A JP 4880294 A JP4880294 A JP 4880294A JP H07262110 A JPH07262110 A JP H07262110A
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Abstract
(57)【要約】
【目的】装置間／クラスタ間通信命令を処理する記憶制
御装置および通信命令制御システムに関し，障害による
誤動作の防止，処理中断による処理能力低下の回避，物
量削減による資源の有効利用を可能にすることを目的と
する。 【構成】通信命令の各処理フローを認識する手段11，強
制終了等で中断された処理を完了させるための返送コー
ドを生成する手段12を設ける。また，クラスタ間通信命
令処理専用バスを設けることなく，他のデータ転送との
バスの共用を図るため，共用バス確保制御手段13を設
け，さらに通信命令処理のためのバス確保の継続を制御
するための手段14,15 を設ける。また，リトライを可能
にするため転送データ記憶手段16を設け，何らかの障害
による誤動作を抑止し中断された通信命令を正常な処理
フローに準ずるように終了させる。
御装置および通信命令制御システムに関し，障害による
誤動作の防止，処理中断による処理能力低下の回避，物
量削減による資源の有効利用を可能にすることを目的と
する。 【構成】通信命令の各処理フローを認識する手段11，強
制終了等で中断された処理を完了させるための返送コー
ドを生成する手段12を設ける。また，クラスタ間通信命
令処理専用バスを設けることなく，他のデータ転送との
バスの共用を図るため，共用バス確保制御手段13を設
け，さらに通信命令処理のためのバス確保の継続を制御
するための手段14,15 を設ける。また，リトライを可能
にするため転送データ記憶手段16を設け，何らかの障害
による誤動作を抑止し中断された通信命令を正常な処理
フローに準ずるように終了させる。
Description
【０００１】
【産業上の利用分野】本発明は，クラスタ内通信あるい
はクラスタ間通信を行う計算機システムにおける記憶制
御装置および通信命令制御システムに関するものであ
る。
はクラスタ間通信を行う計算機システムにおける記憶制
御装置および通信命令制御システムに関するものであ
る。
【０００２】近年のシステムの多重化要求に伴い，シス
テムについての信頼性向上，処理能力の向上，および物
量削減が要求されている。このため，障害による誤動作
防止および処理中断による処理能力低下の回避，ならび
に物量削減による資源の有効利用が必要とされている。
テムについての信頼性向上，処理能力の向上，および物
量削減が要求されている。このため，障害による誤動作
防止および処理中断による処理能力低下の回避，ならび
に物量削減による資源の有効利用が必要とされている。
【０００３】
【従来の技術】図８は本発明を適用するシステムの概略
図である。図８において，８１は記憶制御装置（ＭＣ
Ｕ），８２は中央処理装置（ＣＰＵ），８３は入出力処
理／制御装置（ＣＨＰ），８４はシステム記憶装置（Ｓ
ＳＵ）を表す。クラスタ８０は，記憶装置（ＭＣＵ）８
１と，複数個の中央処理装置（ＣＰＵ）８２および入出
力処理／制御装置（ＣＨＰ）８３とから構成され，この
通信命令制御システム全体は，複数個のクラスタ８０と
システム記憶装置（ＳＳＵ）８４とから構成される。
図である。図８において，８１は記憶制御装置（ＭＣ
Ｕ），８２は中央処理装置（ＣＰＵ），８３は入出力処
理／制御装置（ＣＨＰ），８４はシステム記憶装置（Ｓ
ＳＵ）を表す。クラスタ８０は，記憶装置（ＭＣＵ）８
１と，複数個の中央処理装置（ＣＰＵ）８２および入出
力処理／制御装置（ＣＨＰ）８３とから構成され，この
通信命令制御システム全体は，複数個のクラスタ８０と
システム記憶装置（ＳＳＵ）８４とから構成される。
【０００４】〔従来のクラスタ内通信命令処理〕図９
は，一般的なクラスタ内通信命令処理フローの例を示し
たものである。図９において，９０はクラスタｘ，９１
は記憶制御装置（ＭＣＵ），９２は発行元装置，９３は
宛先装置を表す。発行元装置９２，宛先装置９３は，そ
れぞれＣＰＵｘまたはＩＯＰｘ（ＣＨＰｘ）等からな
る。なお，ＩＯＰは入出力プロセッサ，ＣＨＰはチャネ
ルプロセッサであり，これらはシステムによって使い分
けられるが，本発明では同様なものと考えてよく，ここ
では入出力処理／制御装置という。
は，一般的なクラスタ内通信命令処理フローの例を示し
たものである。図９において，９０はクラスタｘ，９１
は記憶制御装置（ＭＣＵ），９２は発行元装置，９３は
宛先装置を表す。発行元装置９２，宛先装置９３は，そ
れぞれＣＰＵｘまたはＩＯＰｘ（ＣＨＰｘ）等からな
る。なお，ＩＯＰは入出力プロセッサ，ＣＨＰはチャネ
ルプロセッサであり，これらはシステムによって使い分
けられるが，本発明では同様なものと考えてよく，ここ
では入出力処理／制御装置という。
【０００５】図１０は，クラスタ内通信命令処理を行う
従来方式の記憶制御装置（ＭＣＵ）９１の実施例回路で
ある。記憶制御装置９１は，クラスタ内通信命令の処理
のために，選択回路１０１，１０２，リクエストコード
解析回路１０３，通信命令の処理時間を監視するタイマ
ー１０４，ＡＣＫコード生成回路１０５を備える。
従来方式の記憶制御装置（ＭＣＵ）９１の実施例回路で
ある。記憶制御装置９１は，クラスタ内通信命令の処理
のために，選択回路１０１，１０２，リクエストコード
解析回路１０３，通信命令の処理時間を監視するタイマ
ー１０４，ＡＣＫコード生成回路１０５を備える。
【０００６】以下では，ＣＰＵ０からＣＰＵｎへの通信
命令処理について，図９，図１０を用いて説明する（発
行元装置および宛先装置がどのような装置であろうとこ
の通信命令処理は同様である）。
命令処理について，図９，図１０を用いて説明する（発
行元装置および宛先装置がどのような装置であろうとこ
の通信命令処理は同様である）。
【０００７】各装置（ＣＰＵｘ／ＣＨＰｘ）から送出さ
れた通信命令処理要求（ＰＲＩＯ＿ＲＥＱ）は，ＣＰＵ
ｘ／ＣＨＰｘ＿ＤＡＴＡ＿ＢＵＳ＿ＩＮにより記憶制御
装置９１に入力され，その通信命令処理要求の優先順位
が選択回路１０１により決定される。ここではＣＰＵ０
の要求が選択されたとする。優先順位に従って選択され
た発行元装置９２（ＣＰＵ０）に対し，記憶制御装置９
１は，その通信命令処理要求が受け付けられたことを示
す信号（ＰＲＩＯ＿ＡＣＫ）をＡＣＫコード生成回路１
０５により生成し，ＣＰＵ０＿ＤＡＴＡ＿ＢＵＳ＿ＯＵ
Ｔにより送出する。これを受けた発行元装置９２は通信
命令（ＲＥＱ＿ＤＡＴＡ）をＣＰＵ０＿ＤＡＴＡ＿ＢＵ
Ｓ＿ＩＮにより記憶制御装置９１に送出する。
れた通信命令処理要求（ＰＲＩＯ＿ＲＥＱ）は，ＣＰＵ
ｘ／ＣＨＰｘ＿ＤＡＴＡ＿ＢＵＳ＿ＩＮにより記憶制御
装置９１に入力され，その通信命令処理要求の優先順位
が選択回路１０１により決定される。ここではＣＰＵ０
の要求が選択されたとする。優先順位に従って選択され
た発行元装置９２（ＣＰＵ０）に対し，記憶制御装置９
１は，その通信命令処理要求が受け付けられたことを示
す信号（ＰＲＩＯ＿ＡＣＫ）をＡＣＫコード生成回路１
０５により生成し，ＣＰＵ０＿ＤＡＴＡ＿ＢＵＳ＿ＯＵ
Ｔにより送出する。これを受けた発行元装置９２は通信
命令（ＲＥＱ＿ＤＡＴＡ）をＣＰＵ０＿ＤＡＴＡ＿ＢＵ
Ｓ＿ＩＮにより記憶制御装置９１に送出する。
【０００８】この通信命令を受けた記憶制御装置９１
は，リクエストコード解析回路１０３により命令を解析
し，宛先装置９３を認識して選択回路１０２を制御し，
その通信命令（ＲＥＱ＿ＤＡＴＡ）をＣＰＵｎ＿ＤＡＴ
Ａ＿ＢＵＳ＿ＯＵＴにより宛先装置９３に送出する。
は，リクエストコード解析回路１０３により命令を解析
し，宛先装置９３を認識して選択回路１０２を制御し，
その通信命令（ＲＥＱ＿ＤＡＴＡ）をＣＰＵｎ＿ＤＡＴ
Ａ＿ＢＵＳ＿ＯＵＴにより宛先装置９３に送出する。
【０００９】これを受けた宛先装置９３（ＣＰＵｎ）で
は，通信命令を解析実行し，この通信命令の実行結果を
示す信号（ＳＴＡ＿ＤＡＴＡ）をＣＰＵｎ＿ＤＡＴＡ＿
ＢＵＳ＿ＩＮにより記憶制御装置９１に送出する。
は，通信命令を解析実行し，この通信命令の実行結果を
示す信号（ＳＴＡ＿ＤＡＴＡ）をＣＰＵｎ＿ＤＡＴＡ＿
ＢＵＳ＿ＩＮにより記憶制御装置９１に送出する。
【００１０】さらに，これを受けた記憶制御装置９１
は，リクエストコード解析回路１０３により，選択回路
１０１，１０２を制御し，受信したＳＴＡ＿ＤＡＴＡを
ＣＰＵ０＿ＤＡＴＡ＿ＢＵＳ＿ＯＵＴにより発行元装置
９２に送出する。これにより通信命令は完了し，後続の
処理要求の実行が同様の処理で開始される。
は，リクエストコード解析回路１０３により，選択回路
１０１，１０２を制御し，受信したＳＴＡ＿ＤＡＴＡを
ＣＰＵ０＿ＤＡＴＡ＿ＢＵＳ＿ＯＵＴにより発行元装置
９２に送出する。これにより通信命令は完了し，後続の
処理要求の実行が同様の処理で開始される。
【００１１】以上の従来方式によるクラスタ内通信命令
処理のタイムチャートを，図１３に示す。従来方式にお
いて，記憶制御装置９１は，上記に示すよう各装置間の
処理要求の優先順位を決定し，選択された発行元装置９
２に対しＲＥＱ＿ＤＡＴＡの転送を許可するＡＣＫコー
ドを転送し，発行元装置９２から送出されるＲＥＱ＿Ｄ
ＡＴＡを指定された宛先装置９３に転送し，宛先装置９
３から転送されるＳＴＡ＿ＤＡＴＡを発行元装置９２に
転送し，通信命令処理時間をタイマー１０４を起動して
監視していた。
処理のタイムチャートを，図１３に示す。従来方式にお
いて，記憶制御装置９１は，上記に示すよう各装置間の
処理要求の優先順位を決定し，選択された発行元装置９
２に対しＲＥＱ＿ＤＡＴＡの転送を許可するＡＣＫコー
ドを転送し，発行元装置９２から送出されるＲＥＱ＿Ｄ
ＡＴＡを指定された宛先装置９３に転送し，宛先装置９
３から転送されるＳＴＡ＿ＤＡＴＡを発行元装置９２に
転送し，通信命令処理時間をタイマー１０４を起動して
監視していた。
【００１２】しかし，この通信命令処理における処理フ
ローの監視は行っておらず，リクエストコード解析回路
１０３による解析結果により，すべての処理フローを起
動している。また，この通信命令処理時間が通常処理時
間を大幅に上回る場合には，タイマー１０４によりタイ
ムアウトを検出し，タイムアウトとなった通信命令処理
を記憶制御装置９１内で強制終了させ，後続の通信命令
の処理を可能とするための処理を開始している。この場
合，記憶制御装置９１には発行元装置９２に対して通信
命令の強制終了を報告する手段を有していないため，発
行元装置９２ではこの通信命令処理の終了が認識でき
ず，発行元装置９２でのタイムアウトを検出するまで後
続の通信命令を処理することができなかった。
ローの監視は行っておらず，リクエストコード解析回路
１０３による解析結果により，すべての処理フローを起
動している。また，この通信命令処理時間が通常処理時
間を大幅に上回る場合には，タイマー１０４によりタイ
ムアウトを検出し，タイムアウトとなった通信命令処理
を記憶制御装置９１内で強制終了させ，後続の通信命令
の処理を可能とするための処理を開始している。この場
合，記憶制御装置９１には発行元装置９２に対して通信
命令の強制終了を報告する手段を有していないため，発
行元装置９２ではこの通信命令処理の終了が認識でき
ず，発行元装置９２でのタイムアウトを検出するまで後
続の通信命令を処理することができなかった。
【００１３】〔従来のクラスタ間通信命令処理〕図１１
は，クラスタ間通信命令処理フローを示したものであ
る。図１１において，９０は発行元クラスタｘ，９０’
は宛先クラスタｙ，９１，９１’は記憶制御装置（ＭＣ
Ｕ），９２は発行元装置（ＣＰＵｘ），９４はシステム
記憶装置（ＳＳＵ）を表す。
は，クラスタ間通信命令処理フローを示したものであ
る。図１１において，９０は発行元クラスタｘ，９０’
は宛先クラスタｙ，９１，９１’は記憶制御装置（ＭＣ
Ｕ），９２は発行元装置（ＣＰＵｘ），９４はシステム
記憶装置（ＳＳＵ）を表す。
【００１４】図１２は，クラスタ間通信命令（ＧＳＩＧ
Ｐ命令）処理を行う従来方式の実施例回路である。記憶
制御装置９１は，クラスタ間通信命令を処理するため
に，選択回路１０１，１０２，リクエストコード解析回
路１０３，通信命令の処理時間を監視するタイマー１０
４，ＡＣＫコード生成回路１０５，ＧＳＩＧＰ制御回路
１０６を備える。また，クラスタとシステム記憶装置
（ＳＳＵ）間のデータバスの転送制御のためのムーバ
（ＭＯＶＥＲ）１０７を備える。
Ｐ命令）処理を行う従来方式の実施例回路である。記憶
制御装置９１は，クラスタ間通信命令を処理するため
に，選択回路１０１，１０２，リクエストコード解析回
路１０３，通信命令の処理時間を監視するタイマー１０
４，ＡＣＫコード生成回路１０５，ＧＳＩＧＰ制御回路
１０６を備える。また，クラスタとシステム記憶装置
（ＳＳＵ）間のデータバスの転送制御のためのムーバ
（ＭＯＶＥＲ）１０７を備える。
【００１５】以下では，クラスタｘからクラスタｙへの
クラスタ間通信命令（ＧＳＩＧＰ命令）処理について，
図１１および図１２を用いて説明する。発行元クラスタ
および宛先クラスタがどのようなクラスタであろうとこ
の通信命令処理は同様である。
クラスタ間通信命令（ＧＳＩＧＰ命令）処理について，
図１１および図１２を用いて説明する。発行元クラスタ
および宛先クラスタがどのようなクラスタであろうとこ
の通信命令処理は同様である。
【００１６】各装置（ＣＰＵｘ）から送出された各通信
命令処理要求（ＰＲＩＯ＿ＲＥＱ）は，ＣＰＵｘ＿ＤＡ
ＴＡ＿ＢＵＳ＿ＩＮにより記憶制御装置９１に入力さ
れ，通信命令処理要求の優先順位が選択回路１０１によ
り決定される。優先順位に従って選択されたクラスタ間
通信命令処理要求は，クラスタ間通信命令制御を行うＧ
ＳＩＧＰ制御回路１０６に送出され，システム記憶装置
（ＳＳＵ）９４に対するこの通信命令処理要求（ＳＳＵ
＿ＰＲＩＯ＿ＲＥＱ）はＧＳＩＧＰ＿ＢＵＳ＿ＯＵＴに
よりシステム記憶装置９４に送出される。
命令処理要求（ＰＲＩＯ＿ＲＥＱ）は，ＣＰＵｘ＿ＤＡ
ＴＡ＿ＢＵＳ＿ＩＮにより記憶制御装置９１に入力さ
れ，通信命令処理要求の優先順位が選択回路１０１によ
り決定される。優先順位に従って選択されたクラスタ間
通信命令処理要求は，クラスタ間通信命令制御を行うＧ
ＳＩＧＰ制御回路１０６に送出され，システム記憶装置
（ＳＳＵ）９４に対するこの通信命令処理要求（ＳＳＵ
＿ＰＲＩＯ＿ＲＥＱ）はＧＳＩＧＰ＿ＢＵＳ＿ＯＵＴに
よりシステム記憶装置９４に送出される。
【００１７】システム記憶装置９４では，クラスタ間で
の通信命令処理要求の優先順位が決定され，これにより
選択された発行元クラスタｘ９０に対し，システム記憶
装置９４はその通信命令処理要求が受け付けられたこと
を示す信号（ＳＳＵ＿ＰＲＩＯ＿ＡＣＫ）をＧＳＩＧＰ
＿ＢＵＳ＿ＩＮにより発行元クラスタｘ９０のＧＳＩＧ
Ｐ制御回路１０６に送出する。
の通信命令処理要求の優先順位が決定され，これにより
選択された発行元クラスタｘ９０に対し，システム記憶
装置９４はその通信命令処理要求が受け付けられたこと
を示す信号（ＳＳＵ＿ＰＲＩＯ＿ＡＣＫ）をＧＳＩＧＰ
＿ＢＵＳ＿ＩＮにより発行元クラスタｘ９０のＧＳＩＧ
Ｐ制御回路１０６に送出する。
【００１８】これにより，ＧＳＩＧＰ制御回路１０６
は，発行元装置９２に対し通信命令処理要求が受け付け
られたことを示す信号（ＰＲＩＯ＿ＡＣＫ）をＡＣＫコ
ード生成回路１０５により生成し，ＣＰＵｘ＿ＤＡＴＡ
＿ＢＵＳ＿ＯＵＴにより送出する。
は，発行元装置９２に対し通信命令処理要求が受け付け
られたことを示す信号（ＰＲＩＯ＿ＡＣＫ）をＡＣＫコ
ード生成回路１０５により生成し，ＣＰＵｘ＿ＤＡＴＡ
＿ＢＵＳ＿ＯＵＴにより送出する。
【００１９】これを受けた発行元装置９２は，通信命令
（ＲＥＱ＿ＤＡＴＡ）をＣＰＵｘ＿ＤＡＴＡ＿ＢＵＳ＿
ＩＮにより送出し，これを受けたＧＳＩＧＰ制御回路１
０６は，このＲＥＱ＿ＤＡＴＡをＧＳＩＧＰ＿ＢＵＳ＿
ＯＵＴによりシステム記憶装置９４へ送出し，さらに，
これを受けたシステム記憶装置９４は宛先クラスタｙ９
０’に対しこのＲＥＱ＿ＤＡＴＡをＧＳＩＧＰ＿ＢＵＳ
＿ＩＮにより送出する。宛先クラスタｙ９０’では，通
信命令の実行結果を示す信号（ＳＴＡ＿ＤＡＴＡ）をＧ
ＳＩＧＰ＿ＢＵＳ＿ＯＵＴによりシステム記憶装置９４
へ送出し，これを受けたシステム記憶装置９４は発行元
クラスタｘ９０にこのＳＴＡ＿ＤＡＴＡをＧＳＩＧＰ＿
ＢＵＳ＿ＩＮにより送出し，ＧＳＩＧＰ制御回路１０６
は，発行元装置９２にＳＴＡ＿ＤＡＴＡを送出する。こ
れにより通信命令は完了し，後続の処理要求の実行が同
様の処理で開始される。
（ＲＥＱ＿ＤＡＴＡ）をＣＰＵｘ＿ＤＡＴＡ＿ＢＵＳ＿
ＩＮにより送出し，これを受けたＧＳＩＧＰ制御回路１
０６は，このＲＥＱ＿ＤＡＴＡをＧＳＩＧＰ＿ＢＵＳ＿
ＯＵＴによりシステム記憶装置９４へ送出し，さらに，
これを受けたシステム記憶装置９４は宛先クラスタｙ９
０’に対しこのＲＥＱ＿ＤＡＴＡをＧＳＩＧＰ＿ＢＵＳ
＿ＩＮにより送出する。宛先クラスタｙ９０’では，通
信命令の実行結果を示す信号（ＳＴＡ＿ＤＡＴＡ）をＧ
ＳＩＧＰ＿ＢＵＳ＿ＯＵＴによりシステム記憶装置９４
へ送出し，これを受けたシステム記憶装置９４は発行元
クラスタｘ９０にこのＳＴＡ＿ＤＡＴＡをＧＳＩＧＰ＿
ＢＵＳ＿ＩＮにより送出し，ＧＳＩＧＰ制御回路１０６
は，発行元装置９２にＳＴＡ＿ＤＡＴＡを送出する。こ
れにより通信命令は完了し，後続の処理要求の実行が同
様の処理で開始される。
【００２０】以上の従来方式によるクラスタ間通信命令
処理のタイムチャートを，図１４に示す。この従来方式
においては，クラスタ間通信命令処理において，記憶制
御装置９１では，図１２に示すようにクラスタとシステ
ム記憶装置９４間のデータ転送用バスとは別に，クラス
タ間通信命令処理専用のバスを具備し，リクエストコー
ド解析回路１０３によりこの通信命令が認識された場
合，あるいはこの通信命令により宛先クラスタとして指
定された場合に，ＧＳＩＧＰ制御回路１０６を起動し，
通信命令処理専用のバスにより，各クラスタ間でのデー
タ転送を行っている。
処理のタイムチャートを，図１４に示す。この従来方式
においては，クラスタ間通信命令処理において，記憶制
御装置９１では，図１２に示すようにクラスタとシステ
ム記憶装置９４間のデータ転送用バスとは別に，クラス
タ間通信命令処理専用のバスを具備し，リクエストコー
ド解析回路１０３によりこの通信命令が認識された場
合，あるいはこの通信命令により宛先クラスタとして指
定された場合に，ＧＳＩＧＰ制御回路１０６を起動し，
通信命令処理専用のバスにより，各クラスタ間でのデー
タ転送を行っている。
【００２１】ただし，ここで各クラスタから送出される
クラスタ間通信命令処理要求は，システム記憶装置９４
において各クラスタ間でその優先順位が決定され，順
次，通信命令処理が実行されるため，この優先権が与え
られるまではクラスタ間通信命令処理専用のバスにより
送出されるのは通信命令処理要求のみである。つまり，
優先権が与えられた発行元クラスタｘ９０とクラスタ間
通信命令により宛先として指定された宛先クラスタｙ９
０’のみがこの通信命令処理要求を送受することがで
き，発行元クラスタｘ９０からＲＥＱ＿ＤＡＴＡを通信
命令処理専用バスによりシステム記憶装置９４へ送出
し，システム記憶装置９４からこのＲＥＱ＿ＤＡＴＡを
通信命令処理専用バスにより宛先クラスタｙ９０’へ送
出し，宛先クラスタｙ９０’からＳＴＡ＿ＤＡＴＡを通
信命令処理専用バスによりシステム記憶装置９４へ送出
し，システム記憶装置９４からこのＳＴＡ＿ＤＡＴＡを
通信命令処理専用バスにより発行元クラスタｘ９０へ送
出している。
クラスタ間通信命令処理要求は，システム記憶装置９４
において各クラスタ間でその優先順位が決定され，順
次，通信命令処理が実行されるため，この優先権が与え
られるまではクラスタ間通信命令処理専用のバスにより
送出されるのは通信命令処理要求のみである。つまり，
優先権が与えられた発行元クラスタｘ９０とクラスタ間
通信命令により宛先として指定された宛先クラスタｙ９
０’のみがこの通信命令処理要求を送受することがで
き，発行元クラスタｘ９０からＲＥＱ＿ＤＡＴＡを通信
命令処理専用バスによりシステム記憶装置９４へ送出
し，システム記憶装置９４からこのＲＥＱ＿ＤＡＴＡを
通信命令処理専用バスにより宛先クラスタｙ９０’へ送
出し，宛先クラスタｙ９０’からＳＴＡ＿ＤＡＴＡを通
信命令処理専用バスによりシステム記憶装置９４へ送出
し，システム記憶装置９４からこのＳＴＡ＿ＤＡＴＡを
通信命令処理専用バスにより発行元クラスタｘ９０へ送
出している。
【００２２】図８に示すＮ個のクラスタ間においてクラ
スタ間通信命令が処理される場合，少なくとも（Ｎ−
２）個のクラスタは，この通信命令処理要求が保留され
ており，この間，通信命令処理専用バスは充分に有効な
活用がされている状態ではない。
スタ間通信命令が処理される場合，少なくとも（Ｎ−
２）個のクラスタは，この通信命令処理要求が保留され
ており，この間，通信命令処理専用バスは充分に有効な
活用がされている状態ではない。
【００２３】
(1) クラスタ内通信命令において，従来，通信命令の処
理フローはリクエストコード解析回路１０３の解析結果
により制御されており，この通信命令の処理フローを監
視する手段を有していないため，通信命令処理フローの
逐次性の保障がなく誤動作を抑止できない問題が生じて
いた。
理フローはリクエストコード解析回路１０３の解析結果
により制御されており，この通信命令の処理フローを監
視する手段を有していないため，通信命令処理フローの
逐次性の保障がなく誤動作を抑止できない問題が生じて
いた。
【００２４】また，図１３の従来方式によるクラスタ内
通信命令処理のタイムチャートに示すように，クラスタ
内通信命令処理を記憶制御装置９１内にて強制終了（タ
イムアウト処理：図１３の(69)）させた場合に，発行元
装置９２にその強制終了の報告手段を有していないた
め，この通信命令の記憶制御装置９１内における強制終
了により，発行元装置９２においては記憶制御装置９１
内で使用するサイクルタイムの数百倍のサイクルタイム
での強制終了（タイムアウト処理：図１３の(70)）を行
うまで，後続の通信命令（図１３の(71)）を処理できな
い問題が生じていた。
通信命令処理のタイムチャートに示すように，クラスタ
内通信命令処理を記憶制御装置９１内にて強制終了（タ
イムアウト処理：図１３の(69)）させた場合に，発行元
装置９２にその強制終了の報告手段を有していないた
め，この通信命令の記憶制御装置９１内における強制終
了により，発行元装置９２においては記憶制御装置９１
内で使用するサイクルタイムの数百倍のサイクルタイム
での強制終了（タイムアウト処理：図１３の(70)）を行
うまで，後続の通信命令（図１３の(71)）を処理できな
い問題が生じていた。
【００２５】本発明は上記問題点の解決を図り，誤動作
の抑止，および記憶制御装置９１内にて強制終了された
通信命令の後に続く通信命令について迅速かつ確実な処
理を可能にすることを目的とする。
の抑止，および記憶制御装置９１内にて強制終了された
通信命令の後に続く通信命令について迅速かつ確実な処
理を可能にすることを目的とする。
【００２６】(2) また，クラスタ間通信命令において，
Ｎ個のクラスタそれぞれに通信命令処理専用バスを具備
し，クラスタ間通信命令を処理する場合，同時期に複数
の通信命令を処理することはなく，実際には通信命令処
理における発行元クラスタおよび宛先クラスタのみが通
信命令処理専用バスにより各種データの授受を行ってい
る。従って，残る少なくとも（Ｎ−２）個のクラスタの
通信命令処理専用バスは充分に有効な活用がされない問
題が生じていた。
Ｎ個のクラスタそれぞれに通信命令処理専用バスを具備
し，クラスタ間通信命令を処理する場合，同時期に複数
の通信命令を処理することはなく，実際には通信命令処
理における発行元クラスタおよび宛先クラスタのみが通
信命令処理専用バスにより各種データの授受を行ってい
る。従って，残る少なくとも（Ｎ−２）個のクラスタの
通信命令処理専用バスは充分に有効な活用がされない問
題が生じていた。
【００２７】本発明は，さらにこれらの問題点の解決を
図り，クラスタ間通信命令によるデータ転送と他のデー
タ転送とを同じバスを用いて行い，上記有効活用されて
いない通信命令処理専用バスを削減し，共用バス使用に
よる各種データ転送時のバス確保，クラスタ間通信命令
処理におけるデータ転送の効率化，ならびにこの通信命
令処理におけるデータ転送のリトライを可能とすること
を目的とする。
図り，クラスタ間通信命令によるデータ転送と他のデー
タ転送とを同じバスを用いて行い，上記有効活用されて
いない通信命令処理専用バスを削減し，共用バス使用に
よる各種データ転送時のバス確保，クラスタ間通信命令
処理におけるデータ転送の効率化，ならびにこの通信命
令処理におけるデータ転送のリトライを可能とすること
を目的とする。
【００２８】
【課題を解決するための手段】本発明は，上記問題を解
決するために，図１に示すような以下の手段を有する。
記憶制御装置（ＭＣＵ）１には，複数の中央処理装置
（ＣＰＵ）２および入出力処理／制御装置（ＣＨＰ：ch
annel processor)３が接続される。記憶制御装置１は，
これらの間の通信命令を制御する。また，図１（Ａ）に
示す構成単位を１つのクラスタとして，これらがシステ
ム記憶装置（ＳＳＵ）４に接続される。
決するために，図１に示すような以下の手段を有する。
記憶制御装置（ＭＣＵ）１には，複数の中央処理装置
（ＣＰＵ）２および入出力処理／制御装置（ＣＨＰ：ch
annel processor)３が接続される。記憶制御装置１は，
これらの間の通信命令を制御する。また，図１（Ａ）に
示す構成単位を１つのクラスタとして，これらがシステ
ム記憶装置（ＳＳＵ）４に接続される。
【００２９】図１（Ａ）において，記憶制御装置（ＭＣ
Ｕ）１は，状態管理手段１１，コード生成手段１２を備
える。状態管理手段１１は，装置間通信命令を処理する
場合に，その通信命令における各処理フローの状態を認
識する手段である。請求項１記載の発明では，状態管理
手段１１により装置間通信命令の各処理フローの状態を
認識し，この通信命令の処理フローに応じた動作を適宜
に行い，誤動作を抑止する。
Ｕ）１は，状態管理手段１１，コード生成手段１２を備
える。状態管理手段１１は，装置間通信命令を処理する
場合に，その通信命令における各処理フローの状態を認
識する手段である。請求項１記載の発明では，状態管理
手段１１により装置間通信命令の各処理フローの状態を
認識し，この通信命令の処理フローに応じた動作を適宜
に行い，誤動作を抑止する。
【００３０】コード生成手段１２は，装置間通信命令の
実行を中断された場合に，その命令における処理を完了
させるための返送コードを生成する手段である。請求項
２記載の発明では，コード生成手段１２により，中断さ
れた装置間通信命令を放置することなく，正常な処理が
完了されなかったことを報告するとともに，その通信命
令の処理を終了させ，後続の通信命令の処理を迅速かつ
確実に行う。
実行を中断された場合に，その命令における処理を完了
させるための返送コードを生成する手段である。請求項
２記載の発明では，コード生成手段１２により，中断さ
れた装置間通信命令を放置することなく，正常な処理が
完了されなかったことを報告するとともに，その通信命
令の処理を終了させ，後続の通信命令の処理を迅速かつ
確実に行う。
【００３１】図１（Ｂ）において，記憶制御装置（ＭＣ
Ｕ）１は，状態管理手段１１，共用バス確保制御手段１
３，データ転送有効認識手段１４，データ転送終了認識
手段１５，転送データ記憶手段１６を備える。クラスタ
間通信命令を処理するための通信命令処理用のバスと他
のデータ転送用のバスとは，共用バスとして共用される
ように構成されている。
Ｕ）１は，状態管理手段１１，共用バス確保制御手段１
３，データ転送有効認識手段１４，データ転送終了認識
手段１５，転送データ記憶手段１６を備える。クラスタ
間通信命令を処理するための通信命令処理用のバスと他
のデータ転送用のバスとは，共用バスとして共用される
ように構成されている。
【００３２】状態管理手段１１は，クラスタ間通信命令
を処理する場合に，その通信命令における各処理フロー
の状態を認識する手段である。共用バス確保制御手段１
３は，クラスタ間通信命令を処理する場合に，その通信
命令処理専用のバスを設けることなく他のデータ転送と
のバスの共用を図るため，その命令処理のための共用バ
ス確保を制御する手段である。
を処理する場合に，その通信命令における各処理フロー
の状態を認識する手段である。共用バス確保制御手段１
３は，クラスタ間通信命令を処理する場合に，その通信
命令処理専用のバスを設けることなく他のデータ転送と
のバスの共用を図るため，その命令処理のための共用バ
ス確保を制御する手段である。
【００３３】データ転送有効認識手段１４は，クラスタ
間通信命令を処理する場合に，そのデータ転送処理の有
効性を認識する手段である。データ転送終了認識手段１
５は，クラスタ間通信命令を処理する場合に，その通信
命令の各処理フローにおけるシステム記憶装置４へのデ
ータ転送処理の終了を認識する手段である。転送データ
記憶手段１６は，クラスタ間通信命令を処理する場合
に，転送データを保持する手段である。
間通信命令を処理する場合に，そのデータ転送処理の有
効性を認識する手段である。データ転送終了認識手段１
５は，クラスタ間通信命令を処理する場合に，その通信
命令の各処理フローにおけるシステム記憶装置４へのデ
ータ転送処理の終了を認識する手段である。転送データ
記憶手段１６は，クラスタ間通信命令を処理する場合
に，転送データを保持する手段である。
【００３４】請求項３記載の発明では，共用バス確保制
御手段１３を設け，クラスタ間通信命令処理専用のバス
を設けることなく，他のデータ転送とのバスの共用を図
ることにより，物量の削減およびデータ転送の効率化を
可能とする。
御手段１３を設け，クラスタ間通信命令処理専用のバス
を設けることなく，他のデータ転送とのバスの共用を図
ることにより，物量の削減およびデータ転送の効率化を
可能とする。
【００３５】請求項４記載の発明では，データ転送有効
認識手段１４，データ転送終了認識手段１５を設け，デ
ータ転送終了時にそのデータ転送が有効でなかった場合
には，クラスタ間通信命令の処理のためのバス確保の継
続を制御し，データ転送の効率化を可能とする。
認識手段１４，データ転送終了認識手段１５を設け，デ
ータ転送終了時にそのデータ転送が有効でなかった場合
には，クラスタ間通信命令の処理のためのバス確保の継
続を制御し，データ転送の効率化を可能とする。
【００３６】請求項５記載の発明では，状態管理手段１
１，転送データ記憶手段１６を設け，転送に失敗したデ
ータを再度転送し，クラスタ間通信命令の処理の中断を
抑止する。
１，転送データ記憶手段１６を設け，転送に失敗したデ
ータを再度転送し，クラスタ間通信命令の処理の中断を
抑止する。
【００３７】
【作用】 クラスタ内通信命令において，上記手段を用い通信
命令の処理フローの逐次性を保障して誤動作を抑止し，
タイムアウト処理により強制終了させた通信命令の完了
を発行元装置に認識させ，後続の通信命令の処理を迅速
かつ確実に処理可能とする。
命令の処理フローの逐次性を保障して誤動作を抑止し，
タイムアウト処理により強制終了させた通信命令の完了
を発行元装置に認識させ，後続の通信命令の処理を迅速
かつ確実に処理可能とする。
【００３８】 クラスタ間通信命令において，上記手
段を用いることにより，バスの共用化を図り，この通信
命令のデータ転送のためのバス確保および制御，ならび
にデータ転送のリトライを可能とする。
段を用いることにより，バスの共用化を図り，この通信
命令のデータ転送のためのバス確保および制御，ならび
にデータ転送のリトライを可能とする。
【００３９】
【実施例】 〔第１の実施例〕図２は，本発明の第１の実施例（請求
項１および請求項２記載の発明の実施例）による記憶制
御装置の構成を示し，図中，２０，２１は選択回路，２
２はリクエストコード解析回路，２３はタイマー，２４
はフローフラグ，２５はＡＣＫコード生成回路，２６は
ＳＴＡコード生成回路を表す。
項１および請求項２記載の発明の実施例）による記憶制
御装置の構成を示し，図中，２０，２１は選択回路，２
２はリクエストコード解析回路，２３はタイマー，２４
はフローフラグ，２５はＡＣＫコード生成回路，２６は
ＳＴＡコード生成回路を表す。
【００４０】図２に示すフローフラグ２４は，通信命令
の処理フローを示す数ビットのフラグコードであり，通
信命令における処理フローの逐次性を保障するものであ
る。また，ＳＴＡコード生成回路２６は，記憶制御装置
１内で強制終了（タイムアウト処理）させた通信命令を
発行元装置に報告するための返送コード等を生成する回
路である。
の処理フローを示す数ビットのフラグコードであり，通
信命令における処理フローの逐次性を保障するものであ
る。また，ＳＴＡコード生成回路２６は，記憶制御装置
１内で強制終了（タイムアウト処理）させた通信命令を
発行元装置に報告するための返送コード等を生成する回
路である。
【００４１】図３は，第１の実施例によるクラスタ内
（装置間）通信命令処理のタイムチャートである。図３
に示す(1) から(11)の処理はＣＰＵ０からＣＰＵｎへの
クラスタ内通信命令処理，(12)から(19)の処理は後続す
るＣＰＵ０からＣＰＵｎへのクラスタ内通信命令処理を
表す。
（装置間）通信命令処理のタイムチャートである。図３
に示す(1) から(11)の処理はＣＰＵ０からＣＰＵｎへの
クラスタ内通信命令処理，(12)から(19)の処理は後続す
るＣＰＵ０からＣＰＵｎへのクラスタ内通信命令処理を
表す。
【００４２】以下では，図２および図３を用い，クラス
タ内通信命令処理について，ＣＰＵ０−ＣＰＵｎ間の通
信命令を例にとり説明を行うが，他のクラスタ内（装置
間）通信命令においても同様である。また，特に説明を
簡明にするために従来方式との相違点のみを詳細に以下
に記す。
タ内通信命令処理について，ＣＰＵ０−ＣＰＵｎ間の通
信命令を例にとり説明を行うが，他のクラスタ内（装置
間）通信命令においても同様である。また，特に説明を
簡明にするために従来方式との相違点のみを詳細に以下
に記す。
【００４３】各装置（ＣＰＵｘ／ＣＨＰｘ）から送出さ
れた通信命令処理要求ＰＲＩＯ＿ＲＥＱ［図３の(1) お
よび(12)］は，選択回路２０により優先順位が決定され
て選択される。リクエストコード解析回路２２により，
通信命令処理要求ＰＲＩＯ＿ＲＥＱが認識されると，発
行元装置（ＣＰＵ０）に対しＡＣＫコードを返送する
［図３の(2) ］とともに，フローフラグ２４をＲＥＱ＿
ＤＡＴＡ待ち状態とする。
れた通信命令処理要求ＰＲＩＯ＿ＲＥＱ［図３の(1) お
よび(12)］は，選択回路２０により優先順位が決定され
て選択される。リクエストコード解析回路２２により，
通信命令処理要求ＰＲＩＯ＿ＲＥＱが認識されると，発
行元装置（ＣＰＵ０）に対しＡＣＫコードを返送する
［図３の(2) ］とともに，フローフラグ２４をＲＥＱ＿
ＤＡＴＡ待ち状態とする。
【００４４】ＡＣＫコードを受信した発行元装置（ＣＰ
Ｕ０）からＲＥＱ＿ＤＡＴＡが送出され［図３の(3)
］，これがリクエストコード解析回路２２により認識
されると，宛先装置（ＣＰＵｎ）にそのＲＥＱ＿ＤＡＴ
Ａを送出する［図３の(4),(5) ］とともに，フローフラ
グ２４をＳＴＡ＿ＤＡＴＡ待ち状態とする。これによ
り，通信命令処理フローの逐次性を保障する。つまり，
フローフラグ２４が示す待ち状態にふさわしくないデー
タは無視し，何の処理も行わない。これにより誤動作を
抑止する。
Ｕ０）からＲＥＱ＿ＤＡＴＡが送出され［図３の(3)
］，これがリクエストコード解析回路２２により認識
されると，宛先装置（ＣＰＵｎ）にそのＲＥＱ＿ＤＡＴ
Ａを送出する［図３の(4),(5) ］とともに，フローフラ
グ２４をＳＴＡ＿ＤＡＴＡ待ち状態とする。これによ
り，通信命令処理フローの逐次性を保障する。つまり，
フローフラグ２４が示す待ち状態にふさわしくないデー
タは無視し，何の処理も行わない。これにより誤動作を
抑止する。
【００４５】また，正常な処理フローで一定時間内に各
種データの授受［図３の(6) 〜(8)］が行われないと，
図３のタイムチャートに示すように，記憶制御装置１内
では通信命令処理時間監視タイマー２３によりタイムア
ウトを検出し［図３の(9) ］，タイムアウト処理により
通信命令が終了したことを示すＳＴＡ＿ＤＡＴＡをＳＴ
Ａコード生成回路２６により生成し［図３の(10)］，発
行元装置（ＣＰＵ０）に返送し［図３の(11)］，通信命
令を完了させる［図３の(13)］。つまり，上記誤動作抑
止により中断された通信命令，あるいは何らかの障害に
よりデータの授受が中断された通信命令を正常な処理フ
ローに適合するように完了させ，後続の通信命令処理
［図３の(12)〜(19)］を迅速かつ確実に行うことを可能
とする。
種データの授受［図３の(6) 〜(8)］が行われないと，
図３のタイムチャートに示すように，記憶制御装置１内
では通信命令処理時間監視タイマー２３によりタイムア
ウトを検出し［図３の(9) ］，タイムアウト処理により
通信命令が終了したことを示すＳＴＡ＿ＤＡＴＡをＳＴ
Ａコード生成回路２６により生成し［図３の(10)］，発
行元装置（ＣＰＵ０）に返送し［図３の(11)］，通信命
令を完了させる［図３の(13)］。つまり，上記誤動作抑
止により中断された通信命令，あるいは何らかの障害に
よりデータの授受が中断された通信命令を正常な処理フ
ローに適合するように完了させ，後続の通信命令処理
［図３の(12)〜(19)］を迅速かつ確実に行うことを可能
とする。
【００４６】図４は，フローフラグ２４の例を示す図で
ある。図４において，ステート・フラグ〜はクラス
タ内通信命令のフローフラグ２４であり，さらにステー
ト・フラグ〜にステート・フラグ〜を加えたも
のが，後述する図５に示すクラスタ間通信命令のフロー
フラグ２４である。なお，このフローフラグの構成は一
例であり，本発明はこれに限られるわけではない。
ある。図４において，ステート・フラグ〜はクラス
タ内通信命令のフローフラグ２４であり，さらにステー
ト・フラグ〜にステート・フラグ〜を加えたも
のが，後述する図５に示すクラスタ間通信命令のフロー
フラグ２４である。なお，このフローフラグの構成は一
例であり，本発明はこれに限られるわけではない。
【００４７】ＰＲＩＯ＿ＢＵＳＹステート・フラグ
は，ＣＰＵｘ／ＣＨＰｘ（またはＩＯＰｘ）のうちいず
れかのＰＲＩＯ＿ＲＥＱを受け付け，処理を実行中であ
ることを示すフラグである。
は，ＣＰＵｘ／ＣＨＰｘ（またはＩＯＰｘ）のうちいず
れかのＰＲＩＯ＿ＲＥＱを受け付け，処理を実行中であ
ることを示すフラグである。
【００４８】ＰＲＩＯ＿ＡＣＫステート・フラグは，
ＰＲＩＯ＿ＲＥＱを受け付けた発行元装置に対し，処理
の開始を許可するＡＣＫコードを生成し返送するステー
トであることを示すフラグである。
ＰＲＩＯ＿ＲＥＱを受け付けた発行元装置に対し，処理
の開始を許可するＡＣＫコードを生成し返送するステー
トであることを示すフラグである。
【００４９】ＲＥＱ＿ＤＡＴＡステート・フラグは，
ＰＲＩＯ＿ＡＣＫステート・フラグが示すステートか
ら遷移したステートである。ＡＣＫコードを返送された
発行元装置からのＲＥＱ＿ＤＡＴＡのみを受け付け，Ｒ
ＥＱ＿ＤＡＴＡの解析を行い，それに応じた処理を開始
する。このとき，このフラグは，ＲＥＱ＿ＤＡＴＡが
クラスタ内通信命令である場合には，宛先装置にＲＥＱ
＿ＤＡＴＡを転送するステートであることを示す。
ＰＲＩＯ＿ＡＣＫステート・フラグが示すステートか
ら遷移したステートである。ＡＣＫコードを返送された
発行元装置からのＲＥＱ＿ＤＡＴＡのみを受け付け，Ｒ
ＥＱ＿ＤＡＴＡの解析を行い，それに応じた処理を開始
する。このとき，このフラグは，ＲＥＱ＿ＤＡＴＡが
クラスタ内通信命令である場合には，宛先装置にＲＥＱ
＿ＤＡＴＡを転送するステートであることを示す。
【００５０】また，ＲＥＱ＿ＤＡＴＡがクラスタ間通信
命令である場合には，システム記憶装置４に対し，ＳＳ
Ｕ＿ＰＲＩＯ＿ＲＥＱを送出し，さらにＳＳＵ＿ＰＲＩ
Ｏ＿ＡＣＫ＿ＷＡＩＴステート・フラグ，ＳＳＵ＿Ｐ
ＲＩＯ＿ＡＣＫ＿ＲＣＶステート・フラグのフローフ
ラグを保持する。
命令である場合には，システム記憶装置４に対し，ＳＳ
Ｕ＿ＰＲＩＯ＿ＲＥＱを送出し，さらにＳＳＵ＿ＰＲＩ
Ｏ＿ＡＣＫ＿ＷＡＩＴステート・フラグ，ＳＳＵ＿Ｐ
ＲＩＯ＿ＡＣＫ＿ＲＣＶステート・フラグのフローフ
ラグを保持する。
【００５１】ＳＳＵ＿ＰＲＩＯ＿ＡＣＫ＿ＷＡＩＴステ
ート・フラグは，システム記憶装置４からのＳＳＵ＿
ＰＲＩＯ＿ＡＣＫによる，ＲＥＱ＿ＤＡＴＡのシステム
記憶装置４への転送の許可を待つステートであることを
示すフラグである。
ート・フラグは，システム記憶装置４からのＳＳＵ＿
ＰＲＩＯ＿ＡＣＫによる，ＲＥＱ＿ＤＡＴＡのシステム
記憶装置４への転送の許可を待つステートであることを
示すフラグである。
【００５２】ＳＳＵ＿ＰＲＩＯ＿ＡＣＫ＿ＲＣＶステー
ト・フラグは，システム記憶装置４からのＳＳＵ＿Ｐ
ＲＩＯ＿ＡＣＫを受け付け，ＲＥＱ＿ＤＡＴＡをシステ
ム記憶装置４へ転送するステートであることを示すフラ
グである。
ト・フラグは，システム記憶装置４からのＳＳＵ＿Ｐ
ＲＩＯ＿ＡＣＫを受け付け，ＲＥＱ＿ＤＡＴＡをシステ
ム記憶装置４へ転送するステートであることを示すフラ
グである。
【００５３】ＳＴＡ＿ＤＡＴＡステート・フラグは，
ＲＥＱ＿ＤＡＴＡステート・フラグが示すステートか
ら遷移したステートであり，宛先装置またはシステム記
憶装置（ＳＳＵ）４からのＳＴＡ＿ＤＡＴＡのみを受け
付け，そのＳＴＡ＿ＤＡＴＡを発行元装置に返送するス
テートであることを示すフラグである。
ＲＥＱ＿ＤＡＴＡステート・フラグが示すステートか
ら遷移したステートであり，宛先装置またはシステム記
憶装置（ＳＳＵ）４からのＳＴＡ＿ＤＡＴＡのみを受け
付け，そのＳＴＡ＿ＤＡＴＡを発行元装置に返送するス
テートであることを示すフラグである。
【００５４】また，クラスタ通信命令である場合には，
さらに以下に述べるＳＴＡ＿ＤＡＴＡ＿ＷＡＩＴステー
ト・フラグ，ＳＴＡ＿ＤＡＴＡ＿ＲＣＶステート・フ
ラグのフローフラグを保持する。
さらに以下に述べるＳＴＡ＿ＤＡＴＡ＿ＷＡＩＴステー
ト・フラグ，ＳＴＡ＿ＤＡＴＡ＿ＲＣＶステート・フ
ラグのフローフラグを保持する。
【００５５】ＳＴＡ＿ＤＡＴＡ＿ＷＡＩＴステート・フ
ラグは，システム記憶装置４からのＳＴＡ＿ＤＡＴＡ
の転送を待つステートであることを示すフラグである。
ＳＴＡ＿ＤＡＴＡ＿ＲＣＶステート・フラグは，シス
テム記憶装置４からのＳＴＡ＿ＤＡＴＡを受け付け，Ｓ
ＴＡ＿ＤＡＴＡを発行元装置に転送するステートである
ことを示すフラグである。
ラグは，システム記憶装置４からのＳＴＡ＿ＤＡＴＡ
の転送を待つステートであることを示すフラグである。
ＳＴＡ＿ＤＡＴＡ＿ＲＣＶステート・フラグは，シス
テム記憶装置４からのＳＴＡ＿ＤＡＴＡを受け付け，Ｓ
ＴＡ＿ＤＡＴＡを発行元装置に転送するステートである
ことを示すフラグである。
【００５６】以上のように，第１の実施例では，クラス
タ内通信命令を制御する記憶制御装置１を備えた情報処
理装置において，クラスタ内通信命令処理における何ら
かの障害による誤動作を抑止するため，ならびに何らか
の障害により中断された通信命令を図９に示す本来の処
理フローに準ずるよう終了させ，後続の通信命令の処理
を迅速かつ確実に行うために，このクラスタ内通信命令
における各処理フローを認識するフラグ（図２に示すフ
ローフラグ２４）と，何らかの障害により中断された処
理を完了させるための返送コード生成回路（図２に示す
ＳＴＡコード生成回路２６）とを設けることにより，通
信命令処理における信頼性の向上，処理能力の向上を可
能としている。
タ内通信命令を制御する記憶制御装置１を備えた情報処
理装置において，クラスタ内通信命令処理における何ら
かの障害による誤動作を抑止するため，ならびに何らか
の障害により中断された通信命令を図９に示す本来の処
理フローに準ずるよう終了させ，後続の通信命令の処理
を迅速かつ確実に行うために，このクラスタ内通信命令
における各処理フローを認識するフラグ（図２に示すフ
ローフラグ２４）と，何らかの障害により中断された処
理を完了させるための返送コード生成回路（図２に示す
ＳＴＡコード生成回路２６）とを設けることにより，通
信命令処理における信頼性の向上，処理能力の向上を可
能としている。
【００５７】〔第２の実施例〕図５は，本発明の第２の
実施例（請求項３〜請求項５記載の発明の実施例）によ
るシステムの構成を示し，図中，４はシステム記憶装置
（ＳＳＵ），２０，２１は選択回路，２２はリクエスト
コード解析回路，２３はタイマー，２４はフローフラ
グ，２５はＡＣＫコード生成回路，２６はＳＴＡコード
生成回路，３１はレジスタック，３２，３２’はＧＳＩ
ＧＰ制御回路，３３，３３’はムーバ（ＭＯＶＥＲ）を
表す。
実施例（請求項３〜請求項５記載の発明の実施例）によ
るシステムの構成を示し，図中，４はシステム記憶装置
（ＳＳＵ），２０，２１は選択回路，２２はリクエスト
コード解析回路，２３はタイマー，２４はフローフラ
グ，２５はＡＣＫコード生成回路，２６はＳＴＡコード
生成回路，３１はレジスタック，３２，３２’はＧＳＩ
ＧＰ制御回路，３３，３３’はムーバ（ＭＯＶＥＲ）を
表す。
【００５８】図５に示すフローフラグ２４は，クラスタ
間通信命令（ＧＳＩＧＰ命令）の処理フローを示す数ビ
ットのフラグコードである。レジスタック３１は，クラ
スタ間通信命令処理における各種転送データを保持する
レジスタ群である。
間通信命令（ＧＳＩＧＰ命令）の処理フローを示す数ビ
ットのフラグコードである。レジスタック３１は，クラ
スタ間通信命令処理における各種転送データを保持する
レジスタ群である。
【００５９】図６に，クラスタ間通信命令処理における
制御信号として，ＧＳＩＧＰ制御回路３２とムーバ３３
間での共用バス管理のための共用バス制御信号群６０ａ
〜６０ｄを示す。
制御信号として，ＧＳＩＧＰ制御回路３２とムーバ３３
間での共用バス管理のための共用バス制御信号群６０ａ
〜６０ｄを示す。
【００６０】共用バス制御信号群６０ａ〜６０ｄは，ク
ラスタ間通信命令処理時における共用バス確保信号群と
して，通信命令データ転送用バス確保要求信号（ＳＳＵ
＿ＰＡＳＳ＿ＣＵＴ＿ＲＥＱ）６０a ，通信命令データ
転送用バス確保完了信号（ＳＳＵ＿ＰＡＳＳ＿ＣＵＴ＿
ＣＯＭＰ）６０b ，さらに，この通信命令の各種データ
転送の効率化のための状況認識信号群として，データ転
送終了信号（ＳＥＮＤ＿ＲＥＱ＿ＴＥＲＭ）６０c ，転
送データ有効／無効信号（ＳＥＮＤ＿ＲＥＱ＿ＥＲＲ）
６０d 等からなる。
ラスタ間通信命令処理時における共用バス確保信号群と
して，通信命令データ転送用バス確保要求信号（ＳＳＵ
＿ＰＡＳＳ＿ＣＵＴ＿ＲＥＱ）６０a ，通信命令データ
転送用バス確保完了信号（ＳＳＵ＿ＰＡＳＳ＿ＣＵＴ＿
ＣＯＭＰ）６０b ，さらに，この通信命令の各種データ
転送の効率化のための状況認識信号群として，データ転
送終了信号（ＳＥＮＤ＿ＲＥＱ＿ＴＥＲＭ）６０c ，転
送データ有効／無効信号（ＳＥＮＤ＿ＲＥＱ＿ＥＲＲ）
６０d 等からなる。
【００６１】図７は，この第２の実施例におけるクラス
タ間通信命令処理のタイムチャートである。図７に示す
(21)から(53)の信号は通信命令処理のための信号を表
す。以下，図５ないし図７を用い，クラスタｘ−クラス
タｙ間の通信命令処理を例にとり，本実施例によるクラ
スタ間通信命令処理について説明する。また以下では，
説明を簡明にするために特に従来方式との相違点のみを
詳細に記す。
タ間通信命令処理のタイムチャートである。図７に示す
(21)から(53)の信号は通信命令処理のための信号を表
す。以下，図５ないし図７を用い，クラスタｘ−クラス
タｙ間の通信命令処理を例にとり，本実施例によるクラ
スタ間通信命令処理について説明する。また以下では，
説明を簡明にするために特に従来方式との相違点のみを
詳細に記す。
【００６２】各装置（ＣＰＵｘ）から送出されたクラス
タ間通信命令処理要求は選択回路２０により選択され
る。リクエストコード解析回路２２によりその通信命令
処理要求が認識されると，発行元装置に対しＡＣＫコー
ドを返送し，レジスタック３１にはこの通信命令の各種
転送データを格納する。また，フローフラグ２４に関す
る動作は，前述した第１の実施例と同様である。
タ間通信命令処理要求は選択回路２０により選択され
る。リクエストコード解析回路２２によりその通信命令
処理要求が認識されると，発行元装置に対しＡＣＫコー
ドを返送し，レジスタック３１にはこの通信命令の各種
転送データを格納する。また，フローフラグ２４に関す
る動作は，前述した第１の実施例と同様である。
【００６３】本実施例では，同時に図７のタイムチャー
トに示すようにＧＳＩＧＰ制御回路３２からムーバ３３
に対しＳＳＵ＿ＰＡＳＳ＿ＣＵＴ＿ＲＥＱ（通信命令デ
ータ転送用バス確保要求信号）６０ａを送出し［図７の
(21)］，これを受けたムーバ３３はこの要求に対する共
用バスの確保を行い［図７の(22)］，これが完了する
と，ＳＳＵ＿ＰＡＳＳ＿ＣＵＴ＿ＣＯＭＰ（通信命令デ
ータ転送用バス確保完了信号）６０ｂをＧＳＩＧＰ制御
回路３２に送出する［図７の(23),(24) ］。
トに示すようにＧＳＩＧＰ制御回路３２からムーバ３３
に対しＳＳＵ＿ＰＡＳＳ＿ＣＵＴ＿ＲＥＱ（通信命令デ
ータ転送用バス確保要求信号）６０ａを送出し［図７の
(21)］，これを受けたムーバ３３はこの要求に対する共
用バスの確保を行い［図７の(22)］，これが完了する
と，ＳＳＵ＿ＰＡＳＳ＿ＣＵＴ＿ＣＯＭＰ（通信命令デ
ータ転送用バス確保完了信号）６０ｂをＧＳＩＧＰ制御
回路３２に送出する［図７の(23),(24) ］。
【００６４】これを受けたＧＳＩＧＰ制御回路３２は，
システム記憶装置４へのＳＳＵ＿ＰＲＩＯ＿ＲＥＱ（通
信命令処理要求）をムーバ３３を介しシステム記憶装置
４へ送出し［図７の(25),(26),(27)］，ムーバ３３はシ
ステム記憶装置４へのＳＥＮＤ＿ＲＥＱ＿ＴＥＲＭ（デ
ータ転送終了信号）６０ｃ，ＳＥＮＤ＿ＲＥＱ＿ＥＲＲ
（転送データ有効／無効信号）６０ｄをＧＳＩＧＰ制御
回路３２に送出し［図７の(28)〜(31)］，上記ＳＥＮＤ
＿ＲＥＱ＿ＥＲＲ６０ｄが“ＯＦＦ”であれば，このデ
ータ送出成功であるから，ＳＳＵ＿ＰＡＳＳ＿ＣＵＴ＿
ＲＥＱ６０ａを“ＯＦＦ”とし共用バスの占有を中止す
る（このクラスタ間通信命令処理におけるシステム記憶
装置４へのデータ転送時の共用バスの制御は，上記手順
により行われる）。
システム記憶装置４へのＳＳＵ＿ＰＲＩＯ＿ＲＥＱ（通
信命令処理要求）をムーバ３３を介しシステム記憶装置
４へ送出し［図７の(25),(26),(27)］，ムーバ３３はシ
ステム記憶装置４へのＳＥＮＤ＿ＲＥＱ＿ＴＥＲＭ（デ
ータ転送終了信号）６０ｃ，ＳＥＮＤ＿ＲＥＱ＿ＥＲＲ
（転送データ有効／無効信号）６０ｄをＧＳＩＧＰ制御
回路３２に送出し［図７の(28)〜(31)］，上記ＳＥＮＤ
＿ＲＥＱ＿ＥＲＲ６０ｄが“ＯＦＦ”であれば，このデ
ータ送出成功であるから，ＳＳＵ＿ＰＡＳＳ＿ＣＵＴ＿
ＲＥＱ６０ａを“ＯＦＦ”とし共用バスの占有を中止す
る（このクラスタ間通信命令処理におけるシステム記憶
装置４へのデータ転送時の共用バスの制御は，上記手順
により行われる）。
【００６５】各クラスタ間のこの通信命令処理要求の優
先順位はシステム記憶装置４において決定され，クラス
タｘの通信命令処理要求が選択されるとシステム記憶装
置４からＳＳＵ＿ＰＲＩＯ＿ＡＣＫが発行元クラスタｘ
に返送される［図７の(32),(33) ］。これを受けて発行
元クラスタｘのＧＳＩＧＰ制御回路３２は，上記手順
［図７の(34), …］と同様に，システム記憶装置４へＲ
ＥＱ＿ＤＡＴＡを送出し，システム記憶装置４はこのＲ
ＥＱ＿ＤＡＴＡを宛先クラスタｙへ送出する。宛先クラ
スタｙのＧＳＩＧＰ制御回路３２’は，このＲＥＱ＿Ｄ
ＡＴＡによる処理を実行し，その実行結果をＳＴＡ＿Ｄ
ＡＴＡとして上記手順によりシステム記憶装置４へ送出
し，システム記憶装置４はそのＳＴＡ＿ＤＡＴＡを発行
元クラスタｘへ送出する［図７の(52)，(53)］。これに
よりＧＳＩＧＰ制御回路３２は発行元装置にＳＴＡ＿Ｄ
ＡＴＡを送出し，クラスタ間通信命令処理を完了する。
先順位はシステム記憶装置４において決定され，クラス
タｘの通信命令処理要求が選択されるとシステム記憶装
置４からＳＳＵ＿ＰＲＩＯ＿ＡＣＫが発行元クラスタｘ
に返送される［図７の(32),(33) ］。これを受けて発行
元クラスタｘのＧＳＩＧＰ制御回路３２は，上記手順
［図７の(34), …］と同様に，システム記憶装置４へＲ
ＥＱ＿ＤＡＴＡを送出し，システム記憶装置４はこのＲ
ＥＱ＿ＤＡＴＡを宛先クラスタｙへ送出する。宛先クラ
スタｙのＧＳＩＧＰ制御回路３２’は，このＲＥＱ＿Ｄ
ＡＴＡによる処理を実行し，その実行結果をＳＴＡ＿Ｄ
ＡＴＡとして上記手順によりシステム記憶装置４へ送出
し，システム記憶装置４はそのＳＴＡ＿ＤＡＴＡを発行
元クラスタｘへ送出する［図７の(52)，(53)］。これに
よりＧＳＩＧＰ制御回路３２は発行元装置にＳＴＡ＿Ｄ
ＡＴＡを送出し，クラスタ間通信命令処理を完了する。
【００６６】また，上記システム記憶装置４へのデータ
送出手順において，ＳＥＮＤ＿ＲＥＱ＿ＥＲＲ６０ｄが
“ＯＮ”である場合［図７の(42)］には，データ転送不
成功を示しているため，ＳＳＵ＿ＰＡＳＳ＿ＣＵＴ＿Ｒ
ＥＱ６０ａを“ＯＮ”のままとし，レジスタック３１に
格納されている転送データを再度送出する［図７の(4
5)］。すなわち，クラスタ間通信命令処理におけるバス
確保の最適化を図り，データ転送のリトライを可能とし
ている。
送出手順において，ＳＥＮＤ＿ＲＥＱ＿ＥＲＲ６０ｄが
“ＯＮ”である場合［図７の(42)］には，データ転送不
成功を示しているため，ＳＳＵ＿ＰＡＳＳ＿ＣＵＴ＿Ｒ
ＥＱ６０ａを“ＯＮ”のままとし，レジスタック３１に
格納されている転送データを再度送出する［図７の(4
5)］。すなわち，クラスタ間通信命令処理におけるバス
確保の最適化を図り，データ転送のリトライを可能とし
ている。
【００６７】以上のように，第２の実施例では，第１の
実施例の構成単位を１つのクラスタとし，このクラスタ
を複数個備えたシステムにおいて，データ転送バス有効
利用のためのデータ転送バス共用化，データ転送の効率
化のための共用バス管理の制御，ならびに間欠障害によ
る通信命令処理の中断を回避するためのシステム記憶装
置４へのデータ転送のリトライを行うために，クラスタ
間通信命令処理のための共用バス確保制御信号（図６の
６０ａ，６０ｂ）と，共用バス確保継続の有無を決定す
るためのクラスタ間通信命令におけるデータ転送終了信
号（図６のＳＥＮＤ＿ＲＥＱ＿ＴＥＲＭ６０c ）と，デ
ータ転送の有効性を示す信号（図６のＳＥＮＤ＿ＲＥＱ
＿ＥＲＲ６０d ），およびクラスタ間通信命令における
各処理フローを認識するフラグ（図５のフローフラグ２
４）と転送データを保持するレジスタ（図５のレジスタ
ック３１）を設け，クラスタ間通信命令処理におけるデ
ータ転送バスの有効利用，データ転送の効率化，および
信頼性の向上処理能力の向上を図っている。
実施例の構成単位を１つのクラスタとし，このクラスタ
を複数個備えたシステムにおいて，データ転送バス有効
利用のためのデータ転送バス共用化，データ転送の効率
化のための共用バス管理の制御，ならびに間欠障害によ
る通信命令処理の中断を回避するためのシステム記憶装
置４へのデータ転送のリトライを行うために，クラスタ
間通信命令処理のための共用バス確保制御信号（図６の
６０ａ，６０ｂ）と，共用バス確保継続の有無を決定す
るためのクラスタ間通信命令におけるデータ転送終了信
号（図６のＳＥＮＤ＿ＲＥＱ＿ＴＥＲＭ６０c ）と，デ
ータ転送の有効性を示す信号（図６のＳＥＮＤ＿ＲＥＱ
＿ＥＲＲ６０d ），およびクラスタ間通信命令における
各処理フローを認識するフラグ（図５のフローフラグ２
４）と転送データを保持するレジスタ（図５のレジスタ
ック３１）を設け，クラスタ間通信命令処理におけるデ
ータ転送バスの有効利用，データ転送の効率化，および
信頼性の向上処理能力の向上を図っている。
【００６８】
【発明の効果】 本発明においては，装置間通信命令における処理フ
ローの逐次性の保障が得られ誤動作の抑止が可能であ
る。また，従来方式では図１３のタイムチャートに示す
ように，記憶制御装置内でタイムアウト処理により強制
終了した通信命令の発行元装置において，その装置のタ
イムアウト処理を待つしかなく，その間，発行元装置に
おいては後続の通信命令処理を開始することができず，
処理能力の著しい低下を招く可能性があったが，本発明
では図３のタイムチャートに示すように，発行元装置の
タイムアウト処理を待つことなく全装置が動作可能とな
るため，後続の通信命令処理を迅速かつ確実に行うこと
が可能である。
ローの逐次性の保障が得られ誤動作の抑止が可能であ
る。また，従来方式では図１３のタイムチャートに示す
ように，記憶制御装置内でタイムアウト処理により強制
終了した通信命令の発行元装置において，その装置のタ
イムアウト処理を待つしかなく，その間，発行元装置に
おいては後続の通信命令処理を開始することができず，
処理能力の著しい低下を招く可能性があったが，本発明
では図３のタイムチャートに示すように，発行元装置の
タイムアウト処理を待つことなく全装置が動作可能とな
るため，後続の通信命令処理を迅速かつ確実に行うこと
が可能である。
【００６９】 また，本発明によれば，共用バスの使
用を可能とし，共用バスの使用におけるデータ転送の効
率化が図られ，さらにデータ転送のリトライが可能であ
るため，物量削減，信頼性向上および処理能力の向上が
可能である。
用を可能とし，共用バスの使用におけるデータ転送の効
率化が図られ，さらにデータ転送のリトライが可能であ
るため，物量削減，信頼性向上および処理能力の向上が
可能である。
【図１】本発明の原理構成図である。
【図２】本発明の第１の実施例による記憶制御装置の構
成図である。
成図である。
【図３】クラスタ内通信命令処理のタイムチャートであ
る。
る。
【図４】フローフラグの例を示す図である。
【図５】本発明の第２の実施例によるシステムの構成図
である。
である。
【図６】クラスタ間通信命令処理における共用バス制御
信号を示す図である。
信号を示す図である。
【図７】クラスタ間通信命令処理のタイムチャートであ
る。
る。
【図８】本発明を適用するシステムの概略図である。
【図９】クラスタ内通信命令処理フローを示す図であ
る。
る。
【図１０】クラスタ内通信命令処理を行う従来方式の構
成例を示す図である。
成例を示す図である。
【図１１】クラスタ間通信命令処理フローを示す図であ
る。
る。
【図１２】クラスタ間通信命令処理を行う従来方式の構
成例を示す図である。
成例を示す図である。
【図１３】従来方式のクラスタ内通信命令処理のタイム
チャートである。
チャートである。
【図１４】従来方式のクラスタ間通信命令処理のタイム
チャートである。
チャートである。
１ 記憶制御装置（ＭＣＵ） ２ 中央処理装置（ＣＰＵ０〜ｎ） ３ 入出力処理／制御装置（ＣＨＰ０〜ｍ） ４ システム記憶装置（ＳＳＵ） １１ 状態管理手段 １２ コード生成手段 １３ 共用バス確保制御手段 １４ データ転送有効認識手段 １５ データ転送終了認識手段 １６ 転送データ記憶手段 ２０ 選択回路 ２１ 選択回路 ２２ リクエストコード解析回路 ２３ タイマー ２４ フローフラグ ２５ ＡＣＫコード生成回路 ２６ ＳＴＡコード生成回路 ３１ レジスタック ３２ ＧＳＩＧＰ制御回路 ３３ ムーバ（ＭＯＶＥＲ）
Claims (5)
- 【請求項１】 中央処理装置(2) または入出力処理／制
御装置(3) を複数個具備し，これらの装置間通信命令を
処理する情報処理装置における記憶制御装置において，
上記通信命令を処理する場合に，該通信命令における各
処理フローの状態を認識する手段(11)を有し，認識した
処理フローの状態に応じて，その後の動作が所定の処理
フローに従うように制御するようにしたことを特徴とす
る記憶制御装置。 - 【請求項２】 中央処理装置(2) または入出力処理／制
御装置(3) を複数個具備し，これらの装置間通信命令を
処理する情報処理装置における記憶制御装置において，
上記通信命令の実行を中断された場合に，該通信命令に
おける処理を完了させるための返送コードを生成する手
段(12)を有し，中断された通信命令を放置することな
く，正常な処理が完了されなかったことを報告するとと
もに，この通信命令の処理を終了させ，後続の通信命令
の処理を行うようにしたことを特徴とする記憶制御装
置。 - 【請求項３】 中央処理装置(2) または入出力処理／制
御装置(3) を複数個と，記憶制御装置(1) とを含む情報
処理装置の構成単位を１つのクラスタとし，該クラスタ
を複数個有するとともに，これらのクラスタ間通信命令
を処理するシステム記憶装置(4) を有するシステムにお
いて，上記通信命令を処理するための通信命令処理用の
バスと，一般のデータ転送用のバスとが共用されるよう
に構成され，上記通信命令を処理する場合に，該通信命
令の処理のための上記共用バスの確保を制御する手段(1
3)を有することを特徴とする通信命令制御システム。 - 【請求項４】 中央処理装置(2) または入出力処理／制
御装置(3) を複数個と，記憶制御装置(1) とを含む情報
処理装置の構成単位を１つのクラスタとし，該クラスタ
を複数個有するとともに，これらのクラスタ間通信命令
を処理するシステム記憶装置(4) を有するシステムにお
いて，上記通信命令を処理する場合に，該通信命令の各
処理フローにおける上記システム記憶装置(4) へのデー
タ転送処理の終了を認識する手段(15)と，該データ転送
処理の有効性を認識する手段(14)とを有し，該通信命令
の処理のためのバス確保の継続を制御するようにしたこ
とを特徴とする通信命令制御システム。 - 【請求項５】 中央処理装置(2) または入出力処理／制
御装置(3) を複数個と，記憶制御装置(1) とを含む情報
処理装置の構成単位を１つのクラスタとし，該クラスタ
を複数個有するとともに，これらのクラスタ間通信命令
を処理するシステム記憶装置(4) を有するシステムにお
いて，上記通信命令の各処理フローにおけるシステム記
憶装置(4) へのデータ転送処理において該データ転送処
理が正常に完了しなかった場合に，該通信命令における
各処理フローの状態を認識する手段(11)と，前記転送デ
ータを保持する手段(16)とを有し転送に失敗した前記デ
ータを再度転送し，該通信命令の処理の中断を抑止する
ようにしたことを特徴とする通信命令制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04880294A JP3639321B2 (ja) | 1994-03-18 | 1994-03-18 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04880294A JP3639321B2 (ja) | 1994-03-18 | 1994-03-18 | 記憶制御装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003299928A Division JP3639582B2 (ja) | 2003-08-25 | 2003-08-25 | 通信命令制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07262110A true JPH07262110A (ja) | 1995-10-13 |
| JP3639321B2 JP3639321B2 (ja) | 2005-04-20 |
Family
ID=12813352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04880294A Expired - Fee Related JP3639321B2 (ja) | 1994-03-18 | 1994-03-18 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3639321B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001134542A (ja) * | 1999-08-31 | 2001-05-18 | Koninkl Philips Electronics Nv | 集合的メモリを共有する複数のプロセッサの配列 |
-
1994
- 1994-03-18 JP JP04880294A patent/JP3639321B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001134542A (ja) * | 1999-08-31 | 2001-05-18 | Koninkl Philips Electronics Nv | 集合的メモリを共有する複数のプロセッサの配列 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3639321B2 (ja) | 2005-04-20 |
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|---|---|---|---|
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