KR20080096229A

KR20080096229A - 플래시 메모리의 데이터 경로 회로

Info

Publication number: KR20080096229A
Application number: KR1020070041416A
Authority: KR
Inventors: 강원경; 김의석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-04-27
Filing date: 2007-04-27
Publication date: 2008-10-30
Also published as: US20080266950A1; US7760556B2; KR100898665B1

Abstract

본 발명은 낸드 플래시 메모리의 데이터 출력 장치에 관한 것으로, 데이터 출력 제어신호에 따라 입력되는 하나 이상의 내부 어드레스 신호들을 출력하는 하나 이상의 스위칭 수단; 및 상기 스위칭 수단을 통해 출력되는 내부 어드레스 신호가 있는 경우 인에이블되어 입력되는 데이터를 출력하는 하나 이상의 데이터 출력 먹스 회로를 포함한다.

데이터 출력, 프로그램, 데이터 입력, 스위칭, 전류감소

Description

플래시 메모리의 데이터 경로 회로{Data path circuit for flash memory}

도 1은 낸드 플래시 메모리 장치의 데이터 입력부의 블록도이다.

도 2는 낸드 플래시 메모리 장치의 데이터 입력 동작시의 신호 타이밍도이다.

도 3은 본 발명의 실시 예에 따른 낸드 플래시 메모리 장치의 데이터 출력에 관련된 블록도이다.

도 4는 본 발명의 실시 예에 다른 데이터 입력시의 동작 신호 타이밍도이다.

*도면의 주요 부분의 간단한 설명*

310 : 플랜 출력 먹스 320 : 데이터 출력 먹스

330 : 스크램블 출력 먹스 340 : 멀티 데이터 출력 먹스

본 발명은 낸드 플래시 메모리 장치의 데이터 입출력 경로 회로에 관한 것으로, 특히 데이터 입력시에 데이터 출력 장치 쪽에서 소모되는 불필요한 전력을 감소시키기 위한 플래시 메모리의 데이터 경로 회로에 관한 것이다.

플래시 메모리는 전기적으로 데이터의 소거와 프로그램이 가능한 고집적 비 휘발성 메모리로서, 데이터의 기록 및 삭제가 자유로운 램(RAM; Random Access Memory)의 장점과 전원의 공급 없이도 저장된 데이터를 보존하는 롬(ROM; Read Only Memory)의 장점을 동시에 지니고 있어 최근 디지털 카메라, PDA(Personal Digital Assistant), MP3 플레이어 등 휴대용 전자기기의 저장매체로 널리 채택되고 있다.

플래시 메모리 장치의 한 종류인 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.

상기의 낸드 플래시 메모리 장치는 메모리 셀 어레이에 데이터를 저장하기 위한 프로그램 동작을 수행한다. 프로그램 동작은 크게 세부분으로 나눌 수 있다. 첫째는 명령(Command) 과 주소(Address) 입력 구간, 둘째는 데이터 입력 구간, 그리고 마지막으로 입력된 데이터를 주소가 지정하는 메모리 셀 어레이에 기록하는 구간으로 나뉜다.

도 1을 참조하면, 프로그램을 위해 입력되는 데이터는 입력 레지스터(미도시)에 임시 저장된 후, 데이터 입력부(110)에 의해 낸드 플래시 메모리장치의 내부로 전달된다. 내부로 전달된 데이터는 낸드 플래시 메모리 장치의 프로그램 동작을 위한 페이지 버퍼(미도시)에 전달된다. 도 1은 낸드 플래시 메모리 장치의 데이터 입력부만을 도시한 도면이다.

일반적으로 입력되는 데이터는 16비트의 데이터로 각각 8비트씩 두 개의 레지스터에 저장되고, 클록(CK_UP_LO, CK_UP_HI)에 의해 데이터 입력부(110)는 두 개의 레지스터에 저장된 데이터를 번갈아 내부의 8비트 데이터 버스를 통해 출력한다.

앞서 언급한 바와 같이 프로그램 동작시에 데이터를 입력받는 구간동안 상기 도 1과 같은 데이터 입력부(110)가 동작하여 외부에서 데이터를 입력받는다.

플래시 메모리 소자는 데이터 입출력 패드를 공유하는 멀티플렉스(Multiplex) IO를 사용하고, 내부에서 데이터 입력 버스와 데이터 출력 버스로 나누어진다. 따라서 프로그램시에는 데이터 입력 버스만이 사용되지만, 컬럼 어드레스가 데이터 입출력 버스 모두에 연결되어 데이터 출력 버스도 컬럼 어드레스 신호에 의해 스위칭 동작을 한다.

즉, 이터를 입력받는 동안에 플래시 메모리의 데이터를 출력하는 부분은 사실상으로 동작이 필요하지 않음에도 불구하고 동작을 한다. 데이터를 출력하는 기능 블록들은 내부의 어드레스 신호를 이용해 입력 제어신호(WE; Write Enable)와 독출 제어신호(RE; Read Enable)의 토글에 따라 내부 어드레스가 변화하고 그에 따라 데이터 출력에 관련되는 블록들은 데이터 출력을 위한 버스의 스위칭 동작을 수행한다.

도 2를 참조하면, 데이터가 입력되고 있는 입력 레지스터의 동작구간(210)에 서도 데이터 출력을 위한 신호들(220)이 동작을 하는 것을 확인할 수 있다.

즉, 낸드 플래시 메모리 장치의 데이터 입력을 위한 구간에서는 실제적으로 데이터 출력을 위한 동작은 수행되지 않아도 되나, 일반적으로 낸드 플래시 장치는 데이터 입력 구간에서도 데이터 출력을 위한 버스의 스위칭 동작을 수행하여 이를 위한 전력 소모가 발생된다.

따라서 본 발명이 이루고자 하는 기술적 과제는 낸드 플래시 메모리 장치의 프로그램을 위한 데이터 입력 동작 시에 데이터 출력부분의 동작을 하지 않도록 제어할 수 있는 플래시 메모리의 데이터 경로 회로를 제공하는데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 플래시 메모리의 데이터 경로 회로는,

데이터 출력 제어신호에 따라 입력되는 하나 이상의 내부 어드레스 신호들을 출력하는 하나 이상의 스위칭 수단; 및 상기 스위칭 수단을 통해 출력되는 내부 어드레스 신호가 있는 경우 인에이블되어 입력되는 데이터를 출력하는 하나 이상의 데이터 출력 먹스 회로를 포함한다.

상기 스위칭 수단은, 각각 입력되는 내부 어드레스 신호를 상기 데이터 출력 신호가 인에이블 되면 출력하고, 상기 데이터 출력 신호가 디스에이블 되면 최근 출력 상태를 유지하여 출력하도록 하는 3상 인버터 회로인 것을 특징을 한다.

상기 하나 이상의 데이터 출력 먹스 회로들은, 제 1 제어신호에 따라 복수개 의 플랜중 하나를 선택하고, 선택된 플랜의 데이터를 출력하는 플랜 출력 먹스; 제 2 제어신호에 따라 상기 플랜 출력 먹스의 출력 신호와 제어데이터를 선택적으로 출력하는 데이터 출력 먹스; 제 3 제어신호에 따라 상기 데이터 출력 먹스의 출력을 하나 이상의 데이터 버스로 나누어 출력하는 스크램블 출력 먹스; 및 데이터 독출 신호에 따라 상기 스크램블 출력 먹스가 출력하는 하나 이상의 데이터 버스의 신호를 외부의 데이터 출력 패드로 전송하는 멀티 데이터 출력 먹스를 포함한다.

상기 제 1 제어신호는 플랜 선택 신호인 것을 특징으로 한다.

상기 제 2 제어신호는, 상기 데이터 출력 제어신호에 따라 입력되는 제 1 내부 어드레스 신호인 것을 특징으로 한다.

상기 제 3 제어신호는, 상기 데이터 출력 제어신호에 따라 입력되는 제 2 내부 어드레스 신호인 것을 특징으로 한다.

상기 데이터 출력 제어신호는, 상기 낸드 플래시 메모리의 데이터 입력 동작 중에 디스에이블 되는 것을 특징으로 한다.

본 발명의 또 다른 특징에 따른 플래시 메모리의 데이터 경로 회로는,

데이터가 입력되는 데이터 입력 경로; 데이터를 출력하는 데이터 출력 경로 및 데이터 출력 구간에서는 상기 데이터 입력 경로를 차단하고, 상기 데이터 출력 경로를 열어주는 반면에, 데이터 입력 구간에서는 상기 데이터 입력 경로를 열어주고 상기 데이터 출력 경로를 차단하는 제어부를 포함한다.

상기 제어부의 제어에 의해 상기 데이터 입력 경로와 데이터 출력경로를 차단하거나 열어주는 스위칭 수단을 더 포함한다.

상기 스위칭 수단은, 상기 데이터 출력 경로에 입력되는 내부 어드레스를 데이터 출력시에 출력하고, 상기 데이터 입력시에는 상기 내부 어드레스 회로를 출력하지 않도록 하는 3상 인버터 회로인 것을 특징으로 한다.

상기 스위칭 수단은, 상기 데이터 입력 경로에 입력되는 내부 어드레스를 데이터 입력시에 출력하고, 상기 데이터 출력시에는 상기 내부 어드레스 회로를 출력하지 않도록 하는 3상 인버터 회로인 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3을 참조하면, 본 발명의 실시 예에 따른 낸드 플래시 메모리 장치는 데이터 출력을 위해 플랜 출력 먹스(310)와, 데이터 출력 먹스(320)와, 스크램블 출력 먹스(330) 및 멀티 데이터 출력 먹스(340)와, 제 1 및 제 2 스위치(S1, S2)를 포함한다. 도 3은 본 발명의 실시 예를 설명하기 위하여 낸드 플래시 메모리 장치의 데이터 출력 블록만을 간략화 하여 도시한 도면이다.

플랜 출력 먹스(310)는 낸드 플래시 메모리 장치가 포함하는 다수의 플랜에서 데이터 출력을 위한 플랜을 선택하는 플랜 선택 신호에 따르는 데이터 출력을 수행한다. 본 발명의 실시 예에 따른 낸드 플래시 메모리 장치는 두 개의 플랜(P0, P1; 미도시)을 가지고 있으며, 각각의 플랜으로부터 출력되는 데이터 버스(DPUP_DO_P0<15:0>, DPUP_DO_P1<15:0>)를 입력받아 플랜 선택신호(AX19SEL_P0 또는 AX19SEL_P1)에 따라 플랜 데이터로 출력한다(DPUP_DO<15:0>).

데이터 출력 먹스(320)는 플랜 출력 먹스(310)가 출력하는 플랜 데이터(DPDU_DO<15:0>)를 제 1 내부 어드레스(AX<1>)에 의해 입출력 데이터 버스(IOOUT<15:0>)로 전달한다. 또한 데이터 출력 먹스(320)는 테스트 모드와 같은 특정 모드에서 제어버스(CTLBUS<15:0>)의 값을 입출력 데이터 버스(IOOUT<15:0>)로 출력하기도 한다.

스크램블 출력 먹스(330)는 16비트의 입출력 데이터 버스(IOOUT<15:0>)를 통해 전달되는 데이터를 제 2 내부 어드레스 신호(AX<0>)에 의해 두 개의 출력 패드버스(DOAMD<33:26>, DOBMD<47:40>)로 나누어 전달한다.

멀티 데이터 출력 먹스(340)는 스크램블 출력 먹스(330)가 출력하는 출력패드 버스(DOAMD<33:26>, DOBMD<47:40>)로부터 입력되는 데이터를 출력 패드(DOA, DOB)로 제어신호(RE_N)에 의해 전달한다.

상기와 같은 본 발명의 실시 예에 따른 낸드 플래시 메모리 장치의 데이터 출력은 데이터 독출 명령에 따라 선택된 플랜에서 데이터가 독출 된다. 독출된 데이터는 플랜 데이터로서 플랜 출력 먹스(310)로 입력된다(DPDU_DO_P1<15:0>, DPDU_DO_P0<15:0>).

플랜 출력 먹스(310)는 플랜 선택 신호에 따라 선택되는 플랜의 출력 데이터 를 플렌 데이터(DPDU_DO<15:0>)로서 출력한다. 플랜 데이터(DPDU_DO<15:0>)는 데이터 출력 먹스(320)로 입력된다. 데이터 출력 먹스(320)는 제 1 내부 어드레스(AX<1>)에 의해 입력되는 플랜 데이터(DPDU_DO<15:0>)를 입출력데이터 버스(IOOUT<15:0>)로 출력한다.

상기 입출력 데이터 버스(IOOUT<15:0>)로 출력되는 데이터는 스크램블 출력 먹스(330)로 입력된다. 스크램블 출력 먹스(330)는 입출력 데이터 버스(IOOUT<15:0>)의 데이터를 제 2 내부 어드레스(AX<0>)에 의해 출력 패드 버스(DOAMD<33:26>, DOBMD<47:40>)로 나누어 출력하는데, 일반적으로 입출력 데이터 버스가 16비트이고, 출력 패드 버스는 8비트이므로, 두 개의 출력 패드(A, B; 미도시)로 입출력 데이터 버스(IOOUT<15:0>)의 데이터를 나누어 출력한다.

상기 출력 패드 버스(DOAMD<33:26>, DOBMD<47:40>)는 멀티 데이터 출력 먹스(340)를 통해 독출 제어신호(RE_N)에 의해 두 개의 출력 패드(A, B)로 나누어 전송된다(DOA<33:26>, DOB<47:40>). 상기 각각의 출력 패드의 숫자 <33:26>, <47:40>는 출력 패드의 핀 번호이다.

상기의 데이터 출력 장치는 일반적으로는 낸드 플래시 메모리 장치의 데이터 입력구간에서도 제 1 및 제 2 내부 어드레스(AX<1>, AX<0>)에 의해 계속하여 각각이 먹스들(310 내지 340)은 데이터가 실제로 출력되지 않더라도 동작을 한다.

좀 더 자세하게, 데이터 출력 먹스(320)는 실제 데이터가 출력되지 않는다 해도 제 1 내부 어드레스(AX<1>)에 의해 플랜 데이터(DPUP_DO<15:0>)와 제어버스(CTLBUS<15:0>)의 신호를 스위칭 하여 입출력 데이터 버스(IOOUT<15:0>)와 연결 하는 동작을 계속한다.

또한, 스크램블 출력 먹스(330)는 제 2 내부 어드레스(AX<0>)에 의해 입출력 데이터 버스(IOOUT<15:0>)의 16비트 데이터를 8 비트의 데이터로 나누어 출력 패드 버스에 각각 스위칭 하여 연결하는 동작을 계속적으로 수행한다.

이러한 불필요한 동작을 방지하기 위해 제 1 및 제 2 내부 어드레스(AX<1>, AX<0>)를 제어할 수 있는 제 1 및 제 2 스위치(S1, S2)를 구성한다.

즉, 제 1 및 제 2 스위치(S1, S2)는 데이터 출력 인에이블 신호(DOUT_EN)에 의해 스위칭 동작을 하여 제 1 및 제 2 내부 어드레스(AX<1>, AX<0>)를 각각 데이터 출력 먹스(320)와 스크램블 출력 먹스(330)로 전달한다.

따라서 데이터 입력 구간에서는 데이터 출력 인에이블 신호(DOUT_EN)를 디스에이블 시켜 제 1 및 제 2 스위치(S1, S2)가 제 1 및 제 2 내부 어드레스(AX<1>, AX<0>)를 데이터 출력 먹스(320)와 스크램블 출력 먹스(330)로 입력되지 않도록 제어한다.

상기 제 1 및 제 2 스위치(S1, S2)에 의해 제 1 및 제 2 내부 어스레스(AX<1>, AX<0>)가 전달되지 못하면, 데이터 출력 먹스(320)와 스크램블 출력 먹스(330)는 동작을 하지 않는다. 따라서 필요 없는 데이터 출력 장치의 동작을 막을 수 있다. 상기 제 1 및 제 2 스위치(S1, S2)는 스위칭 회로 이외에 3상 버퍼(Buffer) 회로를 이용하여 구현할 수 있다.

이러한 데이터 출력 인에이블 신호(DOUT_EN)에 따른 본 발명의 실시 예에 따른 낸드 플래시 메모리 장치의 데이터 입출력 장치의 동작 타이밍 도는 다음과 같 은 시뮬레이션 결과로 나타난다.

도 4를 참조하면, 블록(410)에 나타난 바와 같이 출력 패드(A, B; 미도시)의 출력은 더 이상 스위칭 되지 않는 것을 확인할 수 있다. 이는 데이터를 입력받는 동안 데이터 출력 인에이블 신호(DOUT_EN)가 로우 레벨을 유지하기 때문이다.

데이터 출력 인에이블 신호(DOUT_EN)가 로우레벨로 입력되면, 제 1 및 제 2 스위치(S1, S2)는 입력되는 제 1 및 제 2 내부 어드레스(AX<1>, AX<0>)를 더 이상 출력하지 않고, 가장 마지막으로 출력했던 값을 그대로 유지하여 출력한다.

따라서 데이터 출력 장치의 데이터 출력 먹스(320)와 스크램블 출력 먹스(330)는 스위치 동작을 수행하지 않는다. 상기의 도 4에 따른 시뮬레이션 결과는 실제 HL8GMLC의 플래시 메모리 소자에 적용한 결과 프로그램동작시에 0.5mA의 전류 감소 효과가 있었다.

또한, 상기 제 1 및 제 2 스위치(S1, S2)와 같은 스위칭 수단을 데이터 입력에 관련되는 블록과 연결하여 데이터 출력시에 데이터 입력장치가 동작하지 않게 할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리의 데이터 경로 회로는, 데이터를 입력받는 동안은 제어신호에 의해 데이터 출력 장치의 내부 어드레스 신호 입력을 제어하여 데이터 출력 장치의 먹스가 스위칭 동작을 하지 않도록 하여 불필요한 전력 소모를 방지할 수 있다.

Claims

데이터 출력 제어신호에 따라 입력되는 하나 이상의 내부 어드레스 신호들을 출력하는 하나 이상의 스위칭 수단; 및

상기 스위칭 수단을 통해 출력되는 내부 어드레스 신호가 있는 경우 인에이블되어 입력되는 데이터를 출력하는 하나 이상의 데이터 출력 먹스 회로

를 포함하는 플래시 메모리의 데이터 경로 회로
제 1항에 있어서,

상기 스위칭 수단은,

각각 입력되는 내부 어드레스 신호를 상기 데이터 출력 신호가 인에이블 되면 출력하고, 상기 데이터 출력 신호가 디스에이블 되면 최근 출력 상태를 유지하여 출력하도록 하는 3상 인버터 회로인 것을 특징으로 하는 플래시 메모리의 데이터 경로 회로
제 1항에 있어서,

상기 하나 이상의 데이터 출력 먹스 회로들은,

제 1 제어신호에 따라 복수개의 플랜중 하나를 선택하고, 선택된 플랜의 데이터를 출력하는 플랜 출력 먹스;

제 2 제어신호에 따라 상기 플랜 출력 먹스의 출력 신호와 제어데이터를 선 택적으로 출력하는 데이터 출력 먹스;

제 3 제어신호에 따라 상기 데이터 출력 먹스의 출력을 하나 이상의 데이터 버스로 나누어 출력하는 스크램블 출력 먹스; 및

데이터 독출 신호에 따라 상기 스크램블 출력 먹스가 출력하는 하나 이상의 데이터 버스의 신호를 외부의 데이터 출력 패드로 전송하는 멀티 데이터 출력 먹스

를 포함하는 것을 특징으로 하는 플래시 메모리의 데이터 경로 회로
제 3항에 있어서,

상기 제 1 제어신호는 플랜 선택 신호인 것을 특징으로 하는 플래시 메모리의 데이터 경로 회로
제 3항에 있어서,

상기 제 2 제어신호는,

상기 데이터 출력 제어신호에 따라 입력되는 제 1 내부 어드레스 신호인 것을 특징으로 하는 플래시 메모리의 데이터 경로 회로
제 3항에 있어서,

상기 제 3 제어신호는,

상기 데이터 출력 제어신호에 따라 입력되는 제 2 내부 어드레스 신호인 것을 특징으로 하는 플래시 메모리의 데이터 경로 회로
제 1항에 있어서,

상기 데이터 출력 제어신호는,

상기 낸드 플래시 메모리의 데이터 입력 동작 중에 디스에이블 되는 것을 특징으로 하는 플래시 메모리의 데이터 경로 회로
데이터가 입력되는 데이터 입력 경로;

데이터를 출력하는 데이터 출력 경로 및

데이터 출력 구간에서는 상기 데이터 입력 경로를 차단하고, 상기 데이터 출력 경로를 열어주는 반면에, 데이터 입력 구간에서는 상기 데이터 입력 경로를 열어주고 상기 데이터 출력 경로를 차단하는 제어부

를 포함하는 플래시 메모리의 데이터 경로 회로.
제 8항에 있어서,

상기 제어부의 제어에 의해 상기 데이터 입력 경로와 데이터 출력경로를 차단하거나 열어주는 스위칭 수단을 더 포함하는 플래시 메모리의 데이터 경로 회로.
제 9항에 있어서,

상기 스위칭 수단은,

상기 데이터 출력 경로에 입력되는 내부 어드레스를 데이터 출력시에 출력하 고, 상기 데이터 입력시에는 상기 내부 어드레스 회로를 출력하지 않도록 하는 3상 인버터 회로인 것을 특징으로 하는 플래시 메모리의 데이터 경로 회로.
제 9항에 있어서,

상기 스위칭 수단은,

상기 데이터 입력 경로에 입력되는 내부 어드레스를 데이터 입력시에 출력하고, 상기 데이터 출력시에는 상기 내부 어드레스 회로를 출력하지 않도록 하는 3상 인버터 회로인 것을 특징으로 하는 플래시 메모리의 데이터 경로 회로.