KR930014576A - 이중포트 메모리 - Google Patents

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KR930014576A
KR930014576A KR1019920021351A KR920021351A KR930014576A KR 930014576 A KR930014576 A KR 930014576A KR 1019920021351 A KR1019920021351 A KR 1019920021351A KR 920021351 A KR920021351 A KR 920021351A KR 930014576 A KR930014576 A KR 930014576A
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요시오 후데보
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시키모리야
미쓰비시덴키 가부시키가이샤
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Abstract

다수의 전송비트선(2000)이 각각 메모리어레이블럭(1100a)∼(1100d)을 종단하여 배선되고, 전송스위치회로(2100a)(2100b)가 전송비트선(2000)과 직렬레지스터(1300)간에 배치되며, 전송스위치회로(2200a)(2200b)가 전송비트선(2000)과 공유감지증폭회로(1200a)간에 배치된다.
전송스위치회로(2100a)(2100b)는 각각 내부전송신호(ø211a)(ø211b)에 의하여 제어되고 전송스위치회로(2200a)(2200b)는 각각 내부전송신호(ø221a)(ø(221b)에 의하여 제어된다.
이와같은 구성으로 직렬레지스터(1300)아 메모리어레이의 임의의 메모리어레이블럭(1100a)∼(1100b)간에서 데이터전송을 가능하게한 이중포트메모리임.

Description

이중포트 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 제1실시예에 의한 이중포트메모리의 전체구성을 표시하는 블럭도.
제2도는 제1도의 이중포트메모리의 메모리 어레이 영역의 구성을 표시하는 블럭도.
제3도는 제2도의 하나의 메모리 어레이 블럭과 그 관련부분의 구성을 상세히 표시하는 회로도.

Claims (19)

  1. 다수의 행 및 다수의 열에 배열된 다수의 메모리셀(110)을 포함하고 다수의 블럭(1100a)(1100b), (1100c)(1100d)으로 분할된 제1메모리어레이와, 인접하는 2개의 블럭간에 배치되고 상기 다수의 블럭중 어느한 블럭에서 판독된 1행분 데이터 또는 상기 다수의 블럭중 어느한 블럭에 기록될 1행분 데이터를 증폭하는 증폭수단(1200a)(1200b)과, 1행에 배열된 다수의 메모리셀(310)을 포함하는 제1메모리어레이(1300)과, 그리고 상기 제1메모리어레이와 사익 제2메모리어레이(1300)간에서 1행분 데이터를 전송하는 전송수단을 구비하고, 상기 제1메모리어레이의 상기 다수의 블럭(1100a)(1100b), (1100c)(1100d)과 상기 제2메모리어레이(1300)는 공통열에 배열되고, 상기 전송수단은 상기 다수의 블럭(1100a)(1100b), (1100c)(1100d)중의 어느 하나를 종단하도록 배열된 다수의 전송선(2000)과, 상기 증폭수단(1200a)(1200b)와 상기 다수의 전송선(2000)간의 데이터전송을 제어하는 제1전송제어수단(2200a)(2200b)과, 상기 다수의 전송선(2000)과 상기 제2메모리어레이(1300)간의 데이터전송을 제어하는 제2전송제어수단(2100a)(2100b)를 포함하는 이중포트메모리.
  2. 제1항에 있어서, 데이터를 기록 또는 판독하기 이하여 상기 제1메모리어레이내의 상기 다수행중에서 어느하나를 선택하는 제1선택수단(101)과, 데이터의 기록 또는 판독을 위하여 상기 제1메모리어레이내의 상기 열중에서 어느 하나를 선택하는 제2선택수단(102)과, 그리고 데이터의 기록 또는 판독을 위하여 상기 제2메모리 어레이(1300)내의 상기 다수의 메모리셀(310)을 순차적으로 선택하는 제3선택수단(302)를 추가로 구성하고, 상기 전송수단은 상기 제1선택수단(101)에 의하여 선택된 상기 제1 모리어레이중 1행내의 상기 메모리셀(110)과, 상기 제2메모리어레이(1300)간에 데이터를 전송하는 이중포트메모리.
  3. 제1항에 있어서, 상기 다수의 블럭은 제1 및 제2의 블럭(1100a)(1100b), (1100c)(1100d)을 포함하며, 상기 증폭수단은 상기 제1 및 제2블럭(1100a)(1100b), (1100c)(1100d)사이에 배치되고, 상기 이중포트메모리에는 상기 제1 및 제2의 블럭(1100a)(1100b), (1100c)(1100d)를 상기 증폭수단(1200a)(1200b)에 선택적으로 결합시키기 위한 선택스위치수단(1300a)(1400a), (1300b)(1400b)이 추가 구성된 이중포트메모리.
  4. 제1항에 있어서, 상기 제1전송제어수단(2200a)(2200b)은 상기 증폭수단(1200a)(1200b)와, 상기 다수의 전송선(2000)간에 접속된 다수의 전송스위치수단(220)과, 상기 다수의 전송스위치수단(220)을 제어하는 제어수단(401a)을 포함하고, 상기 제어수단(401a)는 상기 증폭수단(1200a)(1200b)에서 상기 제2메모리어레이(1300)으로의 데이터전송동작시 상기 다수의 전송스위치수단(220)을 처음에 완만하게 활성화한후 급속히 할성화하는 이중포트메모리.
  5. 제4항에 있어서, 상기 다수의 전송스위치수단(220)은 각각 트랜지스터를 포함하고, 상기 제어수단은 이들 트랜지스터를 각각 제어하는 제어신호(ø221a)(ø221b)를 발생하는 제어신호발생수단(401a)를 포함하며, 상기 제어신호(ø221a)(ø221b)는 상기 증폭수단(1200a)(1200b)에서 상기 제2메모리어레이(1300)으로의 데이터전송 동작시에 상기 각 트랜지스터가 처음에 완만하게 그후에 급속하게 "온" 상태로 이행되도록 처음에 완만하게 그후에 급속하게 변하는 이중포트메모리.
  6. 제1항에 있어서, 상기 제1메모리어레이에 포함된 상기 다수의 메모리셀은 각각 동적메모리셀(110)을 포함하며, 상기 제2메모리어레이(1300)에 포함된 상기 다수의 메모리셀은 각각 정적메모리셀(310)을 포함하는 이중포트메모리.
  7. 다수의 행과 다수의 열로 배열된 다수의 메모리셀(110)을 포함하는 제1메모리 어레이(1100a)∼(1100d)와, 상기 제1메모리어레이(1100a)∼(1100d)에서 판독된 1행분데이터 또는 상기 제1메모리어레이(1100a)∼(1100d)에 기록될 1행분데이터를 증폭하는 증폭수단(1200a)(1200b)과, 1행에 배열된 다수의 메모리셀(310)을 포함하는 제2메모리어레이(1300)와, 상기 제1메모리어레이(1100a)∼(1100d)와 상기 제2메모리어레이(1300)간에서 1행분데이터를 전송하는 전송수단(2100a)(2200a)(2100b)(2200b)을 구비하고, 상기 전송수단(2100a)(2200a)(2100b)(2200b)에는 상기 증폭수단(1200a)(1200b)과, 상기 제2메모리어레이(1300)간에 접속된 다수의 전송스위치수단(220)과, 이 다수의 전송스위치수단을 제어하는 제어수단(401a)을 포함하며, 상기 제어수단(401a)은 상기 증폭수단(1200a)(1200b)에서 상기 제2메모리어레이(1300)으로의 데이터전송동작시 상기 다수의 전송 스위치수단을 먼저 완만하게 그 다음에 급속하게 활성화하는 이중포트메모리.
  8. 제7항에 있어서, 상기 다수의 전송스위치수단(220)은 각각 트랜지스터를 포함하며, 상기 제어수단은 상기 각 트랜지스터를 제어하는 제어신호(ø221a)(ø221b)를 발생하는 제어신호발생수단(401a)를 포함하고, 상기 제어신호(ø221a)(ø221b)는 상기 증폭수단(1200a)(1200b)에서 상기 제2메모리어레이(1300)으로의 데이터전송동작시에 상기 각 트랜지스터가 처음에 완만하게 그후에 급속하게 "온"상태로 이행되도록 처음에 완만하게 그후에 급속하게 변하는 이중포트 메모리.
  9. 제7항에 있어서, 상기 제1메모리어레이에 포함된 상기다수의 메모리셀은 각각 동적메모리셀(110)을 포함하며, 상기 제2메모리어레이(1300)에 포함된 상기 다수의 메모리셀은 각각 정적메모리셀(310)을 포함하는 이중포트메모리.
  10. 다수의 행과 다수의 열에 배열된 다수의 메모리셀(MC)을 포함하는 제1메모리어레이(100)와, 1행에 배열된 다수의 메모리셀(SR)을 포함하는 제2메모리어레이(300)와, 상기 제1메모리어레이(110)와 상기 제2메모리어레이(300)사이의 1행분데이터를 전송하는 전송수단(200)과, 상기 제1메모리어레이(100)과 상기 전송수단(200) 사이의 1행에 배치된 다수의 동적메모리셀(DSC)를 포함하는 동적메모리수단(150)과, 상기 제2메모리어레이(300)에서 상기 제1메모리어레이(100)로의 데이터전송시에 상기 전송수단(200) 및 상기 동적 기억수단(150)을 활성화하여서 상기 제2메모리어레이(300)에서 상기 전송수단(200)을 통하여 전송된 1행분의 데이터를 상기 동적기억수단(150)에 일시적으로 기억시키고 그후 상기 전송수단(200)을 불활성화하는 제어수단(401b)으로 구성된 이중포트메모리.
  11. 제10항에서, 상기 제1메모리어레이(100)의 상기 다수열중에서 하나를 선택하는 제1선택 수단(101)과, 상기 제1메모리어레이(100)에서 판독된 1행분데이터 또는 제1메모리어레이(100)에 기록될 1행분 데이터를 증폭하는 증폭수단(105)을 추가로 구성하고, 상기 제어수단(401b)은 상기 전송수단(200)과 상기 동적메모리수단(150)을 활성화한다음 상기 전송수단(200)을 불활성화하고 상기 증폭수단(105)를 활성화하여 그후에 상기 제1선택수단(101)를 활성화하는 이중포트메모리.
  12. 제11항에 있어서, 상기 데이터의 기록 또는 판독을 위하여 상기 제1메모리어레이(100)의 다수열중 하나를선택하는 제2선택수단(102)과, 상기 데이터의 기록 또는 판독을 위하여 상기 제2메모리어레이(300)의 상기 다수의 메모리셀(SR)을 순차적으로 선택하는 제3선택수단(302)을 추가구성한 이중포트메모리.
  13. 제10항에 있어서, 상기 제1메모리어레이(100)내에 포함된 상기 다수의 메모리셀은 각각 동적메모리셀(MC)를 포함하고, 상기 제2메모리어레이(300)내에 포함된 다수의 메모리셀은 각각 정적메모리셀(SR)을 포함하는 이중포트메모리.
  14. 다수의 행과 다수의 열에 배열된 다수의 동적메모리셀(110)을 포함하고 복수블럭(1100a)(1100b)로 분할된 제1메모리어레이와, 다수행과 다수열에 배열된 다수의 동적메모리셀(110)을 포함하고 복수블럭(1100c)(1100d)으로 분할된 제2메모리어레이와, 상기 제1메모리어레이의 인접하는 2개블럭(1100a)(1100b)간에 배치되고, 대응하는 2개블럭(1100a)(1100b)중 하나의 블럭에서 판독된 1행분데이터 또는 대응하는 1개블럭(1100a)(1100b)중 하나의 블럭에 기록될 1행분데이터를 증폭하는 제1증폭수단(1200a)과, 상기 제2메모리어레이내의 인접하는 2개블럭(1100c)(1100d) 사이에 배치되고 대응하는 2개블럭(1100c)(1100d)중 하나의 블럭에서 판독된 1행데이터 또는 대응하는 2개블럭(1100c)(1100d)중 하나의 블럭에 기록될 1행분데이터를 증폭하는 제2증폭수단(1200b)과, 상기 제1 및 제2의 메모리어레이간에 배치되고, 1행에 배열된 다수의 정적메모리셀(310)을 포함하는 데이터보류수단(1300)과, 상기 제1메모리어레이와, 상기 데이터보류수단(1300)간에서 1행분데이터를 전송하는 제1전송수단과, 상기 제2메모리어레이와 상기 데이터보류수단(1300)간에서 데이터를 전송하는 제2전송수단을 구비하고, 상기 제1메모리어레이의 상기 복수블럭(1100a)(1100b), 상기 제2메모리의 상기 복수블럭(1100c)(1100d) 및 상기 데이터 보류수단(1300)은 공통열에 배열되며, 상기 제1전송수단은 상기 제1메모리 어레이내의 상기 블럭(1100a)(1100b)중 어느 하나를 종단하여 배선된 다수의 제1전송선(2000)과, 상기 증폭수단(1200a)과 상기 다수의 제1전송선(2000)간의 데이터전송을 제어하는 제1전송제어수단(2200a)과, 상기 제1전송선(2000)과 상기 데이터보류수단(1300)간의 데이터전송을 제어하는 제2전송 제어수단(2100a)을 포함하고, 상기 제2전송수단은 상기 제2메모리어레이내의 상기 블럭(1100c)(1100d)중 어느 하나를 종단하여 배선된 다수의 제2전송선(2000)과, 상기 제2증폭수단(1200b)과 상기 다수의 제2전송선(2000)간의 데이터전송을 제어하는 제3전송제어수단(2200b)와, 상기 다수의 제2전송선(2000)과 상기 데이터보류수단(1300)간의 데이터전송을 제어하는 제4전송제어수단(2100)를 포함하는 이중포트메모리.
  15. 제14항에 있어서, 상기 제1전송제어수단(2200a)은 상기 제1증폭수단(1200a)과 상기 제1전송선(2000)간에 접속된 다수의 제1전송스위치수단(220)과, 상기 다수의 제1전송스위치수단(220)을 제어하는 제1제어수단(401a)을 포함하고, 상기 제1제어수단(401a)는 상기 제1증폭수단(1200a)에서 상기 데이터보류수단(1300)으로 데이터 전송동작시에 상기 다수의 제1전송스위치수단(220)을 처음에는 완만하게 그후 급속하게 활성화하며, 상기 제3전송수단(2200b)은 상기 증폭수단(1200b)과 상기 제2전송선(2000)간에 접속된 다수의 제2전송스위치수단(220)과, 상기 다수의 제2전송스위치수단(220)을 제어하는 제2제어수단(401a)을 포함하며, 상기 제2제어수단(401a)는 상기 제2증폭수단(1200b)에서 상기 데이터보류수단(1300)으로 데이터전송동작시에 상기 다수의 제2전송스위치수단(220)을 처음에는 완만하게 그후 급속하게 활성화하는 이중포트메모리.
  16. 다수의 행과 다수의 열로 배열된 다수의 메모리셀(110)을 포함하며 다수의 블럭(1100a)(1100b), (1100c)(1100d)로 분할된 제1메모리어레이와, 인접 2개블럭간에 배치되고, 상기 블럭중 어느한 블럭에서 판독된 1행분 데이터 또는 상기블럭중 어느한 블럭에 기록될 1행분데이터를 증폭하는 증폭수단(1200a)(1200b)과, 1행에 배열된 다수의 메모리셀(310)을 포함하는 제2메모리어레이(1300)을 구비하고, 상기 제1메모리어레이내의 어느1행을 선택하는 스텝과 상기 블럭(1100a)(1100b), (1100c)(1100d)중 어느 한 블럭을 종단하여 배선된 다수의 전송선선(2000)을 통하여 상기 제1메모리어레이와 제2메모리어레이(1300)내의 선택된 행간에 데이터를 전송하는 스텝으로 구성된 이중포트 메모리의 데이터전송방법.
  17. 다수의 행과 다수의 열로 배열된 다수의 메모리셀(110)을 포함하는 제1메모리어레이(1100a)∼(1100d)와, 1행 배열된 다수의 메모리셀(310)을 포함하는 제2메모리어레이(1300)와, 상기 제1메모리어레이(1100a)∼(1100d)와 상기 제2메모리어레이(1300)간에 결합된 다수의 전송스위치수단(220)을 구비하고, 상기 제1메모리어레이(1100a)∼(1100d)내의 다수의 행중에서 하나의 행을 선택하는 스텝과, 선택된 행에서 판독된 데이터를 증폭하는 스텝과, 상기 다수의 전송스위치수단을 처음에 완만하게 그후에 급속하게 활성화하는 스텝으로 구성된 이중포트메모리의 데이터전송방법.
  18. 다수의 행과 다수의 열로 배열된 다수의 메모리셀(MC)을 포함하는 제1메모리어레이(100)와, 1행에 배열된 다수의 메모리셀(SR)을 포함하는 제2메모리어레이(300)와, 상기 제1메모리어레이(100)와 상기 제2메모리어레이(300)간의 1행분데이터를 전송하는 전송수단(200)을 구비하고, 상기 제2메모리어레이(300)에서 데이터를 전송하기 위하여 상기 전송수단(200)을 활성화하는 스텝과, 상기 전송수단에서 전송된 데이터를 동적메모리수단(150)을 사용하여 일시적으로 기억시키는 스텝과, 상기 전송수단(200)을 불활성화하는 스텝과, 상기 제1메모리어레이(100)내에서 선택된 1행의 상기동적메모리수단(150)에 기억된 데이터를 기록하는 스텝으로 구성된 이중포트메모리의 데이터전송방법.
  19. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920021351A 1991-12-03 1992-11-13 이중포트메모리 및 그 데이터 전송방법 KR960001778B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100494201B1 (ko) * 1996-06-19 2005-08-24 씨러스 로직 인코포레이티드 메모리시스템,i/o서브시스템장치,및메모리장치를동작시키는방법

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5299159A (en) * 1992-06-29 1994-03-29 Texas Instruments Incorporated Serial register stage arranged for connection with a single bitline
EP0654168B1 (en) 1992-08-10 2001-10-31 Monolithic System Technology, Inc. Fault-tolerant hierarchical bus system
FR2717979B1 (fr) * 1994-03-24 1996-06-21 Sgs Thomson Microelectronics Filtre de matrices de pixels.
US5678017A (en) * 1995-03-24 1997-10-14 Micron Technology, Inc. Automatic reloading of serial read operation pipeline on last bit transfers to serial access memory in split read transfer operations
US5657266A (en) * 1995-06-30 1997-08-12 Micron Technology, Inc. Single ended transfer circuit
JP3351692B2 (ja) * 1995-09-12 2002-12-03 株式会社東芝 シンクロナス半導体メモリ装置
US6209071B1 (en) 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
JP3722619B2 (ja) * 1997-07-10 2005-11-30 沖電気工業株式会社 メモリ装置及びそのアクセス制御方法
JP3358612B2 (ja) * 1999-03-15 2002-12-24 日本電気株式会社 半導体集積回路
US6466508B1 (en) * 2000-11-28 2002-10-15 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having high-speed read function
US7425841B2 (en) 2004-02-14 2008-09-16 Tabula Inc. Configurable circuits, IC's, and systems
US7167025B1 (en) * 2004-02-14 2007-01-23 Herman Schmit Non-sequentially configurable IC
US7342415B2 (en) * 2004-11-08 2008-03-11 Tabula, Inc. Configurable IC with interconnect circuits that also perform storage operations
US7276933B1 (en) * 2004-11-08 2007-10-02 Tabula, Inc. Reconfigurable IC that has sections running at different looperness
US7268586B1 (en) * 2004-11-08 2007-09-11 Tabula, Inc. Method and apparatus for accessing stored data in a reconfigurable IC
US7743085B2 (en) 2004-11-08 2010-06-22 Tabula, Inc. Configurable IC with large carry chains
US7330050B2 (en) * 2004-11-08 2008-02-12 Tabula, Inc. Storage elements for a configurable IC and method and apparatus for accessing data stored in the storage elements
US7317331B2 (en) 2004-11-08 2008-01-08 Tabula, Inc. Reconfigurable IC that has sections running at different reconfiguration rates
US7236009B1 (en) 2004-12-01 2007-06-26 Andre Rohe Operational time extension
US7230869B1 (en) * 2005-03-15 2007-06-12 Jason Redgrave Method and apparatus for accessing contents of memory cells
US7372297B1 (en) 2005-11-07 2008-05-13 Tabula Inc. Hybrid interconnect/logic circuits enabling efficient replication of a function in several sub-cycles to save logic and routing resources
US7679401B1 (en) 2005-12-01 2010-03-16 Tabula, Inc. User registers implemented with routing circuits in a configurable IC
US7529992B1 (en) 2006-03-27 2009-05-05 Tabula, Inc. Configurable integrated circuit with error correcting circuitry
US7669097B1 (en) 2006-03-27 2010-02-23 Tabula, Inc. Configurable IC with error detection and correction circuitry
JP4299848B2 (ja) 2006-08-09 2009-07-22 エルピーダメモリ株式会社 半導体記憶装置
EP2597777A3 (en) 2007-03-20 2014-08-20 Tabula, Inc. Configurable IC having a routing fabric with storage elements
US7610566B1 (en) 2007-03-22 2009-10-27 Tabula, Inc. Method and apparatus for function decomposition
EP2201569A4 (en) 2007-09-06 2011-07-13 Tabula Inc CONFIGURATION CONTEXT SWITCH
US8863067B1 (en) 2008-02-06 2014-10-14 Tabula, Inc. Sequential delay analysis by placement engines
US8275105B2 (en) * 2008-03-31 2012-09-25 Brother Kogyo Kabushiki Kaisha IP telephone terminal
US8166435B2 (en) * 2008-06-26 2012-04-24 Tabula, Inc. Timing operations in an IC with configurable circuits
US8912820B2 (en) 2010-04-02 2014-12-16 Tabula, Inc. System and method for reducing reconfiguration power
US8941409B2 (en) 2011-07-01 2015-01-27 Tabula, Inc. Configurable storage elements
WO2013071183A1 (en) 2011-11-11 2013-05-16 Tabula, Inc. Content addressable memory in integrated circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH069114B2 (ja) * 1983-06-24 1994-02-02 株式会社東芝 半導体メモリ
KR960001106B1 (ko) * 1986-12-17 1996-01-18 가부시기가이샤 히다찌세이사꾸쇼 반도체 메모리
JPH0743928B2 (ja) * 1989-09-22 1995-05-15 株式会社東芝 画像メモリ
US4984214A (en) * 1989-12-05 1991-01-08 International Business Machines Corporation Multiplexed serial register architecture for VRAM
JPH049085A (ja) * 1990-04-26 1992-01-13 Seiko Epson Corp 湿式記録装置
JP2664810B2 (ja) * 1991-03-07 1997-10-22 株式会社東芝 メモリセルアレイ分割型半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100494201B1 (ko) * 1996-06-19 2005-08-24 씨러스 로직 인코포레이티드 메모리시스템,i/o서브시스템장치,및메모리장치를동작시키는방법

Also Published As

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DE4222273C2 (de) 1994-11-10
JPH05159567A (ja) 1993-06-25
KR960001778B1 (ko) 1996-02-05
JP2724932B2 (ja) 1998-03-09
DE4222273A1 (de) 1993-06-09
US5325329A (en) 1994-06-28

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