TWI413120B - Resistance change memory - Google Patents

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TWI413120B
TWI413120B TW098134428A TW98134428A TWI413120B TW I413120 B TWI413120 B TW I413120B TW 098134428 A TW098134428 A TW 098134428A TW 98134428 A TW98134428 A TW 98134428A TW I413120 B TWI413120 B TW I413120B
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Description

電阻變化記憶體
本發明係關於一種利用電阻變化元件之電阻變化記憶體。
近年來，伴隨著半導體裝置之積體度變高，構成半導體裝置之LSI(large scale integrated circuit，大型積體電路)元件之電路圖案越來越微細化。於該圖案之微細化中，不僅要求線寬變細，亦要求提昇圖案之尺寸精度或位置精度。
關於被稱作記憶體之記憶裝置亦不例外，業界不斷要求於使用高精度之加工技術所形成之單元中，以更狹小之區域來保持進行記憶所必需之一定之電荷。
自先前以來，業界製造出DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)、SRAM(Static Random Access Memory，靜態隨機存取記憶體)、快閃記憶體之各種半導體記憶體，但由於該等半導體記憶體均將MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體)用於記憶體單元，因此隨著圖案之微細化，要求提昇超過微細化之比例的比例下之尺寸精度。
因此，亦給形成該等之圖案之微影技術帶來較大之負擔，而成為佔目前之量產成本之較大部分的微影步驟之成本上升，即產品成本上升的主要原因(例如參照應用物理第69卷第10號pp1233-1240，2000年，「半導體記憶體；DRAM」、應用物理第69卷第12號pp1462-1466，2000年，「快閃記憶體，最近之話題」)。
另一方面，近年來，作為克服此種課題之技術，提出有藉由以二極體為代表之非歐姆元件與電阻變化元件而構成記憶體單元之被稱作ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)的記憶體。
ReRAM可於進行記憶時不使用電荷之儲存，並不將MOSFET用於記憶體單元中而構成，因此業界期待其可謀求超過先前之趨勢之高積體化。
因此，本發明者亦進行了ReRAM之開發，並使用實用級別之記憶體陣列對實用化時變得重要之利用脈衝驅動之高速寫入動作進行了驗證。其結果，判明當進行寫入動作時，資料寫入至不成為寫入對象之未選擇之記憶體單元的所謂誤寫入以較高之概率產生。
本發明提出一種謀求防止電阻變化記憶體之誤寫入，並謀求可靠性提昇之技術。
本發明之例之電阻變化記憶體具備：複數根列線，該等於第一方向上延伸；複數根行線，該等在與上述第一方向交叉之第二方向上延伸；複數個記憶體單元，該等配置於上述複數根列線與上述複數根行線之交叉部，包含分別串聯連接之電阻變化元件與二極體；第一解碼器，其選擇上述複數根列線之中之一根；第二解碼器，其選擇上述複數根行線之中之一根；電壓脈衝生成電路，其生成電壓脈衝；電壓脈衝整形電路，其延長上述電壓脈衝之上升時間及下降時間；以及控制電路，其於對配置於所選擇之一根列線與所選擇之一根行線的交叉部之記憶體單元進行資料寫入時，對未選擇之複數根行線施加自上述電壓脈衝整形電路所輸出之電壓脈衝，並使未選擇之複數根列線為固定電位。
本發明之例之電阻變化記憶體具備：複數根列線，該等於第一方向上延伸；複數根行線，該等在與上述第一方向交叉之第二方向上延伸；複數個記憶體單元，該等配置於上述複數根列線與上述複數根行線之交叉部，包含分別串聯連接之電阻變化元件與二極體；第一解碼器，其選擇上述複數根列線之中之一根；第二解碼器，其選擇上述複數根行線之中之一根；電壓脈衝生成電路，其生成電壓脈衝；電壓脈衝整形電路，其延長上述電壓脈衝之上升時間及下降時間；以及控制電路，其於資料寫入時，對所選擇之一根列線施加自上述電壓脈衝生成電路所輸出之電壓脈衝，並對未選擇之複數根行線施加自上述電壓脈衝整形電路所輸出之電壓脈衝，且使未選擇之複數根列線及所選擇之一根行線為固定電壓。
根據本發明，可謀求防止電阻變化記憶體之誤寫入，並可謀求可靠性之提昇。
以下，一面參照圖式，一面對用於實施本發明之例之最佳形態加以詳細說明。
1.　概要
本發明係以於相互交叉之列線與行線之交叉部配置記憶體單元的所謂交叉點型電阻變化記憶體作為對象。此種電阻變化記憶體為了防止由讀出/寫入時所產生之潛行電流(sneak current)所引起之干擾或感測靈敏度下降等問題，通常將作為非歐姆元件之二極體串聯地連接於電阻變化元件。
但是，即使實施此種對策，於實用級別下之利用脈衝驅動之高速寫入中，亦存在對未選擇之記憶體單元產生誤寫入之模式。
關於該誤寫入之機制，於下文中有所詳述，但若於此處僅說明結論，則係當對所選擇之一根列線及未選擇之複數根行線施加電壓脈衝，並使未選擇之複數根列線及所選擇之一根行線固定為固定電壓(例如接地電壓)時，配置於未選擇之複數根列線與未選擇之複數根行線之交叉部的二極體會成為逆向偏壓狀態，並變成與電容器等價。
因此，若對未選擇之複數根行線施加自電壓脈衝生成電路所輸出之實效上升時間及實效下降時間較短的電壓脈衝，則非常高之電壓會施加於連接在未選擇之複數根行線之各個的未選擇之記憶體單元之電阻變化元件上。此為誤寫入之原因。
本發明者考慮到此種誤寫入之機制，提出如下之技術，即於交叉點型電阻變化記憶體中，設置延長寫入時自電壓脈衝生成電路所輸出之電壓脈衝之實效上升時間及實效下降時間的電壓脈衝整形電路，進而對未選擇之複數根行線施加藉由電壓脈衝整形電路進行波形整形而得之電壓脈衝。
如此，至少使施加於未選擇之複數根行線之電壓脈衝的上升波形及下降波形緩和，藉此可完全防止寫入時之未選擇之記憶體單元的誤寫入，並可提昇可靠性。
此處，本說明書之列線及行線之定義如下。
所謂列線係指連接於構成記憶體單元之二極體之陽極側的導電線，所謂行線係指連接於構成記憶體單元之二極體之陰極側的導電線。
又，電壓脈衝之實效上升時間及實效下降時間之定義如下。
所謂實效上升時間係指電壓脈衝之電壓值自達到最小值加上最小值與最大值之電壓差之10%所獲得的值之時間點起，至達到由最大值減去最小值與最大值之電壓差之10%所獲得的值之時間點為止之時間。
所謂實效下降時間係指電壓脈衝之電壓值自達到由最大值減去最小值與最大值之電壓差之10%所獲得的值之時間點起，至達到最小值加上最小值與最大值之電壓差之10%所獲得的值之時間點為止之時間。
又，資料寫入時之定義如下。
所謂資料寫入時係指利用特定之偏壓關係實際進行資料寫入之寫入期間、該寫入期間之前的準備期間、以及該寫入期間之後之完成期間中之至少一者。
例如於寫入期間內，作為特定之偏壓關係，所選擇之一根列線及未選擇之複數根行線變成高電壓(最大值)，未選擇之複數根列線及所選擇之一根行線變成低電壓(固定電壓)。
於此情形時，逆向偏壓係施加於未選擇之複數根列線與未選擇之複數根行線之間的複數個二極體中。
又，於準備期間內，對所選擇之一根列線及未選擇之複數根行線進行電壓之上升。其時序如以下三種。
1.　對所選擇之一根列線及未選擇之複數根行線同時進行電壓之上升。
2.　對所有行線進行電壓之上升後對所選擇之一根列線進行電壓之上升，其後對所選擇之一根行線進行電壓之下降。
3.　對未選擇之複數根行線進行電壓之上升後對所選擇之一根列線進行電壓之上升。
於上述2.及上述3.之情形時，產生逆向偏壓暫時施加於列線與行線之間之二極體的模式。
又，於完成期間內，對所選擇之一根列線及未選擇之複數根行線進行電壓之下降。其時序如以下三種。
1.　對所選擇之一根列線及未選擇之複數根行線同時進行電壓之下降。
2.　對所選擇之一根列線進行電壓之下降後對未選擇之複數根行線進行電壓之下降。
3.　對所選擇之一根行線進行電壓之上升後，對所選擇之一根列線進行電壓之下降，其後對所有行線進行電壓之下降。
於上述2.及上述3.之情形時，產生逆向偏壓暫時施加於列線與行線之間之二極體的模式。
再者，供給於所選擇之一根列線之電壓脈衝的波形與供給於未選擇之複數根行線之電壓脈衝之波形可相同，亦可不同。
2.　誤寫入之機制
首先，對本發明所作為對象之誤寫入之機制進行說明。
圖16表示交叉點型電阻變化記憶體之記憶體單元陣列。
記憶體單元係包含串聯連接於一根列線與一根行線之間的電阻變化元件RE與二極體D。複數根列線之各個於第一方向上延伸，並連接於二極體D之陽極側所配置之電阻變化元件RE。複數根行線之各個在與第一方向交叉之第二方向上延伸，並連接於二極體D之陰極側。
電阻變化元件RE係使至少兩個電阻值，例如低電阻狀態與高電阻狀態之兩個電阻值轉變之元件，其包含選自ZnMn2 O4 、NiO、TiO2 、SrZrO3 、Pr0.7 Ca0.3 MnO3 之群中之一種材料。
此種電阻變化元件RE具有於被施加某一定值以上之電壓時，產生自高電阻狀態向低電阻狀態之轉變(設置)的性質，並具有於流通某一定值以上之電流時，產生自低電阻狀態朝高電阻狀態之轉變(重置)的性質。
此處，考慮對配置於列線RL3與行線CL2之交叉部之記憶體單元M(sel)執行寫入的情形。所謂寫入係指使電阻變化元件RE自高電阻狀態轉變至低電阻狀態，即設置動作。
除所選擇之一個記憶體單元M(sel)以外之剩餘的所有記憶體單元成為未選擇之記憶體單元M(unsel)。
對所選擇之一根列線RL3及未選擇之複數根行線CL1、CL3、CL4施加電壓脈衝+V，並將未選擇之複數根列線RL1、RL2、RL4及所選擇之一根行線CL2固定為固定電壓(例如接地電壓)。
於此情形時，於所選擇之記憶體單元M(sel)中，二極體D變成順向偏壓狀態，某一定值以上之電壓施加於電阻變化元件RE，且足夠大之電流流入至電阻變化元件RE中。因此，電阻變化元件RE自高電阻狀態轉變至低電阻狀態。
又，於配置在所選擇之一根列線RL3與未選擇之複數根行線CL1、CL3、CL4之交叉部的未選擇之記憶體單元M(unsel)處，電壓脈衝+V分別施加於該等列線RL3及行線CL1、CL3、CL4上。因此，電壓未施加於電阻變化元件RE上，電阻變化元件RE之狀態並未變化。
同樣地，於配置在未選擇之複數根列線RL1、RL2、RL4與所選擇之一根行線CL2之交叉部的未選擇之記憶體單元M(unsel)處，固定電壓分別施加於該等列線RL1、RL2、RL4及行線CL2上，因此電阻變化元件RE之狀態並未變化。
進而，於配置在未選擇之複數根列線RL1、RL2、RL4與未選擇之複數根行線CL1、CL3、CL4之交叉部的未選擇之記憶體單元M(unsel)處，固定電壓施加於未選擇之複數根列線RL1、RL2、RL4上，電壓脈衝+V施加於未選擇之複數根行線CL1、CL3、CL4上。然而，由於二極體D成為逆向偏壓狀態，因此二極體D變成與電容器等價，未選擇之複數根列線RL1、RL2、RL4與未選擇之複數根行線CL1、CL3、CL4之間所產生的電壓中的大部分施加於二極體D上。因此，未達某一定值之電壓施加於電阻變化元件RE上，電阻變化元件RE之狀態並未變化。
再者，電壓脈衝之電壓值(最大值)+V與固定電壓之電壓值的關係只要係電壓脈衝+V高於固定電壓之關係，則兩者之值並無限制。通常，將電壓脈衝+V設定為正電壓，因此此時較好的是將固定電壓設定為接地電壓(0V)。
若將寫入(設置動作)所需要之電壓設定為Vset，將消除(重置動作)所需要之電壓設定為Vreset，將讀出所需要之電壓設定為Vread，則該等電壓之間的關係為Vread<Vreset<Vset。
於交叉點型電阻變化記憶體中，理想的是根據如上所述之原理，防止單元間干擾，並僅對所選擇之記憶體單元M(sel)執行讀出/寫入/消除。
然而，本發明者對圖16所示之陣列構成之電阻變化記憶體進行了實用速度下之利用脈衝驅動之寫入(設置動作)的嘗試，結果確認未選擇之記憶體單元M(unsel)自高電阻狀態轉變至低電阻狀態之誤寫入以較高之概率產生。
進而，由本發明者所進行之詳細分析的結果，可明確存在如以下所說明之誤寫入之機制。
如圖16所示，於寫入時，配置於未選擇之複數根列線RL1、RL2、RL4與未選擇之複數根行線CL1、CL3、CL4之交叉部的未選擇之記憶體單元M(unsel)之二極體D變成逆向偏壓狀態。
逆向偏壓狀態之二極體於電性上變成與具有耦合電容Cd之電容器等價，因此配置於未選擇之複數根列線RL1、RL2、RL4與未選擇之複數根行線CL1、CL3、CL4之交叉部的未選擇之記憶體單元M(unsel)之等效電路如圖17所示，成為具有耦合電容Cd之電容器C與具有電阻值Rm之電阻變化元件RE的串聯電路。
利用設備模擬器分析之結果，判明耦合電容Cd約為1×10-18 F。又，電阻變化元件RE之高電阻狀態之電阻值Rm-high實際測得約為5GΩ。
於此種狀況下，例如如圖23所示般，若對未選擇之複數根行線CL1、CL3、CL4施加具有1nsec以下之實效上升時間及實效下降時間之急遽的電壓脈衝，則相對於施加在未選擇之複數根列線RL1、RL2、RL4與未選擇之複數根行線CL1、CL3、CL4之間的電壓V0，電壓Vm施加於電阻變化元件RE中。
如由圖23明確般，電壓Vm之最大值達到電壓V0之約90%。
此處，若假定寫入時，則寫入(設置動作)所需要之電壓Vset變成電阻變化元件RE自高電阻狀態轉變至低電阻狀態之電壓V0set加上二極體之開啟電壓Vdon所獲得之值(V0set+Vdon)以上。
又，若考慮電壓偏差，則必需以電路動作不產生故障的方式，於寫入所需要之電壓Vset中另加Vset之10%左右之值+α的電壓，使得Vset=(V0set+Vdon+α)。
該Vset變成施加於未選擇之複數根列線RL1、RL2、RL4與未選擇之複數根行線CL1、CL3、CL4之間的電壓V0。
然而，V0之90%，即(V0set+Vdon+α)之90%變成V0set以上。其表示施加於圖17之電阻變化元件RE之電壓Vm變成V0set以上。
因此，對配置於未選擇之複數根列線RL1、RL2、RL4與未選擇之複數根行線CL1、CL3、CL4之交叉部的未選擇之記憶體單元，產生電阻變化元件RE自高電阻狀態轉變之低電阻狀態之誤寫入。
此為誤寫入產生之機制。
此處，難以使Vset之值變小。因此，為了防止該誤寫入，有效的是延長電壓脈衝之實效上升時間及實效下降時間，以暫時不使較高之電壓施加於電阻變化元件RE。
例如如圖24所示般，若對未選擇之複數根行線CL1、CL3、CL4施加具有幾nsec~幾十nsec(例如約20nsec)之實效上升時間及實效下降時間之緩和的電壓脈衝，則相對於施加在未選擇之複數根列線RL1、RL2、RL4與未選擇之複數根行線CL1、CL3、CL4之間的電壓V0，達到電壓V0之約25%之電壓Vm施加於電阻變化元件RE中。
由於Vm為V0之約25%，因此即使將V0設定為(V0set+Vdon+α)，亦不會產生如上述之誤寫入模式。
3.　實施形態
(1)　第一實施形態
A.　整體圖
圖1表示本發明之第一實施形態之電阻變化記憶體。
於記憶體單元陣列11之第一方向之一端側配置有第一解碼器12，在與記憶體單元陣列11之第一方向交叉之第二方向之一端側配置有第二解碼器13。複數根列線RL1~RLn(n為2以上之自然數)自第一解碼器12向第一方向延伸。複數根行線CL1~CLm(m為2以上之自然數)自第二解碼器13向第二方向延伸。
位址訊號於讀出/寫入/消除時被輸入至位址緩衝器14中。位址訊號之一部分被自位址緩衝器14輸入至第一解碼器12，位址訊號之另一部分被自位址緩衝器14輸入至第二解碼器13。
第一解碼器12基於位址訊號而選擇複數根列線RL1~RLn之中之一根。又，第二解碼器13基於位址訊號而選擇複數根行線CL1~CLm之中之一根。
控制電路15於寫入(設置)時輸出允許生成電壓脈衝之控制訊號CNT。
電壓脈衝生成電路16若接收到控制訊號CNT，則生成具有特定大小(電壓值)及特定寬度(持續時間)的電壓脈衝。
電壓脈衝生成電路16例如包含如圖13所示之邏輯電路。於圖13中，輸入訊號IN相當於控制訊號CNT。若輸入訊號IN自「L(Low)」變成「H(high)」，則具有特定大小及特定寬度的電壓脈衝作為輸出訊號OUT而輸出。
由電壓脈衝生成電路16所生成之電壓脈衝被輸入至電壓脈衝整形電路17中。
電壓脈衝整形電路17進行電壓脈衝之波形整形。具體而言，電壓脈衝整形電路17延長自電壓脈衝生成電路16所輸出之電壓脈衝之實效上升時間及實效下降時間。
電壓脈衝整形電路17出於延長電壓脈衝之實效上升時間及實效下降時間之目的，例如包含如圖14及圖15所示之CR電路(時間常數電路)。C(電容)包含電容器，R(電阻)包含電阻元件或MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體(開啟電阻)等電流限制元件。
由電壓脈衝整形電路17進行波形整形所得之電壓脈衝經由第一解碼器12而供給至選自複數根列線RL1~RLn中之一根列線。又，由電壓脈衝整形電路17進行波形整形所得之電壓脈衝經由第二解碼器13而供給至複數根行線CL1~CLm中未選擇之複數根行線。
此時，將未選擇之複數根列線及所選擇之一根行線設定為固定電壓，例如接地電壓。
B.　局部圖
圖2表示圖1之電阻變化記憶體內之記憶體單元陣列、第一解碼器及第二解碼器之電路例。
於該例中，為了便於說明，將列線之數量設為四根，將行線之數量設為四根。
於記憶體單元陣列11內，四根列線RL1、RL2、RL3、RL4於第一方向上延伸，四根行線CL1、CL2、CL3、CL4於第二方向上延伸。記憶體單元分別配置於列線RL1、RL2、RL3、RL4與行線CL1、CL2、CL3、CL4之交叉部。
記憶體單元係包含經串聯連接之電阻變化元件與二極體。
於此種記憶體單元陣列11中，列線RL1、RL2、RL3、RL4及行線CL1、CL2、CL3、CL4僅為線與間隙之圖案，無需考慮該等上下之導電線之接合偏差。
因此，可使記憶體單元陣列11內之位置對準精度極其寬鬆，從而可容易地進行製造。
第一解碼器12包含開關電路RSW1、RSW2、RSW3、RSW4與及電路RAD1、RAD2、RAD3、RAD4。
開關電路RSW1、RSW2、RSW3、RSW4與及電路RAD1、RAD2、RAD3、RAD4例如包含CMOS(complementary metal oxide semiconductor，互補金屬氧化物半導體)電路。
於位址訊號RA1、RA2均為「L」時，及電路RAD1之輸出訊號變成「H」，藉由開關電路RSW1使列線RL1電性連接於脈衝整形電路17。此時，及電路RAD2、RAD3、RAD4之輸出訊號為「L」，藉由開關電路RSW2、RSW3、RSW4將列線RL2、RL3、RL4固定為固定電壓(此處為接地電壓)。
於位址訊號RA1為「H」，位址訊號RA2為「L」時，及電路RAD2之輸出訊號變成「H」，藉由開關電路RSW2使列線RL2電性連接於脈衝整形電路17。此時，及電路RAD1、RAD3、RAD4之輸出訊號為「L」，藉由開關電路RSW1、RSW3、RSW4將列線RL1、RL3、RL4固定為固定電壓。
於位址訊號RA1為「L」，位址訊號RA2為「H」時，及電路RAD3之輸出訊號變成「H」，藉由開關電路RSW3使列線RL3電性連接於脈衝整形電路17。此時，及電路RAD1、RAD2、RAD4之輸出訊號為「L」，藉由開關電路RSW1、RSW2、RSW4將列線RL1、RL2、RL4固定為固定電壓。
於位址訊號RA1、RA2均為「H」時，及電路RAD4之輸出訊號變成「H」，藉由開關電路RSW4使列線RL4電性連接於脈衝整形電路17。此時，及電路RAD1、RAD2、RAD3之輸出訊號為「L」，藉由開關電路RSW1、RSW2、RSW3將列線RL1、RL2、RL3固定為固定電壓。
第二解碼器13係包含開關電路CSW1、CSW2、CSW3、CSW4與及電路CAD1、CAD2、CAD3、CAD4。
開關電路CSW1、CSW2、CSW3、CSW4與及電路CAD1、CAD2、CAD3、CAD4例如包含CMOS電路。
於位址訊號CA1、CA2均為「L」時，及電路CAD1之輸出訊號變成「H」，藉由開關電路CSW1將行線CL1固定為固定電壓(此處為接地電壓)。此時，及電路CAD2、CAD3、CAD4之輸出訊號為「L」，藉由開關電路CSW2、CSW3、CSW4使行線CL2、CL3、CL4電性連接於脈衝整形電路17。
於位址訊號CA1為「H」，位址訊號CA2為「L」時，及電路CAD2之輸出訊號變成「H」，藉由開關電路CSW2將行線CL2固定為固定電壓。此時，及電路CAD1、CAD3、CAD4之輸出訊號為「L」，藉由開關電路CSW1、CSW3、CSW4使行線CL1、CL3、CL4電性連接於脈衝整形電路17。
於位址訊號CA1為「L」，位址訊號CA2為「H」時，及電路CAD3之輸出訊號變成「H」，藉由開關電路CSW3將行線CL3固定為固定電壓。此時，及電路CAD1、CAD2、CAD4之輸出訊號為「L」，藉由開關電路CSW1、CSW2、CSW4使行線CL1、CL2、CL4電性連接於脈衝整形電路17。
於位址訊號CA1、CA2均為「H」時，及電路CAD4之輸出訊號變成「H」，藉由開關電路CSW4將行線CL4固定為固定電壓。此時，及電路CAD1、CAD2、CAD3之輸出訊號為「L」，藉由開關電路CSW1、CSW2、CSW3使行線CL1、CL2、CL3電性連接於脈衝整形電路17。
C.　效果
對第一實施形態之效果加以說明。
圖18表示寫入時之記憶體單元陣列之等效電路。
RL1、RL2、RL3、RL4為列線，CL1、CL2、CL3、CL4為行線。
自電壓脈衝整形電路17所輸出之電壓脈衝係施加於所選擇之一根列線RL3及未選擇之複數根行線CL1、CL3、CL4中。將未選擇之複數根列線RL1、RL2、RL4及所選擇之一根行線CL2設定為固定電壓，例如接地電壓。
於所選擇之記憶體單元M(sel)內，由於順向偏壓施加於二極體中，因此較大的電壓施加於電阻變化元件中而進行寫入。
於該狀態下，於未選擇之記憶體單元M(unsel)內，如圖19所示，由於逆向偏壓施加於二極體中，因此二極體變成與具有耦合電容Cd之電容器C等價。
此處，於圖18及圖19中，電壓脈衝整形電路17內之電流限制元件R具有電阻值Ra，電容器C具有靜電容量Ca。又，未選擇之記憶體單元M(unsel)內之電阻變化元件RE具有電阻值Rm，電容器(二極體)C具有耦合電容Cd。
又，自電壓脈衝整形電路所輸出之電壓脈衝之上升時間或下降時間為T1，最大電壓值為Vf。
此時，若解關於電流及電壓之微分方程式，則施加於電阻變化元件RE(電阻值Rm)之兩端之電壓Vm於時刻t時之值係由如下方式求得，即當t<T1時，由下述[數1]求得Vm(t)，
[數1]
當t>T1時，由下述[數2]求得Vm(t)。
[數2]
若將T1設定為20nsec，將二極體之耦合電容Cd設定為1×10-18 F，將電阻變化元件之電阻值(高電阻狀態之電阻值)Rm設定為5GΩ，則如圖24所示，可將施加於電阻變化元件Rm之電壓Vm之最大值抑制至V0之最大值之25%以下。
其結果，即使將V0設定為Vset(=V0set+Vdon+α)，Vm之最大值亦不會超過V0set，從而可防止未選擇之記憶體單元內之電阻變化元件自高電阻狀態轉變成低電阻狀態之誤寫入。
又，由式(1)及式(2)可知，施加於電阻變化元件之電壓Vm之最大值Vmax由下述[數3]求得。
[數3]
因此，只要以不使由式(3)所求得之Vmax超過V0set之方式設定上升時間/下降時間T1，便可享受本發明之效果。
由式(3)可明確，決定Vmax之重要參數係脈衝之上升時間T1與電阻變化元件之電阻值Rm及二極體之耦合電容Cd之乘積的比。若將該比設定為x，則變成Vmax/Vf=(1-exp(-x))/x。
右邊為於x=0時變成1之單調遞減函數，且於x>1時變得小於0.63，具有使Vmax減少之效果。
即，若使電壓脈衝之上升時間/下降時間T1大於電阻變化元件之電阻值之最大值即高電阻狀態之電阻值與二極體之耦合電容的乘積，則上述之比x變得大於1，因此本發明之效果得以發揮。
此處，電壓脈衝之最小值及最大值一定(直線)，而且若考慮自最小值向最大值直線變化之波形，則自最小值變化至最大值為止之上升時間/下降時間T1與本發明中所定義之實效上升時間/實效下降時間Ti具有Ti=0.8×T1之關係。
又，作為用以以不使由式(3)所求得之Vmax超過V0set之方式實現實效上升時間Ti的Ca及Ra之值，例如如下。
由於當T1為20nsec時，CaRa=7.28nsec，因此若使Ca=1pF，則將Ra設定為7.28kΩ以上。由於當T1為10nsec時，CaRa=3.64nsec，因此若使Ca=1pF，則將Ra設定為3.64kΩ以上。
上述結論可由如下原因導出，即自式(1)導出實效上升時間Ti=(1n9)×(CaRa)之關係，且具有Ti=0.8×T1之關係，因此CaRa=0.8/(1n9)×T1之關係式成立。
D.　其他
於第一實施形態中，當使用電阻元件作為電壓脈衝整形電路內之電流限制元件時，電阻元件可包含半導體基板內之擴散電阻，亦可包含半導體基板上之多晶矽電阻。
又，當使用P通道MOSFET作為電壓脈衝整形電路內之電流限制元件時，P通道MOSFET於電流飽和區域作為恆定電流元件而發揮功能，因此上升波形及下降波形可獲得直線的理想波形。
進而，當使用P通道MOSFET作為電壓脈衝整形電路內之電流限制元件時，於寫入後，可使電容器中所充入之電荷經由P通道MOSFET而迅速地放電。因此，該構成於高速並反覆進行寫入時有利。
又，電壓脈衝整形電路可於複數根列線側及複數根行線側共用地僅設置一個，亦可針對複數根列線側設置一個，且針對複數根行線側設置一個來代替上述方式。
進而，電壓脈衝整形電路內之電流限制元件之電阻值及電容器之靜電容之值較好的是考慮傳送電壓脈衝之導電線的寄生電阻及寄生電容後決定。又，亦可僅由導電線之寄生電阻及寄生電容構成電壓脈衝整形電路內之電流限制元件及電容器。
(2)　第二實施形態
第二實施形態係第一實施形態之變形例。
根據本發明所作為對象之誤寫入之發生機制，有可能於將逆向偏壓施加於二極體的未選擇之記憶體單元中產生誤寫入。
因此，就防止對於將逆向偏壓施加於二極體的未選擇之記憶體單元的誤寫入之觀點而言，只要僅延長施加於未選擇之複數根行線之電壓脈衝的實效上升時間及實效下降時間，便可達成本發明之目的。
因此，於第二實施形態中，對所選擇之一根列線如先前般供給自電壓脈衝生成電路所輸出之電壓脈衝，對未選擇之複數根行線供給自電壓脈衝整形電路所輸出之電壓脈衝。
A.　整體圖
圖3表示本發明之第二實施形態之電阻變化記憶體。
關於記憶體單元陣列11、第一解碼器12、第二解碼器13、位址緩衝器14、控制電路15、電壓脈衝生成電路16及電壓脈衝整形電路17之構成及功能，與第一實施形態相同。
第二實施形態與第一實施形態之不同點在於：將由電壓脈衝生成電路16所生成之電壓脈衝經由第一解碼器12供給至選自複數根列線RL1~RLn之中之一根列線。
電壓脈衝生成電路16若接收到控制訊號CNT，則生成具有特定大小(電壓值)及特定寬度(持續時間)的電壓脈衝。電壓脈衝整形電路17延長自電壓脈衝生成電路16所輸出之電壓脈衝之上升時間及下降時間。
由電壓脈衝生成電路16所生成之電壓脈衝係經由第一解碼器12而供給至選自複數根列線RL1~RLn之中之一根列線。又，由電壓脈衝整形電路17進行波形整形所得之電壓脈衝係經由第二解碼器13而供給至複數根行線CL1~CLm之中未選擇之複數根行線。
此時，將未選擇之複數根列線及所選擇之一根行線設定為固定電壓，例如接地電壓。
B.　局部圖
圖4表示圖3之電阻變化記憶體內之記憶體單元陣列、第一解碼器及第二解碼器之電路例。
於該例中，為了便於說明，將列線之數量設定為四根，將行線之數量設定為四根。
於記憶體單元陣列11內，四根列線RL1、RL2、RL3、RL4於第一方向上延伸，四根行線CL1、CL2、CL3、CL4於第二方向上延伸。記憶體單元分別配置於列線RL1、RL2、RL3、RL4與行線CL1、CL2、CL3、CL4之交叉部。
記憶體單元係包含經串聯連接之電阻變化元件與二極體。
於此種記憶體單元陣列11中，列線RL1、RL2、RL3、RL4及行線CL1、CL2、CL3、CL4僅為線與間隙之圖案，無需考慮該等上下之導電線之接合偏差。
因此，可使記憶體單元陣列11內之位置對準精度極其寬鬆，從而可容易地進行製造。
第一解碼器12係包含開關電路RSW1、RSW2、RSW3、RSW4與及電路RAD1、RAD2、RAD3、RAD4。
開關電路RSW1、RSW2、RSW3、RSW4與及電路RAD1、RAD2、RAD3、RAD4例如包含CMOS電路。
關於利用位址訊號RA1、RA2之值使及電路RAD1、RAD2、RAD3、RAD4及開關電路RSW1、RSW2、RSW3、RSW4如何動作，與第一實施形態相同，因此於此處省略說明。
第二解碼器13係包含開關電路CSW1、CSW2、CSW3、CSW4與及電路CAD1、CAD2、CAD3、CAD4。
開關電路CSW1、CSW2、CSW3、CSW4與及電路CAD1、CAD2、CAD3、CAD4例如包含CMOS電路。
關於利用位址訊號CA1、CA2之值使及電路CAD1、CAD2、CAD3、CAD4及開關電路CSW1、CSW2、CSW3、CSW4如何動作，與第一實施形態相同，因此於此處省略說明。
C.　效果
根據第二實施形態，可與第一實施形態同樣地防止誤寫入。
即，只要以不使由第一實施形態之式(3)所求得之Vmax超過V0set的方式設定上升時間/下降時間T1即可。
又，只要使電壓脈衝之上升時間/下降時間T1大於電阻變化元件之電阻值之最大值即高電阻狀態之電阻值與二極體之耦合電容的乘積即可。
D.　其他
於第二實施形態中，亦可進行與第一實施形態相同之變更。
於第二實施形態中，施加於所選擇之一根列線之電壓脈衝的實效上升時間/實效下降時間與施加於未選擇之複數根行線之電壓脈衝的實效上升時間/實效下降時間不同，因此於寫入時，有可能於複數根列線與複數根行線之間流通潛行電流(sneak current)。
在電阻變化記憶體之規格上，於產生此種潛行電流之情形時，較好的是採用第一實施形態。又，於未產生該潛行電流、或者即使產生亦不會成為太大的問題之情形時，較好的是採用第二實施形態。
(3)　第三實施形態
第三實施形態與第一實施形態相比，於電壓脈衝整形電路之位置具有特徵。於該實施形態中，藉由將電壓脈衝整形電路鄰接地配置於記憶體單元陣列11處，而縮短經波形整形之電壓脈衝之傳輸距離，防止該電壓脈衝之波形變形，並謀求記憶體動作之穩定化。
A.　整體圖
圖5表示本發明之第三實施形態之電阻變化記憶體。
於記憶體單元陣列21之第一方向之一端側配置有第一解碼器22，在與記憶體單元陣列21之第一方向交叉之第二方向之一端側配置有第二解碼器23。複數根列線RL1~RLn(n為2以上之自然數)自第一解碼器22向第一方向延伸。複數根行線CL1~CLm(m為2以上之自然數)自第二解碼器23向第二方向延伸。
位址訊號於讀出/寫入/消除時被輸入至位址緩衝器24中。位址訊號之一部分被自位址緩衝器24輸入至第一解碼器22，位址訊號之另一部分被自位址緩衝器24輸入至第二解碼器23。
第一解碼器22基於位址訊號而選擇複數根列線RL1~RLn之中之一根。又，第二解碼器23基於位址訊號而選擇複數根行線CL1~CLm之中之一根。
控制電路25於寫入(設定)時輸出允許生成電壓脈衝之控制訊號CNT。
電壓脈衝生成電路26若接收到控制訊號CNT，則生成具有特定大小(電壓值)及特定寬度(持續時間)的電壓脈衝。
電壓脈衝生成電路26例如包含如圖13所示之邏輯電路。於圖13中，輸入訊號IN相當於控制訊號CNT。若輸入訊號IN自「L(Low)」變成「H(high)」，則具有特定大小及特定寬度的電壓脈衝作為輸出訊號OUT而輸出。
由電壓脈衝生成電路26所生成之電壓脈衝經由第一解碼器22而輸入至電壓脈衝整形電路27中。又，由電壓脈衝生成電路26所生成之電壓脈衝經由第二解碼器23而輸入至電壓脈衝整形電路28中。
電壓脈衝整形電路27、28進行電壓脈衝之波形整形。具體而言，電壓脈衝整形電路27、28延長自電壓脈衝生成電路26所輸出之電壓脈衝之實效上升時間及實效下降時間。
為了延長電壓脈衝之實效上升時間及實效下降時間，故電壓脈衝整形電路27、28由例如如圖14及圖15所示之CR電路(時間常數電路)所構成。C(電容)由電容器所構成，R(電阻)由電阻元件或MOS電晶體(開啟電阻)等電流限制元件所構成。
由電壓脈衝整形電路27進行波形整形之電壓脈衝被供給至選自複數根列線RL1~RLn之中之一根列線。又，由電壓脈衝整形電路28進行波形整形之電壓脈衝被供給至複數根行線CL1~CLm之中未選擇之複數根行線。
此時，將未選擇之複數根列線及所選擇之一根行線設定為固定電壓，例如接地電壓。
再者，作為電壓脈衝整形電路27，較好的是圖14或圖15所示之電壓脈衝整形電路逐個地連接於複數根列線RL1~RLn之各個。
於此情形時，由於自電壓脈衝生成電路26所輸出之電壓脈衝被供給至與由第一解碼器22所選擇之1根列線相對應的電壓脈衝整形電路中，因此可將經波形整形之電壓脈衝供給至所選擇之1根列線中。
同樣地，作為電壓脈衝整形電路28，較好的是圖14或圖15所示之電壓脈衝整形電路亦逐個地連接於複數根行線CL1~CLm之各個。
於此情形時，由於自電壓脈衝生成電路26所輸出之電壓脈衝被供給至與除由第二解碼器23所選擇之1根行線以外之剩餘的所有行線相對應之複數個電壓脈衝整形電路中，因此可將經波形整形之電壓脈衝供給至未選擇之複數根行線。
B.　局部圖
圖6表示圖5之電阻變化記憶體內之記憶體單元陣列、第一解碼器及第二解碼器之電路例。
於該例中，為了便於說明，將列線之數量設定為四根，將行線之數量設定為四根。
於記憶體單元陣列21內，四根列線RL1、RL2、RL3、RL4於第一方向上延伸，四根行線CL1、CL2、CL3、CL4於第二方向上延伸。記憶體單元分別配置於列線RL1、RL2、RL3、RL4與行線CL1、CL2、CL3、CL4之交叉部。
記憶體單元係包含經串聯連接之電阻變化元件與二極體。
於此種記憶體單元陣列21中，列線RL1、RL2、RL3、RL4及行線CL1、CL2、CL3、CL4僅為線與間隙之圖案，無需考慮該等上下之導電線之接合偏差。
因此，可使記憶體單元陣列21內之位置對準精度極其寬鬆，從而可容易地進行製造。
第一解碼器22係包含開關電路RSW1、RSW2、RSW3、RSW4與及電路RAD1、RAD2、RAD3、RAD4。
開關電路RSW1、RSW2、RSW3、RSW4與及電路RAD1、RAD2、RAD3、RAD4例如包含CMOS電路。
於位址訊號RA1、RA2均為「L」時，及電路RAD1之輸出訊號變成「H」，藉由開關電路RSW1使列線RL1電性連接於脈衝生成電路26。此時，及電路RAD2、RAD3、RAD4之輸出訊號為「L」，藉由開關電路RSW2、RSW3、RSW4將列線RL2、RL3、RL4固定為固定電壓(此處為接地電壓)。
因此，自電壓脈衝生成電路26所輸出之電壓脈衝由連接於列線RL1之電壓脈衝整形電路進行波形整形後，供給至列線RL1中。
於位址訊號RA1為「H」，位址訊號RA2為「L」時，及電路RAD2之輸出訊號變成「H」，藉由開關電路RSW2使列線RL2電性連接於脈衝生成電路26。此時，及電路RAD1、RAD3、RAD4之輸出訊號為「L」，藉由開關電路RSW1、RSW3、RSW4將列線RL1、RL3、RL4固定為固定電壓。
因此，自電壓脈衝生成電路26所輸出之電壓脈衝由連接於列線RL2之電壓脈衝整形電路進行波形整形後，供給至列線列線RL2中。
於位址訊號RA1為「L」，位址訊號RA2為「H」時，及電路RAD3之輸出訊號變成「H」，藉由開關電路RSW3使列線RL3電性連接於脈衝生成電路26。此時，及電路RAD1、RAD2、RAD4之輸出訊號為「L」，藉由開關電路RSW1、RSW2、RSW4將列線RL1、RL2、RL4固定為固定電壓。
因此，自電壓脈衝生成電路26所輸出之電壓脈衝由連接於列線RL3之電壓脈衝整形電路進行波形整形後，供給至列線RL3中。
於位址訊號RA1、RA2均為「H」時，及電路RAD4之輸出訊號變成「H」，藉由開關電路RSW4使列線RL4電性連接於脈衝生成電路26。此時，及電路RAD1、RAD2、RAD3之輸出訊號為「L」，藉由開關電路RSW1、RSW2、RSW3將列線RL1、RL2、RL3固定為固定電壓。
因此，自電壓脈衝生成電路26所輸出之電壓脈衝由連接於列線RL4之電壓脈衝整形電路進行波形整形後，供給至列線RL4中。
第二解碼器23係包含開關電路CSW1、CSW2、CSW3、CSW4與及電路CAD1、CAD2、CAD3、CAD4。
開關電路CSW1、CSW2、CSW3、CSW4與及電路CAD1、CAD2、CAD3、CAD4例如包含CMOS電路。
於位址訊號CA1、CA2均為「L」時，及電路CAD1之輸出訊號變成「H」，藉由開關電路CSW1將行線CL1固定為固定電壓(此處為接地電壓)。此時，及電路CAD2、CAD3、CAD4之輸出訊號為「L」，藉由開關電路CSW2、CSW3、CSW4使行線CL2、CL3、CL4電性連接於脈衝生成電路26。
因此，自電壓脈衝生成電路26所輸出之電壓脈衝由連接於行線CL2、CL3、CL4之電壓脈衝整形電路進行波形整形後，供給至行線CL2、CL3、CL4。
於位址訊號CA1為「H」，位址訊號CA2為「L」時，及電路CAD2之輸出訊號變成「H」，藉由開關電路CSW2將行線CL2固定為固定電壓。此時，及電路CAD1、CAD3、CAD4之輸出訊號為「L」，藉由開關電路CSW1、CSW3、CSW4使行線CL1、CL3、CL4電性連接於脈衝生成電路26。
因此，自電壓脈衝生成電路26所輸出之電壓脈衝由連接於行線CL1、CL3、CL4之電壓脈衝整形電路進行波形整形後，供給至行線CL1、CL3、CL4。
於位址訊號CA1為「L」，位址訊號CA2為「H」時，及電路CAD3之輸出訊號變成「H」，藉由開關電路CSW3將行線CL3固定為固定電壓。此時，及電路CAD1、CAD2、CAD4之輸出訊號為「L」，藉由開關電路CSW1、CSW2、CSW4使行線CL1、CL2、CL4電性連接於脈衝生成電路26。
因此，自電壓脈衝生成電路26所輸出之電壓脈衝藉由連接於行線CL1、CL2、CL4之電壓脈衝整形電路進行波形整形後，將該電壓脈衝供給至行線CL1、CL2、CL4。
於位址訊號CA1、CA2均為「H」時，及電路CAD4之輸出訊號變成「H」，藉由開關電路CSW4將行線CL4固定為固定電壓。此時，及電路CAD1、CAD2、CAD3之輸出訊號為「L」，藉由開關電路CSW1、CSW2、CSW3使行線CL1、CL2、CL3電性連接於脈衝生成電路26。
因此，自電壓脈衝生成電路26所輸出之電壓脈衝由連接於行線CL1、CL2、CL3之電壓脈衝整形電路進行波形整形後，供給至行線CL1、CL2、CL3。
C.　效果
對第三實施形態之效果加以說明。
圖20表示寫入時之記憶體單元陣列之等效電路。
RL1、RL2、RL3、RL4為列線，CL1、CL2、CL3、CL4為行線。
由直接連接於列線RL3之電壓脈衝整形電路27進行波形整形所得之電壓脈衝係施加於所選擇之一根列線RL3中，由直接連接於行線CL1、CL3、CL4之電壓脈衝整形電路28進行波形整形所得之電壓脈衝係施加於未選擇之複數根行線CL1、CL3、CL4中。
將未選擇之複數根列線RL1、RL2、RL4及所選擇之一根行線CL2設定為固定電壓，例如接地電壓。
於所選擇之記憶體單元M(sel)內，順向偏壓施加於二極體中，因此較大的電壓施加於電阻變化元件中而進行寫入。
於該狀態下，於未選擇之記憶體單元M(unsel)內，如圖21所示，逆向偏壓施加於二極體中，因此二極體變成與具有耦合電容Cd之電容器C等價。
此處，於圖20及圖21中，電壓脈衝整形電路28內之電流限制元件R具有電阻值Ra，電容器C具有電容Ca。又，未選擇之記憶體單元M(unsel)內之電阻變化元件RE具有電阻值Rm，電容器(二極體)C具有耦合電容Cd。
又，自電壓脈衝整形電路所輸出之電壓脈衝之上升時間或下降時間為T1，最大電壓值為Vf。
此時，若解關於電流及電壓之微分方程式，則施加於電阻變化元件RE(電阻值Rm)之兩端之電壓Vm於時刻t時之值係由如下方式求得，即當t<T1時，由下述[數4]求得Vm(t)，
[數4]
當t>T1時，由下述[數5]求得Vm(t)。
[數5]
若將T1設定為20nsec，將二極體之耦合電容Cd設定為1×10-18 F，將電阻變化元件之電阻值(高電阻狀態之電阻值)Rm設定為5GΩ，則如圖24所示，可將施加於電阻變化元件Rm之電壓Vm之最大值抑制至V0之最大值之25%以下。
其結果，即使將V0設定為Vset(=V0set+Vdon+α)，Vm之最大值亦不會超過V0set，從而可防止未選擇之記憶體單元內之電阻變化元件自高電阻狀態轉變成低電阻狀態之誤寫入。
又，由式(4)及式(5)可知，施加於電阻變化元件之電壓Vm之最大值Vmax由下述[數6]求得。
[數6]
因此，只要以不使由式(6)所求得之Vmax超過V0set之方式設定上升時間/下降時間T1，便可享受本發明之效果。
由式(6)可明確，決定Vmax之重要參數係脈衝之上升時間T1與電阻變化元件之電阻值Rm及二極體之耦合電容Cd之乘積的比。若將該比設定為x，則變成Vmax/Vf=(1-exp(-x))/x。
右邊為於x=0時變成1之單調遞減函數，且於x>1時變得小於0.63，具有使Vmax減少之效果。
即，若使電壓脈衝之上升時間/下降時間T1大於電阻變化元件之電阻值之最大值即高電阻狀態之電阻值與二極體之耦合電容的乘積，則上述之比x變得大於1，因此本發明之效果得以發揮。
此處，電壓脈衝之最小值及最大值一定(直線)，而且若考慮自最小值向最大值直線變化之波形，則自最小值變化至最大值為止之上升時間/下降時間T1與本發明中所定義之實效上升時間/實效下降時間Ti具有Ti=0.8×T1之關係。
又，作為用以以不使由式(6)所求得之Vmax超過V0set之方式實現實效上升時間Ti的Ca及Ra之值，例如如下。
當T1為20nsec時，CaRa=7.28nsec，因此若使Ca=1pF，則將Ra設定為7.28kΩ以上。當T1為10nsec時，CaRa=3.64nsec，因此若使Ca=1pF，則將Ra設定為3.64kΩ以上。
上述結論可由如下原因導出，即自式(4)導出實效上升時間Ti=(ln9)×(CaRa)之關係，且具有Ti=0.8×T1之關係，因此CaRa=0.8/(ln9)×T1之關係式成立。
D.　其他
於第三實施形態中，當使用電阻元件作為電壓脈衝整形電路內之電流限制元件時，電阻元件可包含半導體基板內之擴散電阻，亦可包含半導體基板上之多晶矽電阻。
又，當使用P通道MOSFET作為電壓脈衝整形電路內之電流限制元件時，P通道MOSFET於電流飽和區域作為恆定電流元件而發揮功能，因此上升波形及下降波形可獲得直線的理想波形。
進而，當使用P通道MOSFET作為電壓脈衝整形電路內之電流限制元件時，於寫入後，可使電容器中所充入之電荷經由P通道MOSFET而迅速地放電。因此，該構成於高速並反覆進行寫入時有利。
又，電壓脈衝整形電路內之電流限制元件之電阻值及電容器之電容值較好的是考慮傳送電壓脈衝之導電線的寄生電阻及寄生電容後決定。又，亦可僅由導電線之寄生電阻及寄生電容構成電壓脈衝整形電路內之電流限制元件及電容器。
(4)　第四實施形態
第四實施形態係第三實施形態之變形例。
根據本發明所作為對象之誤寫入之發生機制，有可能於將逆向偏壓施加於二極體的未選擇之記憶體單元中產生誤寫入。
因此，就防止對於將逆向偏壓施加於二極體的未選擇之記憶體單元的誤寫入之觀點而言，只要僅延長施加於未選擇之複數根行線之電壓脈衝的實效上升時間及實效下降時間，便可達成本發明之目的。
因此，於第四實施形態中，對所選擇之一根列線如先前般供給自電壓脈衝生成電路所輸出之電壓脈衝，對未選擇之複數根行線供給自電壓脈衝整形電路所輸出之電壓脈衝。
A.　整體圖
圖7表示本發明之第四實施形態之電阻變化記憶體。
關於記憶體單元陣列21、第一解碼器22、第二解碼器23、位址緩衝器24、控制電路25、電壓脈衝生成電路26及電壓脈衝整形電路28之構成及功能，與第三實施形態相同。
第四實施形態與第三實施形態之不同點在於：第三實施形態中之連接於複數根列線RL1~RLn之電壓脈衝整形電路並不存在，且由電壓脈衝生成電路26所生成之電壓脈衝經由第一解碼器22而供給至選自複數根列線RL1~RLn之中之一根列線。
電壓脈衝生成電路26若接收到控制訊號CNT，則生成具有特定大小(電壓值)及特定寬度(持續時間)的電壓脈衝。
由電壓脈衝生成電路26所生成之電壓脈衝係經由第一解碼器22而供給至選自複數根列線RL1~RLn之中之一根列線。
由電壓脈衝生成電路26所生成之電壓脈衝係經由第二解碼器23而供給至電壓脈衝整形電路28，該電壓脈衝整形電路28與複數根行線CL1~CLm之中，除所選擇之一根行線以外之剩餘的未選擇之複數根行線連接。
電壓脈衝整形電路28延長自電壓脈衝生成電路26所輸出之電壓脈衝之實效上升時間及實效下降時間。
由電壓脈衝整形電路28進行波形整形所得之電壓脈衝被供給至複數根行線CL1~CLm之中未選擇之複數根行線。
此時，將未選擇之複數根列線及所選擇之一根行線設定為固定電壓，例如接地電壓。
B.　局部圖
圖8表示圖7之電阻變化記憶體內之記憶體單元陣列、第一解碼器及第二解碼器之電路例。
於該例中，為了便於說明，將列線之數量設定為四根，將行線之數量設定為四根。
於記憶體單元陣列21內，四根列線RL1、RL2、RL3、RL4於第一方向上延伸，四根行線CL1、CL2、CL3、CL4於第二方向上延伸。記憶體單元分別配置於列線RL1、RL2、RL3、RL4與行線CL1、CL2、CL3、CL4之交叉部。
記憶體單元係包含經串聯連接之電阻變化元件與二極體。
於此種記憶體單元陣列21中，列線RL1、RL2、RL3、RL4及行線CL1、CL2、CL3、CL4僅為線與間隙之圖案，無需考慮該等上下之導電線之接合偏差。
因此，可使記憶體單元陣列21內之位置對準精度極其寬鬆，從而可容易地進行製造。
第一解碼器22係包含開關電路RSW1、RSW2、RSW3、RSW4與及電路RAD1、RAD2、RAD3、RAD4。
開關電路RSW1、RSW2、RSW3、RSW4與及電路RAD1、RAD2、RAD3、RAD4例如包含CMOS電路。
關於利用位址訊號RA1、RA2之值使及電路RAD1、RAD2、RAD3、RAD4及開關電路RSW1、RSW2、RSW3、RSW4如何動作，由於與第三實施形態與相同，因此於此處省略說明。
第二解碼器23係包含開關電路CSW1、CSW2、CSW3、CSW4與及電路CAD1、CAD2、CAD3、CAD4。
開關電路CSW1、CSW2、CSW3、CSW4與及電路CAD1、CAD2、CAD3、CAD4例如包含CMOS電路。
關於利用位址訊號CA1、CA2之值使及電路CAD1、CAD2、CAD3、CAD4及開關電路CSW1、CSW2、CSW3、CSW4如何動作，由於與第三實施形態相同，因此於此處省略說明。
C.　效果
根據第四實施形態，可與第三實施形態同樣地防止誤寫入。
即，只要以不使由第三實施形態之式(6)所求得之Vmax超過V0set的方式設定上升時間/下降時間T1即可。
又，只要使電壓脈衝之上升時間/下降時間T1大於電阻變化元件之電阻值之最大值即高電阻狀態之電阻值與二極體之耦合電容的乘積即可。
D.　其他
於第四實施形態中，亦可進行與第三實施形態相同之變更。
於第四實施形態中，由於施加於所選擇之一根列線之電壓脈衝的實效上升時間/實效下降時間與施加於未選擇之複數根行線之電壓脈衝的實效上升時間/實效下降時間不同，因此於寫入時，有可能於複數根列線與複數根行線之間流通潛行電流。
在電阻變化記憶體之規格上，於產生此種潛行電流之情形時，較好的是採用第三實施形態。又，於未產生該潛行電流、或者即使產生亦不會成為太大的問題之情形時，較好的是採用第四實施形態。
(5)　第五實施形態
第五實施之形態與第一實施形態相比，於電壓脈衝生成/整形電路之位置具有特徵。於該實施形態中，藉由將電壓脈衝生成/整形電路鄰接配置於記憶體單元陣列11處，而縮短電壓脈衝之傳輸距離，防止該電壓脈衝之波形變形，並謀求記憶體動作之穩定化。
A.　整體圖
圖9表示本發明之第五實施形態之電阻變化記憶體。
於記憶體單元陣列31之第一方向之一端側配置有第一解碼器32，在與記憶體單元陣列31之第一方向交叉之第二方向之一端側配置有第二解碼器33。複數根列線RL1~RLn(n為2以上之自然數)自第一解碼器32向第一方向延伸。複數根行線CL1~CLm(m為2以上之自然數)自第二解碼器33向第二方向延伸。
位址訊號於讀出/寫入/消除時被輸入至位址緩衝器34。位址訊號之一部分被自位址緩衝器34輸入至第一解碼器32，位址訊號之另一部分被自位址緩衝器34輸入至第二解碼器33。
第一解碼器32基於位址訊號而選擇複數根列線RL1~RLn之中之一根。又，第二解碼器33基於位址訊號而選擇複數根行線CL1~CLm之中之一根。
控制電路35於寫入(設置)時輸出允許生成電壓脈衝之控制訊號CNT。
電壓脈衝生成/整形電路37、38若接收到控制訊號CNT，則自電源36生成具有特定大小(電壓值)及特定寬度(持續時間)的電壓脈衝並對該電壓脈衝進行整形。
電壓脈衝生成/整形電路37、38之中生成電壓脈衝之部分例如包含如圖13所示之邏輯電路。於圖13中，輸入訊號IN相當於控制訊號CNT。若輸入訊號IN自「L(Low)」變成「H(high)」，則具有特定大小及特定寬度的電壓脈衝作為輸出訊號OUT而輸出。
電壓脈衝生成/整形電路37、38之中對電壓脈衝進行整形之部分例如包含如圖14及圖15所示之CR電路(時間常數電路)。
電壓脈衝生成/整形電路37、38之中對電壓脈衝進行整形之部分進行電壓脈衝之波形整形。具體而言，電壓脈衝生成/整形電路37、38之中對電壓脈衝進行整形之部分延長自電壓脈衝生成/整形電路37、38之中生成電壓脈衝之部分所輸出之電壓脈衝的實效上升時間及實效下降時間。
自電壓脈衝生成/整形電路37所輸出之電壓脈衝被供給至選自複數根列線RL1~RLn之中之一根列線。又，自電壓脈衝生成/整形電路38所輸出之電壓脈衝被供給至複數根行線CL1~CLm之中未選擇之複數根行線。
此時，將未選擇之複數根列線及所選擇之一根行線設定為固定電壓，例如接地電壓。
再者，電壓脈衝生成/整形電路37之中生成電壓脈衝之部分較好的是針對複數根列線RL1~RLn共用地設置一個。又，電壓脈衝生成/整形電路37之中對電壓脈衝進行整形之部分較好的是逐個地連接於複數根列線RL1~RLn之各個。
同樣地，電壓脈衝生成/整形電路38之中生成電壓脈衝之部分較好的是針對複數根行線CL1~CLm共用地設置一個。又，電壓脈衝生成/整形電路38之中對電壓脈衝進行整形之部分較好的是逐個地連接於複數根行線CL1~CLm之各個。
B.　局部圖
圖10表示圖9之電阻變化記憶體內之記憶體單元陣列、第一解碼器及第二解碼器之電路例。
於該例中，為了便於說明，將列線之數量設定為四根，將行線之數量設定為四根。
於記憶體單元陣列31內，四根列線RL1、RL2、RL3、RL4於第一方向上延伸，四根行線CL1、CL2、CL3、CL4於第二方向上延伸。記憶體單元分別配置於列線RL1、RL2、RL3、RL4與行線CL1、CL2、CL3、CL4之交叉部。
記憶體單元係包含經串聯連接之電阻變化元件與二極體。
於此種記憶體單元陣列31中，列線RL1、RL2、RL3、RL4及行線CL1、CL2、CL3、CL4僅為線與間隙之圖案，無需考慮該等上下之導電線之接合偏差。
因此，可使記憶體單元陣列31內之位置對準精度極其寬鬆，從而可容易地進行製造。
第一解碼器32係包含開關電路RSW1、RSW2、RSW3、RSW4與及電路RAD1、RAD2、RAD3、RAD4。
開關電路RSW1、RSW2、RSW3、RSW4與及電路RAD1、RAD2、RAD3、RAD4例如包含CMOS電路。
於位址訊號RA1、RA2均為「L」時，及電路RAD1之輸出訊號變成「H」，藉由開關電路RSW1使列線RL1電性連接於電源36。此時，及電路RAD2、RAD3、RAD4之輸出訊號為「L」，藉由開關電路RSW2、RSW3、RSW4將列線RL2、RL3、RL4固定為固定電壓(此處為接地電壓)。
因此，連接於列線RL1之電壓脈衝生成/整形電路自電源36生成電壓脈衝並對其進行整形，然後將其供給至列線RL1。
於位址訊號RA1為「H」，位址訊號RA2為「L」時，及電路RAD2之輸出訊號變成「H」，藉由開關電路RSW2使列線RL2電性連接於電源36。此時，及電路RAD1、RAD3、RAD4之輸出訊號為「L」，藉由開關電路RSW1、RSW3、RSW4將列線RL1、RL3、RL4固定為固定電壓。
因此，連接於列線RL2之電壓脈衝生成/整形電路自電源36生成電壓脈衝並對其進行整形，然後將其供給至列線RL2。
於位址訊號RA1為「L」，位址訊號RA2為「H」時，及電路RAD3之輸出訊號變成「H」，藉由開關電路RSW3使列線RL3電性連接於電源36。此時，及電路RAD1、RAD2、RAD4之輸出訊號為「L」，藉由開關電路RSW1、RSW2、RSW4將列線RL1、RL2、RL4固定為固定電壓。
因此，連接於列線RL3之電壓脈衝生成/整形電路自電源36生成電壓脈衝並對其進行整形，然後將其供給至列線RL3。
於位址訊號RA1、RA2均為「H」時，及電路RAD4之輸出訊號變成「H」，藉由開關電路RSW4使列線RL4電性連接於電源36。此時，及電路RAD1、RAD2、RAD3之輸出訊號為「L」，藉由開關電路RSW1、RSW2、RSW3將列線RL1、RL2、RL3固定為固定電壓。
因此，連接於列線RL4之電壓脈衝生成/整形電路自電源36生成電壓脈衝並對其進行整形，然後將其供給至列線RL4。
第二解碼器33係包含開關電路CSW1、CSW2、CSW3、CSW4與及電路CAD1、CAD2、CAD3、CAD4。
開關電路CSW1、CSW2、CSW3、CSW4與及電路CAD1、CAD2、CAD3、CAD4例如包含CMOS電路。
於位址訊號CA1、CA2均為「L」時，及電路CAD1之輸出訊號變成「H」，藉由開關電路CSW1將行線CL1固定為固定電壓(此處為接地電壓)。此時，及電路CAD2、CAD3、CAD4之輸出訊號為「L」，藉由開關電路CSW2、CSW3、CSW4使行線CL2、CL3、CL4電性連接於電源36。
因此，連接於行線CL2、CL3、CL4之電壓脈衝生成/整形電路自電源36生成電壓脈衝並對其進行整形，然後將其供給至行線CL2、CL3、CL4。
於位址訊號CA1為「H」，位址訊號CA2為「L」時，及電路CAD2之輸出訊號變成「H」，藉由開關電路CSW2將行線CL2固定為固定電壓。此時，及電路CAD1、CAD3、CAD4之輸出訊號為「L」，藉由開關電路CSW1、CSW3、CSW4使行線CL1、CL3、CL4電性連接於電源36。
因此，連接於行線CL1、CL3、CL4之電壓脈衝生成/整形電路自電源36生成電壓脈衝並對其進行整形，然後將其供給至行線CL1、CL3、CL4。
於位址訊號CA1為「L」，位址訊號CA2為「H」時，及電路CAD3之輸出訊號變成「H」，藉由開關電路CSW3將行線CL3固定為固定電壓。此時，及電路CAD1、CAD2、CAD4之輸出訊號為「L」，藉由開關電路CSW1、CSW2、CSW4使行線CL1、CL2、CL4電性連接於電源36。
因此，連接於行線CL1、CL2、CL4之電壓脈衝生成/整形電路自電源36生成電壓脈衝並對其進行整形，然後將其供給至行線CL1、CL2、CL4。
於位址訊號CA1、CA2均為「H」時，及電路CAD4之輸出訊號變成「H」，藉由開關電路CSW4將行線CL4固定為固定電壓。此時，及電路CAD1、CAD2、CAD3之輸出訊號為「L」，藉由開關電路CSW1、CSW2、CSW3使行線CL1、CL2、CL3電性連接於電源36。
因此，連接於行線CL1、CL2、CL3之電壓脈衝生成/整形電路自電源36生成電壓脈衝並對其進行整形，然後將其供給至行線CL1、CL2、CL3。
C.　效果
根據第五實施形態，可與第一實施形態同樣地防止誤寫入。
即，只要以不使由第一實施形態之式(3)所求得之Vmax超過V0set的方式設定上升時間/下降時間T1即可。
又，只要使電壓脈衝之上升時間/下降時間T1大於電阻變化元件之電阻值之最大值即高電阻狀態之電阻值與二極體之耦合電容的乘積即可。
D.　其他
於第五實施形態中，當使用電阻元件作為電壓脈衝生成/整形電路內之電流限制元件時，電阻元件可包含半導體基板內之擴散電阻，亦可包含半導體基板上之多晶矽電阻。
又，當使用P通道MOSFET作為電壓脈衝生成/整形電路內之電流限制元件時，P通道MOSFET於電流飽和區域作為恆定電流元件而發揮功能，因此上升波形及下降波形可獲得直線的理想波形。
進而，當使用P通道MOSFET作為電壓脈衝生成/整形電路內之電流限制元件時，於寫入後，可使電容器中所充入之電荷經由P通道MOSFET而迅速地放電。因此，該構成於高速並反覆進行寫入時有利。
又，電壓脈衝生成/整形電路內之電流限制元件之電阻值及電容器之靜電容之值較好的是考慮傳送電壓脈衝之導電線的寄生電阻及寄生電容後決定。又，亦可僅由導電線之寄生電阻及寄生電容而構成電壓脈衝整形電路內之電流限制元件及電容器。
(6)　第六實施形態
第六實施形態係第五實施形態之變形例。
根據本發明所作為對象之誤寫入之發生機制，有可能於將逆向偏壓施加於二極體的未選擇之記憶體單元中產生誤寫入。
因此，就防止對於將逆向偏壓施加於二極體的未選擇之記憶體單元的誤寫入之觀點而言，只要僅延長施加於未選擇之複數根行線之電壓脈衝的實效上升時間及實效下降時間，便可達成本發明之目的。
因此，於第六實施形態中，對所選擇之一根列線如先前般供給自電壓脈衝生成電路所輸出之電壓脈衝，對未選擇之複數根行線供給自電壓脈衝整形電路所輸出之電壓脈衝。
A.　整體圖
圖11表示本發明之第六實施形態之電阻變化記憶體。
關於記憶體單元陣列31、第一解碼器32、第二解碼器33、位址緩衝器34、控制電路35、電源36及電壓脈衝生成/整形電路38之構成及功能，與第五實施形態相同。
第六實施形態與第五實施形態之不同點在於：藉由將電壓脈衝生成電路37'連接於第五實施形態中之複數根列線RL1~RLn，而將由電壓脈衝生成電路37'所生成之電壓脈衝供給至選自複數根列線RL1~RLn之中之一根列線。
電壓脈衝生成電路37'若接收到控制訊號CNT，則生成具有特定大小(電壓值)及特定寬度(持續時間)的電壓脈衝。
由電壓脈衝生成電路37'所生成之電壓脈衝被供給至複數根列線RL1~RLn之中，由第一解碼器32所選擇之一根列線。
由電壓脈衝生成/整形電路38所生成之電壓脈衝被供給至複數根行線CL1~CLm之中的除由第二解碼器33所選擇之一根行線以外之剩餘的未選擇之複數根行線。
自電壓脈衝生成/整形電路38所輸出之電壓脈衝之實效上升時間及實效下降時間較自電壓脈衝生成電路37'所輸出之電壓脈衝之實效上升時間及實效下降時間更長。
此時，將未選擇之複數根列線及所選擇之一根行線設定為固定電壓，例如接地電壓。
B.　局部圖
圖12表示圖11之電阻變化記憶體內之記憶體單元陣列、第一解碼器及第二解碼器之電路例。
於該例中，為了便於說明，將列線之數量設定為四根，將行線之數量設定為四根。
於記憶體單元陣列31內，四根列線RL1、RL2、RL3、RL4於第一方向上延伸，四根行線CL1、CL2、CL3、CL4於第二方向上延伸。記憶體單元分別配置於列線RL1、RL2、RL3、RL4與行線CL1、CL2、CL3、CL4之交叉部。
記憶體單元係包含經串聯連接之電阻變化元件與二極體。
於此種記憶體單元陣列31中，列線RL1、RL2、RL3、RL4及行線CL1、CL2、CL3、CL4僅為線與間隙之圖案，無需考慮該等上下之導電線之接合偏差。
因此，可使記憶體單元陣列31內之位置對準精度極其寬鬆，從而可容易地進行製造。
第一解碼器32係包含開關電路RSW1、RSW2、RSW3、RSW4與及電路RAD1、RAD2、RAD3、RAD4。
開關電路RSW1、RSW2、RSW3、RSW4與及電路RAD1、RAD2、RAD3、RAD4例如包含CMOS電路。
關於利用位址訊號RA1、RA2之值使及電路RAD1、RAD2、RAD3、RAD4及開關電路RSW1、RSW2、RSW3、RSW4如何動作，由於與第五實施形態相同，因此於此處省略說明。
第二解碼器33係包含開關電路CSW1、CSW2、CSW3、CSW4與及電路CAD1、CAD2、CAD3、CAD4。
開關電路CSW1、CSW2、CSW3、CSW4與及電路CAD1、CAD2、CAD3、CAD4例如包含CMOS電路。
關於利用位址訊號CA1、CA2之值使及電路CAD1、CAD2、CAD3、CAD4及開關電路CSW1、CSW2、CSW3、CSW4如何動作，由於與第五實施形態相同，因此於此處省略說明。
C.　效果
根據第六實施形態，可與第五實施形態同樣地防止誤寫入。
即，只要以不使由第一實施形態之式(3)所求得之Vmax超過V0set的方式設定上升時間/下降時間T1即可。
又，只要使電壓脈衝之上升時間/下降時間T1大於電阻變化元件之電阻值之最大值即高電阻狀態之電阻值與二極體之耦合電容的乘積即可。
D.　其他
於第六實施形態中，亦可進行與第五實施形態相同之變更。
於第六實施形態中，由於施加於所選擇之一根列線之電壓脈衝的實效上升時間/實效下降時間與施加於未選擇之複數根行線之電壓脈衝的實效上升時間/實效下降時間不同，因此於寫入時，有可能於複數根列線與複數根行線之間流通潛行電流。
在電阻變化記憶體之規格上，於產生此種潛行電流之情形時，較好的是採用第五實施形態。又，於未產生該潛行電流、或者即使產生亦不會成為太大的問題之情形時，較好的是採用第六實施形態。
(7)　第七實施形態
第七實施形態係第五實施形態之變形例。
本實施形態之特徵在於：於解碼器內部利用時脈同步控制來進行電壓脈衝之生成。藉此可於列線與行線中使用完全不同長度之電壓脈衝，因此可謀求寫入時間之削減或消耗電力之削減。
A.　整體圖
圖25表示本發明之第七實施形態之電阻變化記憶體。
關於記憶體單元陣列31，第一解碼器32，第二解碼器33，位址緩衝器34，控制電路35，電源36及電壓脈衝整形電路37"、38"之構成及功能，與第五實施形態相同。
第七實施形態與第五實施形態之不同點在於：代替第五實施形態中之電壓脈衝生成/整形電路而連接有電壓脈衝整形電路37"、38"，且於第一解碼器32及第二解碼器33內部進行電壓脈衝之生成。
第一解碼器32若接收到控制訊號，則進行時脈同步，並使供給至複數根列線RL1~RLn之電壓訊號於特定之時刻生成為具有特定大小(電壓值)及特定寬度(持續時間)的電壓脈衝串。
電壓脈衝整形電路37"延長由第一解碼器32所生成之電壓脈衝串之各脈衝的實效上升時間及實效下降時間。
由電壓脈衝整形電路37"進行整形所得之電壓脈衝串被供給至複數根列線RL1~RLn之各個。
第二解碼器33若接收到控制訊號，則進行時脈同步，並使供給至複數根行線CL1~CLm之電壓訊號於特定之時刻生成為具有特定之大小(電壓值)及特定之寬度(持續時間)的電壓脈衝串。
電壓脈衝整形電路38"延長由第二解碼器33所生成之電壓脈衝串之各脈衝的實效上升時間及實效下降時間。
由電壓脈衝整形電路38"進行整形所得之電壓脈衝串被供給至複數根行線CL1~CLm之各個。
B.　局部圖
圖26表示圖25之電阻變化記憶體內之記憶體單元陣列、第一解碼器及第二解碼器之電路例。
於該例中，為了便於說明，將列線之數量設定為四根，將行線之數量設定為四根。
於記憶體單元陣列31內，四根列線RL1、RL2、RL3、RL4於第一方向上延伸，四根行線CL1、CL2、CL3、CL4於第二方向上延伸。記憶體單元分別配置於列線RL1、RL2、RL3、RL4與行線CL1、CL2、CL3、CL4之交叉部。
記憶體單元係包含經串聯連接之電阻變化元件與二極體。
於此種記憶體單元陣列31中，列線RL1、RL2、RL3、RL4及行線CL1、CL2、CL3、CL4僅為線與間隙之圖案，無需考慮與該等上下之導電線所延伸之方向正交之方向的接合偏差。
因此，可使記憶體單元陣列31內之位置對準精度極其寬鬆，從而可容易地進行製造。
第一解碼器32係包含開關電路RSW1、RSW2、RSW3、RSW4與及電路RAD1、RAD2、RAD3、RAD4。
開關電路RSW1、RSW2、RSW3、RSW4與及電路RAD1、RAD2、RAD3、RAD4例如包含CMOS電路。
關於利用位址訊號RA1、RA2之值使及電路RAD1、RAD2、RAD3、RAD4及開關電路RSW1、RSW2、RSW3、RSW4如何動作，與第五實施形態相同，因此於此處省略說明。
然而，於本實施形態中，開關電路RSW1、RSW2、RSW3、RSW4係時脈同步地進行動作，且輸出係直接於特定之時刻生成為具有特定大小(電壓值)與特定寬度(持續時間)的電壓脈衝串。
第二解碼器33係包含開關電路CSW1、CSW2、CSW3、CSW4與及電路CAD1、CAD2、CAD3、CAD4。
開關電路CSW1、CSW2、CSW3、CSW4與及電路CAD1、CAD2、CAD3、CAD4例如包含CMOS電路。
關於利用位址訊號CA1、CA2之值使及電路CAD1、CAD2、CAD3、CAD4及開關電路CSW1、CSW2、CSW3、CSW4如何動作，與第五實施形態相同，因此於此處省略說明。
然而，於本實施形態中，開關電路RSW1、RSW2、RSW3、RSW4係時脈同步地進行動作，且輸出係直接於特定之時刻生成為具有特定大小(電壓值)與特定寬度(持續時間)的電壓脈衝串。
進而，第七實施形態之特徵在於：於解碼器內部利用時脈同步控制來進行電壓脈衝之生成。因此，無需特別準備圖13所例示之電壓脈衝生成電路，如圖18或圖20所示，亦無需將相同長度之脈衝供給至列線與行線。藉由將解碼器之輸出直接控制成脈衝狀，可於列線與行線中使用完全不同長度之電壓脈衝，因此可實現如圖27所示之時序圖之驅動。
於圖27中，在時刻t1處所有行線CL1、CL2、CL3、CL4變成「H」，而成為位址行選擇準備狀態。繼而，於時刻t2處選擇行線CL2變成「L」，而成為對於行線CL2上之位元之存取準備狀態。於該狀態下，藉由輸出將列線RL1、RL2、RL3、RL4之所需之線依次設定為「H」之脈衝，可向行線CL2上之各交點進行寫入操作。於圖27之例中，向RL1、RL3、RL4與CL2之交點進行寫入操作。
繼而，於時刻t3處選擇行線CL2變成「H」，而再次成為不選擇任何行線之位址行選擇準備狀態。然後，於時刻t4處選擇行線CL3變成「L」，而成為對於行線CL3上之位元之存取準備狀態。於該狀態下，藉由輸出將列線RL1、RL2、RL3、RL4之所需之線依次設定為「H」之脈衝，可向行線CL3上之各交點進行寫入操作。於圖27之例中，向RL3、RL4與CL3之交點進行寫入操作。
繼而，於時刻t5處所有行線CL1、CL2、CL3、CL4變成「L」而成為存取停止狀態。
C.　效果
根據第七實施形態，可與第五實施形態同樣地防止誤寫入。
即，只要以不使由第一實施形態之式(3)所求得之Vmax超過V0set的方式設定上升時間/下降時間T1即可。
又，只要使電壓脈衝之上升時間/下降時間T1大於電阻變化元件之電阻值之最大值即高電阻狀態之電阻值與二極體之耦合電容的乘積即可。
而且，於本實施形態中，由於在解碼器內部利用時脈同步控制來進行電壓脈衝之生成，因此可於列線與行線中使用完全不同長度之電壓脈衝。藉此，如圖27時序圖所例示，於各交點之位元處進行存取時，無需每次均對行線進行充放電，因此可謀求寫入時間之縮短或消耗電力之削減。
D.　其他
於第七實施形態中，亦可進行與第五實施形態相同之變更。
又，於第七實施形態中，選擇一根行線，於該選擇行線上之交點處依次進行存取後，移向下一根行線之選擇，但該順序亦可相反。即，亦可選擇一根列線，繼而依次選擇行線，藉此於該選擇列線上之交點處依次進行存取後，移向下一根列線之選擇。
4.　應用例
圖22係表示作為本發明之應用例之電阻變化記憶體的立體圖。
於半導體基板(例如矽基板)51上形成包含CMOS電路之CMOS層52。於CMOS層52上形成包含記憶體單元之記憶體單元層53。
又，54表示記憶體單元陣列區域，55表示輸入輸出(I/O)區域。周邊電路係形成於CMOS層52內。
CMOS電路除與記憶體單元之連接部以外，以較記憶體單元層53內之列線及行線之間距更寬之間距，例如90nm之設計規則形成。記憶體單元陣列區域之尺寸例如為22μm×22μm，於該區域內形成例如512×512之記憶體單元(列線與行線之交點)。
將一個記憶體單元陣列區域54稱作區塊，且將複數個區塊配置成矩陣狀。
CMOS層52與記憶體單元層53係藉由通孔而相互連接。
於此種電阻變化記憶體中，可於CMOS層52上形成記憶體單元層53，且記憶體單元層53並不限定於單層，可形成為複數層，因此可不伴隨晶片面積之增大而確保較大之記憶體容量。
於輸入輸出區域55內形成有墊，於組裝步驟中，例如利用接線來進行引線框與墊之連接。
構成記憶體單元之電阻變化元件係包含選自ZnMn2 O4 、NiO、TiO2 、SrZrO3 、Pr0.7 Ca0.3 MnO3 之群中之一種材料。
作為連接於電阻變化元件之電極，可使用TiN或TaN。又，連接於電阻變化元件之電極亦可為摻雜有Pt、W、WN、Nb之TiO2 。
與電阻變化元件串聯連接之二極體可為由單晶矽所形成之PN接合二極體，亦可使用SiGe合金之PN接合二極體、肖特基二極體等來代替由單晶矽所形成之PN接合二極體。
例如於電阻變化元件包含厚度為15nm之ZnMn2 O4 之情形時，電阻變化元件之一端經由包含TaN之電極而連接於包含W之列線，另一端經由包含TiN之電極而連接於矽基板內之PN接合二極體之P層(陽極層)。PN接合二極體之N層(陰極)經由包含TiN之電極而連接於包含W之行線。
複數根列線之間距及複數根行線之間距分別為44nm，即由線寬為22nm之線與22nm之間隙構成。將電阻變化元件之平面尺寸設定為例如22nm×22nm。
5.　結論
根據本發明，可防止於寫入時對於未選擇之記憶體單元之誤寫入，並可謀求電阻變化記憶體之製造之容易化、高可靠性及低成本化。
本發明之例並不限定於上述實施形態，於不脫離本發明之主旨之範圍內，可改變各構成要素並具體化。又，可利用上述實施形態中所揭示之複數個構成要素之適當的組合來構成各種發明。例如，可自上述實施形態中所揭示之所有構成要素中去除幾個構成要素，亦可適當地組合不同實施形態之構成要素。
 [產業上之可利用性]
本發明對於利用電阻變化元件之ReRAM等電阻變化記憶體有效。
11、21、31．．．記憶體單元陣列
12、22、32．．．第一解碼器
13、23、33．．．第二解碼器
14、24、34．．．位址緩衝器
15、25、35．．．控制電路
16、26、37'．．．電壓脈衝生成電路
17、27、28、37"、38"．．．電壓脈衝整形電路
36．．．電源
37、38．．．電壓脈衝生成/整形電路
51．．．半導體基板
52．．．CMOS層
53．．．記憶體單元層
54．．．記憶體單元陣列區域
55．．．輸入輸出(I/O)區域
C．．．電容器
Ca．．．電容
Cd．．．耦合電容
CL1~CLm．．．行線
CNT．．．控制訊號
D．．．二極體
IN．．．輸入訊號
M(sel)、M(unsel)．．．記憶體單元
OUT．．．輸出訊號
R．．．電流限制元件
Ra、Rm．．．電阻值
RA1、RA2、CA1、CA2．．．位址訊號
RE．．．電阻變化元件
RL1~RLn．．．列線
RSW1、RSW2、RSW3、RSW4、CSW1、CSW2、CSW3、CSW4．．．開關電路
RAD1、RAD2、RAD3、RAD4、CAD1、CAD2、CAD3、CAD4．．．及電路
t1、t2、t3、t4、t5．．．時刻
V、V0、Vm．．．電壓
+V．．．電壓脈衝
圖1係表示第一實施形態之電阻變化記憶體之圖；
圖2係表示第一實施形態之電阻變化記憶體之圖；
圖3係表示第二實施形態之電阻變化記憶體之圖；
圖4係表示第二實施形態之電阻變化記憶體之圖；
圖5係表示第三實施形態之電阻變化記憶體之圖；
圖6係表示第三實施形態之電阻變化記憶體之圖；
圖7係表示第四實施形態之電阻變化記憶體之圖；
圖8係表示第四實施形態之電阻變化記憶體之圖；
圖9係表示第五實施形態之電阻變化記憶體之圖；
圖10係表示第五實施形態之電阻變化記憶體之圖；
圖11係表示第六實施形態之電阻變化記憶體之圖；
圖12係表示第六實施形態之電阻變化記憶體之圖；
圖13係表示電壓脈衝生成電路之例之圖；
圖14係表示電壓脈衝整形電路之例之圖；
圖15係表示電壓脈衝整形電路之例之圖；
圖16係說明誤寫入之機制之圖；
圖17係說明誤寫入之機制之圖；
圖18係表示寫入時之等效電路之圖；
圖19係表示寫入時之等效電路之圖；
圖20係表示寫入時之等效電路之圖；
圖21係表示寫入時之等效電路之圖；
圖22係表示應用例之圖；
圖23係表示施加於電阻變化元件之電壓之圖；
圖24係表示施加於電阻變化元件之電壓之圖；
圖25係表示第七實施形態之電阻變化記憶體之圖；
圖26係表示第七實施形態之電阻變化記憶體之圖；及
圖27係表示寫入時之時序圖之例之圖。
11．．．記憶體單元陣列
12．．．第一解碼器
13．．．第二解碼器
14．．．位址緩衝器
15．．．控制電路
16．．．電壓脈衝生成電路
17．．．電壓脈衝整形電路
CNT．．．控制訊號
CL1~CLm．．．行線
RL1~RLn．．．列線

Claims (19)

  1. 一種電阻變化記憶體，其特徵在於包括：複數根列線，該等於第一方向上延伸；複數根行線，該等在與上述第一方向交叉之第二方向上延伸；複數個記憶體單元，其等係配置於上述複數根列線與上述複數根行線之交叉部，分別包含電阻變化元件；第一解碼器，其選擇上述複數根列線之中之一根；第二解碼器，其選擇上述複數根行線之中之一根；電壓脈衝生成電路，其生成電壓脈衝；電壓脈衝整形電路，其延長上述電壓脈衝之上升時間及下降時間；以及控制電路，其於對配置於所選擇之一根列線與所選擇之一根行線的交叉部之記憶體單元進行資料寫入時，對未選擇之複數根行線施加自上述電壓脈衝整形電路所輸出之電壓脈衝，並使未選擇之複數根列線為固定電位。
  2. 如請求項1之電阻變化記憶體，其中上述控制電路對上述所選擇之一根列線施加自上述電壓脈衝整形電路所輸出之電壓脈衝，並使上述所選擇之一根行線為固定電位。
  3. 如請求項2之電阻變化記憶體，其中上述控制電路對上述所選擇之一根列線及上述未選擇之複數根行線同時進行電壓之上升。
  4. 如請求項2之電阻變化記憶體，其中上述控制電路對所有行線進行電壓之上升後對上述所選擇之一根列線進行電壓之上升，其後對上述所選擇之一根行線進行電壓之 下降。
  5. 如請求項2之電阻變化記憶體，其中上述控制電路對上述未選擇之複數根行線進行電壓之上升後，對上述所選擇之一根列線進行電壓之上升。
  6. 如請求項2之電阻變化記憶體，其中上述控制電路對上述所選擇之一根列線及上述未選擇之複數根行線同時進行電壓之下降。
  7. 如請求項2之電阻變化記憶體，其中上述控制電路對上述所選擇之一根列線進行電壓之下降後，對上述未選擇之複數根行線進行電壓之下降。
  8. 如請求項2之電阻變化記憶體，其中上述控制電路對上述所選擇之一根行線進行電壓之上升後對上述所選擇之一根列線進行電壓之下降，其後對所有行線進行電壓之下降。
  9. 一種電阻變化記憶體，其特徵在於包括：複數根列線，該等於第一方向上延伸；複數根行線，該等在與上述第一方向交叉之第二方向上延伸；複數個記憶體單元，其等係配置於上述複數根列線與上述複數根行線之交叉部，分別包含電阻變化元件；第一解碼器，其選擇上述複數根列線之中之一根；第二解碼器，其選擇上述複數根行線之中之一根；電壓脈衝生成電路，其生成電壓脈衝；電壓脈衝整形電路，其延長上述電壓脈衝之上升時間及下降時間；以及控制電路，其於資料寫入時，對所選擇之一根列線施加自上述電壓脈衝 生成電路所輸出之電壓脈衝，並對未選擇之複數根行線施加自上述電壓脈衝整形電路所輸出之電壓脈衝，且使未選擇之複數根列線及所選擇之一根行線為固定電壓。
  10. 如請求項9之電阻變化記憶體，其中上述控制電路對上述所選擇之一根列線及上述未選擇之複數根行線同時進行電壓之上升。
  11. 如請求項9之電阻變化記憶體，其中上述控制電路對所有行線進行電壓之上升後對上述所選擇之一根列線進行電壓之上升，其後對上述所選擇之一根行線進行電壓之下降。
  12. 如請求項9之電阻變化記憶體，其中上述控制電路對上述未選擇之複數根行線進行電壓之上升後，對上述所選擇之一根列線進行電壓之上升。
  13. 如請求項9之電阻變化記憶體，其中上述控制電路對上述所選擇之一根列線及上述未選擇之複數根行線同時進行電壓之下降。
  14. 如請求項9之電阻變化記憶體，其中上述控制電路對上述所選擇之一根列線進行電壓之下降後，對上述未選擇之複數根行線進行電壓之下降。
  15. 如請求項9之電阻變化記憶體，其中上述控制電路對上述所選擇之一根行線進行電壓之上升後對上述所選擇之一根列線進行電壓之下降，其後對所有行線進行電壓之下降。
  16. 如請求項1或9之電阻變化記憶體，其中上述電壓脈衝整 形電路係共用地設置於上述複數根行線中。
  17. 如請求項1或9之電阻變化記憶體，其中上述電壓脈衝整形電路係逐個地設置於上述複數根行線之各個中。
  18. 如請求項1或9之電阻變化記憶體，其中上述複數個記憶體單元之各個包含與上述電阻變化元件串聯連接之二極體。
  19. 如請求項18之電阻變化記憶體，其中上述電壓脈衝之上升時間及下降時間分別大於上述電阻變化元件之高電阻狀態之電阻值與上述二極體之耦合電容之值的乘積。
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