KR101406277B1 - 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents

불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 복수의 메모리 층들이 적층되어 구성된 메모리 어레이를 구비한다. 각 메모리 층은 인접한 다른 메모리 층과 워드 라인 또는 비트 라인을 공유한다. 각 메모리 층을 이루는 메모리 셀의 선택 소자로서 정류 소자가 구비된다. 불휘발성 메모리는 워드 라인 구동 수단 및 비트 라인 바이어스 수단을 구비한다. 워드 라인 구동 수단은 읽기 대상인 제 1 메모리 층의 제 1 메모리 셀에 연결된 제 1 워드 라인을 제 1 전압 레벨로 구동함과 동시에, 제 1 메모리 셀에 연결된 제 1 비트 라인을 공유하는 제 2 메모리 층의 제 2 메모리 셀에 연결된 제 2 워드 라인을 제 2 전압 레벨로 구동한다. 비트 라인 바이어스 수단은 제 1 비트 라인을 제 2 전압 레벨로 바이어스함과 동시에, 제 1 워드 라인을 공유하는 제 3 메모리 층의 제 3 메모리 셀에 연결된 제 2 비트 라인을 제 1 전압 레벨로 바이어스한다.

Description

불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE, READING METHOD THEREOF AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 불휘발성 메모리에 관한 것으로, 더 상세하게는 메모리 셀이 3차원 형태로 적층된 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.
근래에, 불휘발성 메모리 분야에서, 미세화 기술의 제약을 극복하기 위하여, 메모리 셀을 3차원 형태로 적층하여 집적도를 향상시키는 연구가 활발하게 진행되고 있다. 특히, 상변화를 이용하는 상 변화 메모리(PRAM, Phase Change Random Access Memory) 또는 저항 변화형 메모리(RRAM, Resistive Random Access Memory) 등의 신규한 메모리 분야에서 메모리 셀의 적층화에 관계된 연구가 적극적으로 추진되고 있다.
일반적으로, 메모리 셀 어레이에는 복수의 워드 라인들 및 복수의 비트 라인들이 서로 직교하도록 배선되며, 워드 라인들 및 비트 라인들의 교점에 메모리 셀이 배치된다. 그리고, 어드레스에 의해 특정된 워드 라인 및 비트 라인의 교점에 위치한 메모리 셀이 선택되며, 선택된 메모리 셀로부터 데이터가 비트 라인을 통해 읽어진다. 이와 같은 메모리 셀의 선택을 가능하게 하기 위해, 각 메모리 셀에 선택 소자가 구비되어 있다.
적층화된 메모리 셀의 선택 소자로서, 일반적인 평면 구조의 MOSFET, 마카로니 구조의 MOSFET, 또는 다이오드를 들 수 있다. 그러나, 평면 구조의 MOSFET은 평면 방향의 미세화에 적합하지 않고, 평면 방향의 집적도를 상승시키는 것이 불가능하다는 결점을 갖는다. 또한, 마카로니 구조의 MOSFET은 평면 방향의 미세화에는 유리하지만, 제조 공정이 복잡한 결점을 갖는다. 반면, 다이오드는 구조가 단순하므로 미세화에 유리하며, 복잡한 제조 공정이 필요하지 않다. 따라서, 적층화된 메모리 셀의 선택 소자로서 다이오드가 가장 유망하다.
도 16에, 적층된 메모리 셀의 선택 소자로서 다이오드를 사용한 경우의 메모리 셀 어레이의 등가 회로의 일 예가 도시되어 있다. 도 16에 도시된 예에서, 설명의 편의상, 3층으로 적층된 메모리 셀들(MC1, MC2, MC3, MC12), 그리고 이것들에 연결된 워드 라인들(WL2, WL4, WL22) 및 비트 라인들(BL1, BL3)만이 도시되어 있으며, 워드 라인 방향 및 비트 라인 방향에 배치되는 다른 메모리 셀들은 생략되어 있다.
각 메모리 셀은 기억 데이터에 대응하는 저항값을 갖는 저항 소자 및 선택 소자인 다이오드로 구성된다. 저항 소자 및 기억 소자는 워드 라인 및 비트 라인의 사이에 직렬 연결된다. 다이오드는 워드 라인에 대해 비트 라인의 전위가 상대적으로 높은 경우에 순 바이어스(forward bias)되는 방향으로 연결되어 있다. 또한, 워드 라인 및 비트 라인은 인접 관계에 있는 2개의 층의 메모리 셀에 공유되도록 교대로 적층되어 있다.
여기에서, 예를 들면 2층의 메모리 셀(MC2)로부터 데이터를 읽는 경우, 미도시된 디코더 회로에 의해 워드 라인(WL2)이 선택적으로 로우 레벨(0V)로 구동되고, 비트 라인(BL3)이 선택적으로 미리 설정된 하이 레벨(Vsel)로 바이어스된다. 이 바이어스 상태에서, 비트 라인(BL3)에 연결된 미도시된 센스 앰프에 의해 전류가 검출되고, 검출 결과로부터 메모리 셀(MC2)의 기억 데이터의 논리값(0 또는 1)이 판별되어 외부로 출력된다.
이와 같이, 워드 라인 및 비트 라인을 인접층의 사이에서 공유하여 적층화된 메모리 셀의 선택 소자로서 다이어드가 채용되는 경우, 읽기 대상의 메모리 셀(MC2)의 다이오드가 순방향으로 바이어스 되도록 워드 라인(WL2)이 선택적으로 로우 레벨로 구동되고, 비트 라인(BL3)이 선택적으로 하이 레벨로 바이어스된다. 반대로, 워드 라인(WL2)이 하이 레벨로 구동되고 비트 라인(BL3)이 로우 레벨로 바이어스되면, 메모리 셀(MC2)의 다이오드는 역 바이어스 상태로 된다. 이 경우, 메모리 셀(MC2)의 저항 소자의 저항값에 관계없이, 메모리 셀(MC2)로부터 비트 라인(BL3)에 전류가 흐르지 않는다. 즉, 메모리 셀(MC2)은 비선택 상태로 되며, 기억 데이터의 읽기는 수행되지 않는다.
일본공개특허 제 2009-177181 호 공보 일본공개특허 제 2009-163867 호 공보 일본공표특허 제 2005-514393 호 공보 일본공개특허 제 2007-165873 호 공보 일본공개특허 제 2009-099814 호 공보
그런데, 다이오드는 2단자 소자이며, 양극(anode) 및 음극(cathode) 사이의 상대적인 전압 관계에 의해 도통 상태가 정해진다. 이때문에, 상술한 바와 같이 인접층 사이에서 워드 라인 및 비트 라인을 공유하여 적층화된 메모리 셀의 선택 소자로서 다이오드가 이용되는 경우, 비선택 층의 메모리 셀에 연결된 워드 라인 및 비트 라인의 전압 상태에 따라서, 선택 층의 워드 라인 또는 비트 라인과 비선택 층의 워드 라인 또는 비트 라인의 사이에 전류가 발생하는 경우가 있다. 이 경우, 소비 전류가 증가할 뿐 아니라, 정상 읽기 동작이 저해되는 문제가 있다.
이 문제에 대해, 도 16을 참조하여 구체적으로 설명된다. 상술된 예는 선택층인 2층의 메모리 셀(MC2)로부터 데이터를 읽기 위해, 워드 라인(WL2)이 로두 레벨(0V)로 구동되고, 비트 라인(BL3)이 하이 레벨(Vsel)로 바이어스 된다. 이 때, 비선택 층인 3층의 메모리 셀(MC3)에 연결된 워드 라인(WL4)이 플로팅 상태이면, 워드 라인(WL4)에 기생하는 용량(미도시)의 충전 전류(IL1)가 비트 라인(BL3)으로부터 메모리 셀(MC3)을 통해 워드 라인(WL4)으로 흐른다. 이 결과, 비트 라인(BL3)에 연결된 미도시된 센스 앰프는 선택 층의 메모리 셀(MC2)을 흐르는 전류에 더하여 비선택 층의 메모리 셀(MC3)을 흐르는 충전 전류(IL1)를 검출한다. 따라서, 선택 층의 메모리 셀(MC2)의 전류를 정상적으로 검출하는 것이 불가능하며, 읽기 동작이 저해된다. 또한, 워드 라인(WL4)에 기생하는 용량의 충전 전류(IL1)가 발생되므로, 전력 소비가 증가한다.
또한, 비선택층인 1층의 메모리 셀(MC1)에 연결된 비트 라인(BL1)이 플로팅 상태이면, 메모리 셀(MC1)과 동일한 층에 속하는 다른 메모리 셀(MC12)의 누설 전류(IL2)가 비트 라인(BL1) 및 메모리 셀(MC1)을 통해 워드 라인(WL2)에 흐른다. 구체적으로 설명하면, 비트 라인(BL1)에는 선택 상태의 메모리 셀(MC1) 외에 비선택 상태의 메모리 셀(MC12)이 연결되어 있다. 메모리 셀(MC12)에 연결된 워드 라인(WL22)은 하이 레벨(Vsel)로 구동된다. 여기에서, 하이 레벨(Vsel)로 구동된 워드 라인(WL22)과 로우 레벨(0V)로 구동된 워드 라인(WL2) 사이의 전류 경로에서, 메모리 셀(MC12)의 다이오드는 역방향으로 바이어스되고, 역방향 누설 전류(IL2)가 비트 라인(BL1) 및 메모리 셀(MC1)을 통해 워드 라인(WL2)에 흐른다.
이러한 메모리 셀(MC12)과 같은 바이어스 상태인 메모리 셀들이 비트 라인(BL1) 상에 다수 존재한다. 이러한 바이어스 상태의 메모리 셀의 역방향 누설 전류(IL2)의 총 합이 워드 라인(WL22)으로부터 워드 라인(WL2)으로 흐른다. 이 결과, 워드 라인(WL2)의 레벨이 로우 레벨로 유지될 수 없으며, 선택층의 메모리 셀(MC2)로 흐르는 전류가 변화하여, 비트 라인(BL3)에 연결된 미도시된 센스 앰프는 선택층의 메모리 셀(MC2)의 전류를 정상적으로 검출하는 것이 불가능하다. 따라서, 검출 동작이 저해된다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 워드 라인 및 비트 라인을 공유하는 적층화된 메모리 셀의 선택 소자로서 다이오드 등의 정류 소자를 이용하는 불휘발성 메모리에서 읽기 시에 대상이 되지 않은 메모리 셀에 의한 소비 전류의 발생을 억제함과 동시에, 읽기 대상인 메모리 셀의 전류를 안정적으로 검출하는 것이 가능한 불휘발성 메모리를 제공하는 것을 목적으로 한다.
복수의 메모리 층들이 적층되어 구성된 메모리 어레이를 포함하고, 각 메모리 층은 인접한 다른 메모리 층과 워드 라인 또는 비트 라인을 공유하고, 각 메모리 층을 이루는 메모리 셀의 선택 소자로서 정류 소자를 구비하는 본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 읽기 대상인 제 1 메모리 층의 제 1 메모리 셀에 연결된 제 1 워드 라인을 제 1 전압 레벨로 구동함과 동시에, 상기 제 1 메모리 셀에 연결된 제 1 비트 라인을 공유하는 제 2 메모리 층의 제 2 메모리 셀에 연결된 제 2 워드 라인을 제 2 전압 레벨로 구동하는 워드 라인 구동 수단; 그리고 상기 제 1 비트 라인을 상기 제 2 전압 레벨로 바이어스함과 동시에, 상기 제 1 워드 라인을 공유하는 제 3 메모리 층의 제 3 메모리 셀에 연결된 제 2 비트 라인을 상기 제 1 전압 레벨로 바이어스하는 비트 라인 바이어스 수단을 포함한다.
실시 예로서, 상기 메모리 어레이는 미리 설정된 수의 메모리 층을 단위로 하는 복수의 블록들로 구성되고, 상기 워드 라인 구동 수단은 상기 복수의 블록들 중 읽기 대상인 상기 제 1 메모리 층을 포함하는 블록을 제외한 다른 블록들의 모든 워드 라인들을 플로팅 상태로 한다.
실시 예로서, 상기 비트 라인 바이어스 수단은 읽기 대상인 상기 제 1 메모리 층의 메모리 셀에 연결된 상기 제 1 비트 라인을 제외한 다른 모든 비트 라인들을 상기 제 1 전압 레벨로 바이어스한다.
실시 예로서, 상기 제 2 전압은 상기 제 1 전압 보다 높은 레벨을 갖는다.
복수의 메모리 층들이 적층되어 구성된 메모리 어레이를 포함하고, 각 메모리 층은 제 1 방향의 제 1 도전 라인, 상기 제 1 방향과 교차하는 제 2 방향의 제 2 도전 라인, 그리고 상기 제 1 도전 라인 및 상기 제 2 도전 라인의 교점들에 배치된 메모리 셀을 포함하고, 각 메모리 층은 인접한 메모리 층과 상기 제 1 또는 제 2 도전 라인을 공유하는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법은, 선택된 제 1 메모리 층의 제 1 도전 라인에 제 1 전압을 인가하고; 상기 선택된 제 1 메모리 층의 제 2 도전 라인에 제 2 전압을 인가하고; 그리고 상기 선택된 제 1 메모리 층과 상기 제 2 도전 라인을 공유하는 제 2 메모리 층의 제 1 도전 라인에 상기 제 2 전압을 인가하는 것을 포함한다.
실시 예로서, 상기 제 2 전압은 상기 제 1 전압 보다 높은 레벨을 갖는다.
실시 예로서, 상기 메모리 셀은 다이오드를 포함하고, 상기 제 2 전압 및 상기 제 1 전압은 상기 다이오드를 순방향 바이어스한다.
실시 예로서, 상기 선택된 제 1 메모리 층과 상기 제 1 도전 라인을 공유하는 제 3 메모리 층의 제 2 도전 라인에 상기 제 1 전압을 인가하는 것을 더 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은, 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는 복수의 메모리 층들이 적층되어 구성되는 메모리 셀 어레이를 포함하고, 각 메모리 층은 제 1 방향의 제 1 도전 라인, 상기 제 1 방향과 교차하는 제 2 방향의 제 2 도전 라인, 그리고 상기 제 1 도전 라인 및 상기 제 2 도전 라인의 교점들에 배치된 메모리 셀을 포함하고, 각 메모리 층은 인접한 메모리 층과 상기 제 1 또는 제 2 도전 라인을 공유하고, 상기 불휘발성 메모리 장치는 선택된 제 1 메모리 층의 제 1 도전 라인에 제 1 전압을 인가하고, 상기 선택된 제 1 메모리 층과 상기 제 2 도전 라인을 공유하는 제 2 메모리 층의 제 1 도전 라인에 제 2 전압을 인가하도록 구성되는 제 1 선택 회로; 그리고 상기 선택된 제 1 메모리 층의 제 2 도전 라인에 상기 제 2 전압을 인가하도록 구성되는 제 2 선택 회로를 더 포함한다.
실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 구성한다.
본 발명에 의하면, 읽기 대상이 아닌 메모리 셀에 의한 소비 전류의 발생이 억제됨과 동시에, 읽기 대상인 메모리 셀의 전류를 안정적으로 검출하는 것이 가능하다.
도 1은 본 발명의 실시 예에 따른 메모리 셀 어레이의 전체 구조를 보여준다.
도 2는 본 발명의 실시 예에 따른 메모리 층, 워드 라인들, 그리고 비트 라인들의 관계를 보여준다.
도 3은 본 발명의 실시 예에 따른 메모리 셀 어레이 내의 메모리 셀들, 워드 라인들, 그리고 비트 라인들의 연결 관계를 보여준다.
도 4는 본 발명의 실시 예에 따른 뱅크 구성된 불휘발성 메모리의 어레이 구성을 보여준다.
도 5는 본 발명의 실시 예에 따른 워드 라인 선택 회로의 구성을 보여준다.
도 6은 본 발명의 실시 예에 따른 비트 라인 프리 선택 회로의 구성을 보여준다.
도 7은 본 발명의 실시 예에 따른 비트 라인 선택 회로의 구성을 보여준다.
도 8은 본 발명의 실시 예에 따른 메모리 셀 어레이에 공급되는 신호를 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 메모리 층에 공급되는 신호를 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리의 동작(바이어스 상태)을 설명하기 위한 도면이다.
도 11은 도 1 내지 도 10을 참조하여 설명된 불휘발성 메모리 장치의 읽기 방법을 보여주는 순서도이다.
도 12는 도 1 내지 도 11을 참조하여 설명된 불휘발성 메모리 장치를 보여주는 블록도이다.
도 13은 도 12의 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 14는 도 13의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 16은 선행 기술의 문제를 설명하기 위한 도면이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리의 메모리 셀 어레이의 전체 구성을 보여준다. 도 1에 도시된 바와 같이, 메모리 셀 어레이는 3차원 구조를 가지며, X-Y 평면의 2차원 메모리 셀 어레이들(이하에서, 메모리 층이라 칭함)이 Z 축 방향으로 적층되여 구성된다. 이 실시 예에서, 최하 층의 메모리 층(0)으로부터 최상층의 메모리 층(m, m은 1 이상의 정수)까지 m+1 개의 메모리 층이 도시되어 있다. 비트 라인(BL)의 배선 방향은 X 축 방향이고, 워드 라인(WL)의 배선 방향은 Y축 방향이고, 그리고 메모리 층들(0~m)의 적층 방향은 Z축 방향이다.
도 2는 각 메모리 층의 워드 라인들 및 비트 라인들 사이의 관계를 보여준다. 도 2에 도시된 바와 같이, 각 메모리 층의 하면 및 상면에는 각각 복수의 워드 라인들(WL0, WL1, WL2, WL3 등) 및 복수의 비트 라인들(BL0, BL1, BL2, BL3 등)은 X-Y 평면에 투영된 경우에 직교하도록 형성되어 있다. 여기에서, 도 2에 도시된 메모리 층이 도 1에 도시된 짝수 층의 메모리 층(2n, n은 0보다 크거나 같고 m보다 작거나 같은 정수)인 것으로 가정하면, 워드 라인들(WL0, WL1, WL2, WL3 등)은 메모리 층(2n) 및 하층의 메모리 층(2n-1)과 공유되고, 비트 라인들(BL0, BL1, BL2, BL3 등)은 메모리 층(2n) 및 상층의 메모리 층(2n+1)에서 공유된다. 따라서, 메모리 층의 적층 방향(Z축 방향)에서, 워드 라인들 및 비트 라인들이 교대로 배치된 구조이다.
또한, 본 발명에 따른 실시 예에서, 짝수 층의 메모리 층의 하면에 워드 라인들이 배치되고, 홀수 층의 메모리 층의 하면에 비트 라인들이 배치되는 것으로 설명되었다. 따라서, 최하층의 메모리 층(0)의 하면에는 워드 라인들(미도시)이 배치된다. 그러나, 본 발명의 기술적 사상은 이 실시 예로 한정되지 않는다. 예를 들면, 홀수 층의 메모리 층의 하면에 비트 라인이 배치되며, 홀수 층의 메모리 층의 하면에 워드 라인이 배치될 수 있다.
도 3에서, 도 2에 도시된 메모리 층(2n-1, 2n, 2n+1)을 예로서, 메모리 셀들(MC), 워드 라인들(WL), 그리고 비트 라인들(BL)의 연결 관계가 도시된다.
또한, 이하에서, 필요에 따라, 각 요소를 나타내는 부호의 뒤에, 해당 요소가 포함되는 메모리 층의 층번호가 괄호"()"를 사용하여 추가적으로 표기된다. 예를 들면, 도 3에 도시된 실시 예에서, 메모리 셀(MC(2n))은 메모리 층(2n)에 포함되는 메모리 셀을 의미한다. 또한, 2개의 메모리 층에서 공유되는 워드 라인들 및 비트 라인들은, 설명의 편의상, 각 메모리 층의 하면에 위치하는 것으로서 취급되며, 메모리 층의 층번호가 워드 라인들 및 비트 라인들을 나타내는 부호와 함께 표기된다. 도 3에 도시된 실시 예에서, 예를 들면, 워드 라인(WL0(2n))은 메모리 층(2n)의 하면에 위치하는 워드 라인을 의미한다. 또한, 예를 들면, 비트 라인(BL0(2n+1))은 메모리 층(2n+1)의 하면에 위치하는 비트 라인을 의미한다.
단, 이러한 부호의 표기는 설명의 편의를 위한 것이다. 예를 들면, 워드 라인들 및 비트 라인들은 각 메모리 셀의 상면에 위치하는 것으로 취급될 수 있으며, 또는 메모리 층에 관련되지 않을 수 있다. 예를 들면, 워드 라인(WL0(2n))은 메모리 층(2n)의 하면에 위치하지만, 다른 측면에서, 워드 라인(WL0(2n))은 메모리 층(2n-1)의 상면에 위치하는 것을 의미한다. 또한, 예를 들면, 비트 라인(BL0(2n+1))은 메모리 층(2n+1)의 하면에 위치하지만, 다른 측면에서, 비트 라인(BL0(2n+1))은 메모리 층(2n)의 상면에 위치하는 것을 의미한다.
도 3의 메모리 층(2n)에 대응하는 구성에서, 예를 들면 워드 라인(WL0(2n)) 및 비트 라인(BL0(2n+1))의 교점에 메모리 셀(MC(2n))이 배치되어 있다. 메모리 셀(MC(2n))은 기억 데이터에 대응하는 저항값을 갖는 저항체(R, 메모리 셀 본체) 및 선택 소자인 정류 소자(D)로 구성된다. 저항체(R) 및 정류 소자(D)는 워드 라인(WL0(2n)) 및 비트 라인(BL0(2n+1))의 사이에 직렬 연결되어 있다.
여기에서, 정류 소자(D)는 예시적으로 다이오드이며, 양극(anode)은 저항체(R)를 통해 비트 라인(BL0(2n+1))에 연결되고, 음극(cathode)은 워드 라인(WL0(2n))에 연결된다. 즉, 메모리 셀(MC(2n))에서, 비트 라인(BL0(2n+1))이 하이 레벨로 바이어스되고, 워드 라인(WL0(2n))이 로우 레벨로 구동되는 경우, 정류 소자(D)는 순방향으로 바이어스 된다.
또한, 메모리 층(2n)의 상층인 메모리 층(2n+1)에 대응하는 구성에서, 상술된 메모리 층(2n)의 메모리 셀(MC(2n))이 연결된 비트 라인(BL0(2n+1))과 메모리 층(2n+1)의 상면에 위치한 워드 라인(WL0(2n+2))의 사이에 메모리 셀(MC(2n+1))이 연결된다. 즉, 메모리 층(2n)의 메모리 셀(MC(2n)) 및 메모리 층(2n+1)의 메모리 셀(MC(2n+1))은 비트 라인(BL0(2n+1))을 공유한다. 메모리 층(2n+1)의 메모리 셀(MC(2n+1))에서, 상술된 메모리 층(2n)의 메모리 셀(MC(2n))과 마찬가지로, 비트 라인(BL0(2n+1))이 하이 레벨로 바이어스되고 워드 라인(WL0(2n+2))이 로우 레벨로 구동되는 경우, 정류 소자(D)가 순방향으로 바이어스 된다.
또한, 메모리 층(2n)의 하층인 메모리 층(2n-1)에 대응하는 구성에서, 상술된 메모리 층(2n)의 메모리 셀(MC(2n))이 연결되는 워드 라인(WL0(2n)) 및 메모리 층(2n-1)의 하면에 위치한 비트 라인(BL0(2n-1))의 사이에 메모리 셀(MC(2n-1))이 연결된다. 즉, 메모리 층(2n)의 메모리 셀(MC(2n)) 및 메모리 층(2n-1)의 메모리 셀(MC(2n-1))은 워드 라인(WL0(2n))을 공유한다. 메모리 층(2n-1)의 메모리 셀(MC(2n-1))에서, 상술된 메모리 층(2n)의 메모리 셀(MC(2n))과 마찬가지로, 비트 라인(BL0(2n-1))이 하이 레벨로 바이어스되고 워드 라인(WL0(2n))이 로우 레벨로 구동되는 경우, 정류 소자(D)가 순방향으로 바이어스 된다.
도 3에서, 예시적으로 메모리 층들(2n-1, 2n, 2n+1)의 각 메모리 셀들, 워드 라인들, 그리고 비트 라인들의 연결 관계들이 도시되어 있다. 각 메모리 층의 워드 라인들 및 비트 라인들의 교점에 동일한 메모리 셀들이 배치되며, 본 발명의 실시 예에 따른 메모리 셀 어레이는 인접하는 메모리 층들 사이에서 워드 라인들 또는 비트 라인들을 공유하는 3차원 구조를 갖는다.
도 4에서, 상술된 3차원 구조의 메모리 셀 어레이에 대응하는 뱅크 구성 및 블록 분할이 적용된 경우의 불휘발성 메모리 장치(100)의 평면도가 도시되어 있다. 또한, 이하의 설명에서, 필요에 따라, 블록(버티컬 블록)을 나타내는 부호의 뒤에, 블록의 번호가 괄호"<>"를 사용하여 추가적으로 표기된다.
불휘발성 메모리 장치(100)는 4X4개의 뱅크들(110)로 구성되며, 각 뱅크(110)는 4개의 버티컬 블록들(VBLK<0>~VBLK<3>)로 구성된다. 각 버티컬 블록은 4층의 메모리 층들(LYR(0)~LYR(3))과 하나의 선택 회로(MDEC)를 포함한다. 하나의 메모리 층은 2048X2048의 매트릭스 형태로 배치된 메모리 셀들로 구성된다. 즉, 이 실시 예에서, 하나의 뱅크는 16층의 메모리 층들로 구성되고, 16층의 메모리 층들은 4개의 버티컬 블록들(VBLK<0>~VBLK<3>)로 블록 분할된다. 각 버티컬 블록에 구비된 선택 회로(MDEC)는 도 3에 도시된 각 워드 라인을 선택하는 워드 라인 선택 회로와 각 비트 라인을 선택하는 비트 라인 선택 회로로 구성된다. 이것들에 대한 상세한 설명은 이하에서 설명된다.
또한, 뱅크(110)의 최하층은 각 버티컬 블록의 선택 회로(MDEC)에 공통으로 공급되는 신호를 생성하는 프리 선택 회로(PDEC)가 배치된다. 예시적으로, 프리 선택 회로(PDEC)는 상술된 비트 라인 선택 회로에 공급되는 신호를 생성하는 비트 라인 프리 선택 회로를 포함한다.
또한, 이 실시 예에서, 하나의 뱅크는 4개의 버티컬 블록들(VBLK<0>~VBLK<3>)로 분할되지만, 뱅크의 분할 수는 임의적이다. 또한, 뱅크는 블록들으로 분할되지 않고, 도 1에 도시된 메모리 셀 어레이의 기본적 구성이 그대로 적용될 수 있다.
도 5에서, 상술된 선택 회로(MDEC)에 포함된 워드 라인 선택 회로(워드 라인 구동 수단)의 구성이 도시되어 있다. 워드 라인 선택 회로는 도 4에 도시된 선택 회로(MDEC)에 포함된다. NMOS 트랜지스터(TX1)의 게이트에 도 4에 도시된 버티컬 블록들(VBLK<0>~VBLK<3>)을 선택하는 버티컬 블록 선택 신호(V<i>)가 공급된다. NMOS 트랜지스터(TX1)의 전류 경로의 일단(소스 및 드레인 중 하나)에 도 4에 도시된 메모리 층들(LYR(0)~LYR(3))을 선택하는 메모리 층 선택 신호(L(j))가 공급되며, 다른 한 단은 노드(N1)에 연결된다. 여기에서, 변수(i)는 선택 대상인 버티컬 블록의 번호를 나타낸다. 예를 들면, V(0)는 버티컬 블록(VBLK<0>)을 선택하는 신호를 나타낸다. 또한, 변수(j)는 선택 대상인 메모리 층의 번호를 나타낸다. 예를 들면, L(0)은 메모리 층(LYR(0))을 선택하는 신호를 나타낸다.
NMOS 트랜지스터(TX2)의 게이트에 상술된 버티컬 블록 선택 신호(V<i>)의 반전 신호(VB<i>)가 공급된다. NMOS 트랜지스터(TX2)의 전류 경로의 일단(소스)은 접지 레벨(GND)에 연결되며, 다른 한 단(드레인)은 노드(N1)에 연결된다. NMOS 트랜지스터(TX3)의 게이트에 반전 신호(VB<i>)가 공급된다. NMOS 트랜지스터(TX3)의 전류 경로의 일단(소스)은 접지 레벨(GND)에 연결되며, 다른 한 단(드레인)은 노드(N2)에 연결된다. NMOS 트랜지스터(TX4)의 게이트에 버티컬 블록 선택 신호(V<i>)가 공급된다. NMOS 트랜지스터(TX4)의 전류 경로의 일단(소스 및 드레인 중 하나)에 메모리 층 선택 신호(L(j))의 반전 신호(LB(j))가 공급되며, 다른 한 단은 노드(N2)에 연결된다.
NMOS 트랜지스터들(TXG0~TXG2047)의 게이트들은 상술된 노드(N1)에 연결된다. 전류 경로들의 일단들(소스들 및 드레인들 중 하나의 그룹)에 글로벌 워드 라인 선택 신호들(GWL0~GWL2047)이 각각 공급된다. 글로벌 워드 라인 선택 신호들(GWL0~GWL2047)은 메모리 층 및 버티컬 블록을 불문하고 전 메모리 층에 공통으로 공급되는 신호이지만, 선택된 메모리 층에서만 의미를 가지며, 외부의 어드레스 신호에 기반하여 선택적으로 로우 레벨(0V)로 된다. NMOS 트랜지스터들(TXG0~TXG2047)의 전류 경로들의 타단들(소스들 및 드레인들 중 다른 하나의 그룹)은 워드 라인들(WL0[ij]~WL2047[ij])에 연결된다. 여기에서, 워드 라인들의 부호에 추가적으로 표기된 변수들([ij])은 워드 라인들이 속하는 버티컬 블록의 번호(i) 및 메모리 층의 번호(j)를 나타낸다. 워드 라인의 부호의 표기에서 변수(i)가 고려되지 않으면(블록 분할을 고려하지 않으면), 예를 들면 변수(j)를 2n으로 하여, 도 5의 워드 라인들(WL0[ij]~WL2047[ij])은 도 3에 도시된 워드 라인들(WL0(2n), WL1(2n) 등)에 대응한다.
NMOS 트랜지스터들(TXV0~TXV2047)의 게이트들은 상술된 노드(N2)에 연결된다. NMOS 트랜지스터들(TXV0~TXV2047)의 전류 경로들의 일단들(소스들 및 드레인들 중 하나의 그룹)에 신호(VSP{k})가 공통으로 공급된다. 신호(VSP{k})는 비선택 메모리 층에서 의미를 가지며, 메모리 층이 선택 메모리 층과 인접한 비선택 메모리 층인지의 여부에 따라 상이한 전압 레벨을 갖는 신호이다. 상세한 설명은 표 1을 참조하여 후술된다. NMOS 트랜지스터들(TXV0~TXV2047)의 전류 경로들의 다른 한 단들(소스들 및 드레인들 중 다른 하나의 그룹)은 워드 라인들(WL0[Ij]~WL2047[ij])에 각각 연결된다. 표 1은 상술된 워드 라인 선택 회로의 각 신호들의 값들(전압 레벨들)을 보여준다.
V<i> VB<i> L<j> LB<j> VSP{k} 선택 GWL 비선택 GWL 선택 WL 비선택 WL
선택 뱅크 선택
버티컬
블록		 선택 메모리 층 VHH GND VH GND Vsel GND Vsel GND Vsel
선택 메모리 층과 BL을 공유하는 메모리 층 VHH GND GND VH Vsel GND Vsel (all)
Vsel
선택 메모리 층과 BL을 공유하지 않는 메모리 층 VHH GND GND VH GND GND Vsel (all)
GND
비선택
버티컬
블록		 메모리 층 GND VHH VH or GND GND or VH Vsel or GND GND Vsel (all)
Float
비선택 뱅크 VHH or GND GND or VHH GND VH GND (all)
Vsel		 (all)
GND or Float
표 1에 기재된 바와 같이, 워드 라인 선택 회로는 선택된 뱅크와 선택되지 않은 뱅크를 구분하고, 선택되지 않은 뱅크의 모든 워드 라인들(즉, 비선택 워드 라인들)을 접지 레벨(GND)인 로우 레벨(0V)로 구동하거나 또는 플로팅 상태로 되도록, 각 신호의 값(전압 레벨)을 설정한다. 또한, 선택된 뱅크에서, 선택된 버티컬 블록과 선택되지 않은 버티컬 블록이 구분되고, 선택되지 않은 버티컬 블록의 메모리 층의 모든 워드 라인들(즉, 비선택 워드 라인들)이 플로팅 상태로 되도록 각 신호의 값(전압 레벨)이 설정된다.
또한, 선택된 버티컬 블록에서, 선택된 메모리 층(선택 메모리 층), 선택 메모리 층과 비트 라인을 공유하는 메모리 층, 그리고 선택 메모리 층과 비트 라인을 공유하지 않는 메모리 층이 구분되며, 각 워드 라인이 선택적으로 구동된다. 즉, 선택된 메모리 층에서, 선택된 워드 라인들만이 선택적으로 접지 레벨(GND)인 로우 레벨(0V)로 구동되고, 비선택된 워드 라인들은 미리 설정된 하이 레벨(Vsel)로 구동된다.
또한, 선택된 메모리 층과 비트 라인을 공유하는 메모리 층의 모든 워드 라인들은, 선택된 메모리 층의 워드 라인들과 마찬가지로, 미리 설정된 하이 레벨(Vsel)로 구동된다. 또한, 선택된 메모리 층과 비트 라인을 공유하지 않는 메모리 층의 모든 워드 라인들은 접지 레벨(GND)인 로우 레벨(0V)로 구동된다.
여기에서, 표 1의 신호(VSP{k})에 대한 설명이 보충된다. 이 신호의 표기에서, 변수(k)는 변수(j)가 0 또는 1인 때에 0으로 설정되며, 변수(j)가 2 또는 3인 때에 1로 설정된다. 즉, 프리 선택 회로(PDEC)의 하층 측(j는 0 또는 1)에 위치하는 메모리 층들(LYR(0), LYR(1))에서 신호(VSP{0})가 설정되며, 프리 선택 회로(PDEC)의 상층 측(j는 2 또는 3)에 위치하는 메모리 층들(LYR(2), LYR(3))에서 신호(VSP{1})가 설정된다. 그리고, 신호(VSP{0}) 및 신호(VSP{1})의 전압 레벨은 상보적으로 설정된다. 예를 들면, 메모리 층들(LYR(0), LYR(1))의 신호(VSP{0})가 미리 설정된 전압 레벨(Vsel)인 하이 레벨로 설정되는 경우, 메모리 층들(LYR(2), LYR(3))의 신호(VSP{1})는 접지 레벨(GND)인 로우 레벨로 설정된다. 반대로, 메모리 층들(LYR(0, LYR(1))의 신호(VSP{0})가 접지 레벨(GND)인 로우 레벨로 설정되는 경우, 메모리 층들(LYR(2), LYR(3))의 신호(VSP{1})는 미리 설정된 전압 레벨(Vsel)인 하이 레벨로 설정된다.
이와 같은 신호(VSP{k})의 동작은 표 1에서 선택 메모리 층과 비트 라인(BL)을 공유하는 메모리 층의 항목의 값(Vsel), 그리고 선택 메모리 층과 비트 라인(BL)을 공유하지 않는 메모리 층의 항목의 값(GND)으로 표시되어 있다. 신호(VSP{k})에 의하면, 선택된 하나의 버티컬 블록 내의 4층의 메모리 층들 중 선택 메모리 층과 워드 라인을 공유하지 않는 층들의 워드 라인들은 접지 레벨(GND)로 설정된다. 이것에 의해, 선택 메모리 층과 워드 라인을 공유하지 않는 메모리 층의 누설 전류의 발생이 억제된다. 이와 같이, 선택된 버티컬 블록과 워드 라인들을 공유하는지의 여부에 따라 워드 라인들의 전압 레벨을 선택적으로 설정하는 것에 의해, 각 메모리 층 사이의 누설 전류의 발생이 방지되며, 소비 전력의 저하 및 오동작의 방지가 가능하다.
또한, 선택된 버티컬 블록과 비선택 버티컬 블록이 접하는 부분(상층 측의 버티컬 블록의 최하층의 메모리 층(0)과 그것의 하층 측의 버티컬 블록의 최상층의 메모리 층(3)의 경계)에서, 워드 라인들이 공유되므로, 워드 라인들은 양방의 버티컬 블록의 워드 라인 선택 회로에 연결된다. 그러나, 표 1의 비선택 버티컬 블록의 메모리 층의 항목에 기재된 바와 같이, 비선택 워드 라인들은 모두 플로팅 된다. 구체적으로, 비선택 버티컬 블록의 워드 라인 선택 회로의 스위치는 오프 상태로 설정된다. 따라서, 경계에 위치한 워드 라인들이 양방의 메모리 층의 워드 라인 선택 회로에 의해 동시에 구동되지 않는다.
도 6 및 도 7에서, 비트 라인 선택 회로(비트 라인 바이어스 수단)의 구성이 도시되어 있다. 도 6은 비트 라인 선택 회로 중 버티컬 블록들(VBLK<0>~VBLK<3>)에 공통으로 공급되는 프리 비트 라인 신호(PBL0~PBL2047)을 생성하는 비트 라인 프리 선택 회로의 구성을 보여준다. 또한, 구체적 형태에서, 비트 라인 선택 회로는 외부에 출력될 데이터가 나타나는 비트 라인을 선택함과 동시에, 비트 라인에 대응하는 바이어스를 선택적으로 설정한다. 즉, 선택된 비트 라인에 미도시된 센스 앰프가 연결되며, 센스 앰프에 의해 미리 설정된 전압 레벨(Vsel)이 바이어스된다. 그러나, 비트 라인을 바이어스하는 수단은 이 실시 예에 한정되지 않는다.
우선, 도 6을 참조하여, 비트 라인 프리 선택 회로의 구성이 설명된다. 비트 라인 프리 선택 회로는 도 4에 도시된 프리 선택 회로(PDEC)에 포함된다. 또한, 이하의 설명에서, 데이터 라인들(DL<0>~DL<15>)의 숫자는 입출력(I/O) 단자의 번호(0~15)를 나타내며, 상술된 버티컬 블록의 번호 <i>를 나타내는 번호와 상이하다.
NMOS 트랜지스터(TXDL0)의 게이트에 어드레스 신호(Y0)가 공급되며, 전류 경로의 일단(소스 및 드레인 중 하나)에 글로벌 데이터 라인 신호(DL0<0>)가 공급된다. 또한, NMOS 트랜지스터(TXGN0)의 게이트에 어드레스 신호(Y0)의 반전 신호(YB0)가 공급되며, 전류 경로의 일단(소스)은 접지 레벨(GND)과 연결되고, 다른 한 단은 NMOS 트랜지스터(TXDL0)의 전류 경로의 다른 한 단(소스 및 드레인 중 다른 하나)에 연결된다. 연결 노드(부호 없음)에 나타나는 신호가 프리 비트 라인 신호(PBL0)가 된다.
마찬가지로, 어드레스 신호들(Y1~Y7), 그것의 반전 신호들(YB1~YB7), 그리고 데이터 라인 신호(DL0<0>)가 공급되는 NMOS 트랜지스터들(TXDL1~TXDL7) 및 NMOS 트랜지스터들(TXGN1~TXGN7)이 프리 비트 라인 신호들(PBL1~PBL7)에 대응하는 회로를 구성한다. 상술된 프리 비트 라인 신호들(PBL0~PBL7)을 생성하는 회로군을 하나의 단위로서, 프리 비트 라인 신호들(PBL0~PBL2047)에 대응하는 총 256 그룹의 회로가 구비된다.
여기에서, 프리 비트 라인 신호들(PBL0~PBL2047)은 각 메모리 층의 2048 개의 비트 라인들(BL0~BL2047)에 대응한다. 2048 개의 프리 비트 라인 신호들(PBL0~PBL2047) 중 어드레스들(Y0~Y7) 및 그것의 반전 신호들(YB0~YB7)에 의해 전체의 8분의 1에 대응하는 256개의 프리 비트 라인 신호들이 선택된 256개의 데이터 라인 신호들(DL0<0>~DL15<15>)로 된다. 256개의 데이터 라인 신호들(DL0<0>~DL15<15>)은 미도시된 멀티플렉서에 의해 16개의 페이지들로 분할되며, 각 페이지마다 16개의 입출력 단자들(I/O)에 할당된다. 표 2에서, 상술된 비트 라인 프리 선택 회로의 각 신호들의 값(전압 레벨)이 기재된다.
선택
Y<i>		 비선택 Y<i> 선택
YB<i>		 비선택 YB<i> 선택 PBL 비선택 PBL
선택 뱅크 VH GND GND VH Vsel GND
비선택
뱅크		 GND GND VH VH (모두)
GND
표 2에 기재된 바와 같이, 비트 라인 프리 선택 회로는 선택된 뱅크 및 선택되지 않은 뱅크를 구분하여, 선택되지 않은 뱅크의 모든 비트 라인들이 접지 레벨(GND)의 로우 레벨(0V)로 바이어스되도록 각 신호의 값(전압 레벨)을 설정한다. 또한, 선택된 뱅크에서, 선택된 프리 비트 라인(PBL)이 선택적으로 미리 설정된 전압 레벨(Vsel)의 하이 레벨로 바이어스되고, 선택되지 않은 다른 프리 비트 라인들(PBL)이 접지 레벨(GND)의 로우 레벨(0V)로 바이어스되도록 각 신호의 값(전압 레벨)이 설정된다. 요약하면, 선택된 뱅크의 선택된 프리 비트 라인은 하이 레벨로 바이어스되고, 다른 프리 비트 라인들은 모두 로우 레벨로 구동된다.
다음으로, 도 7에서, 비트 라인 선택 회로 중 버티컬 블록(VBLK<0>~VBLK<3>)의 각각에 공급되는 신호를 생성하는 비트 라인 메인 선택 회로의 구성이 도시되어 있다. 비트 라인 메인 선택 회로는 도 4에 도시된 선택 회로(MDEC)에 포함된다. NMOS 트랜지스터(TY1)의 게이트에 버티컬 블록(VBLK<0>~VBLK<3>)을 선택하는 버트컬 블록 선택 신호(V<i>)가 공급된다. 또한, NMOS 트랜지스터(TY1)의 전류 경로의 일단(소스 및 드레인 중 하나)에 메모리 층(LYR(0)~LYR(3))을 선택하는 메모리 층 선택 신호(L(j))가 공급되며, 다른 한 단은 노드(N11)에 연결된다.
NMOS 트랜지스터(TY2)의 게이트에 상술된 버티컬 블록 선택 신호(V<i>)의 반전 신호(VB<i>)가 공급된다. NMOS 트랜지스터(TY2)의 전류 경로의 일단(소스)은 접지 레벨(GND)에 연결되고, 다른 한 단(드레인)은 노드(N11)에 연결된다. NMOS 트랜지스터(TY3)의 게이트에 반전 신호(VB<i>)가 공급된다. NMOS 트랜지스터(TY3)의 전류 경로의 일단(소스 및 드레인 중 하나)에 전원 전압(VDD) 또는 미리 설정된 고전압(VH)이 공급되고, 다른 한 단은 노드(N12)에 연결된다. NMOS 트랜지스터(TY4)의 게이트에 버티컬 블록 선택 신호(V<i>)가 공급된다. NMOS 트랜지스터(TY4)의 전류 경로의 일단(소스 및 드레인 중 하나)에 메모리 층 선택 신호(L(j))의 반전 신호(LB(j))가 공급되고, 그것의 다른 한 단은 노드(N12)에 연결된다.
NMOS 트랜지스터들(TYP0~TYP2047)의 게이트들은 상술된 노드(N11)에 연결되고, 이것들의 전류 경로들의 일단들(소스들 및 드레인들 중 하나의 그룹)에 도 6에 도시된 프리 비트 라인 신호들(PBL0~PBL2047)이 각각 공급된다. 프리 비트 라인 신호들(PBL0~PBL2047)은 버티컬 블록을 불문하고 모든 메모리 층들에 공통으로 공급되는 신호이다. NMOS 트랜지스터들(TYP0~TYP2047)의 전류 경로들의 다른 한 단들(소스들 및 드레인들 중 다른 하나의 그룹)은 비트 라인들(BLK0[ij]~BL2047[ij])에 연결된다. 여기에서, 비트 라인들(BL0[ij]~BL2047[ij])에서, 부호([ij])는 도 5의 워드 라인들의 부호들에 부기된 것과 마찬가지 의미를 가지며, i를 고려하지 않으면(즉, 블록 분할을 고려하지 않으면), 예를 들면 j를 2n+1로 하여, 비트 라인들(BL0[ij]~BL2047[ij])은 도 3에 도시된 메모리 층(2n+1)의 하면에 위치한 비트 라인들(BL0(2n+1), BL1(2n+1) 등)에 대응한다.
NMOS 트랜지스터들(TYV0~TYV2047)의 게이트들은 상술된 노드(N12)에 연결된다. NMOS 트랜지스터들(TYV0~TYV2047)의 전류 경로들의 일단들(소스들 및 드레인들 중 하나의 그룹)은 접지 레벨(GND)에 공통으로 연결된다. 또한, NMOS 트랜지스터들(TYV0~TYV2047)의 전류 경로들의 다른 한 단들(소스들 및 드레인들 중 다른 하나의 그룹)은 비트 라인들(BL0[ij]~BL2047[ij])에 각각 연결된다.
표 3은 상술된 비트 라인 메인 선택 회로에서 각 신호의 레벨을 보여준다.
V<i> VB<i> L<j> LB<j> 선택
PBL		 비선택
PBL		 선택
BL		 비선택
BL
선택 뱅크 선택
버티컬
블록		 선택
메모리
층		 VHH GND VH GND Vsel GND Vsel GND
비선택
메모리
층		 VHH GND GND VH Vsel GND (모두)
GND
비선택
버티컬
블록		 메모리
층		 GND VHH GND VH Vsel GND (모두)
GND
비선택 뱅크 VHH
or
GND		 GND
or
VHH		 GND VH (모두)
GND		 (모두)
GND
표 3에 기재된 바와 같이, 비트 라인 메인 선택 회로는 선택된 뱅크 및 선택되지 않은 뱅크를 구분하고, 선택되지 않은 뱅크의 모든 비트 라인들이 접지 레벨(GND)인 로우 레벨(0V)로 바이어스되도록 각 신호들의 값들(전압 레벨들)을 설정한다. 또한, 선택된 뱅크에서, 선택된 버티컬 블록 및 선택되지 않은 비선택 버티컬 블록이 구분되고, 선택되지 않은 버티컬 블록의 모든 비트 라인들이 접지 레벨(GND)인 로우 레벨(0V)로 바이어스되도록 각 신호들의 값들(전압 레벨들)이 설정된다.
또한, 선택된 버티컬 블록에서, 선택된 메모리 층 및 선택되지 않은 메모리 층이 구분되고, 각 비트 라인이 선택적으로 바이어스된다. 즉, 선택된 메모리 층의 선택된 비트 라인들은 미리 설정된 전압 레벨(Vsel)인 하이 레벨로 바이어스되고, 선택되지 않은 메모리 층의 비트 라인들은 접지 레벨(GND)인 로우 레벨(0V)로 바이어스된다. 도 7 및 도 8에 도시된 회로의 동작을 요약하면, 비트 라인 선택 회로에 의하면, 버티컬 블록을 불문하고 선택된 유일한 메모리 층의 선택된 비트 라인들만이 하이 레벨로 바이어스되고, 다른 비트 라인들은 로우 레벨로 바이어스된다.
참고로, 도 8에서,프리 선택 회로(PDEC)로부터 각 버티컬 블록의 선택 회로(MDEC)에 공급되는 상술된 각 신호가 도시되어 있다. 도 9에서, 각 버티컬 블록의 선택 회로(MDEC)로부터 각 메모리 층에 공급되는 상술된 각 신호가 도시되어 있다. 또한, 도 9에서, 괄호로 표기된 <2047:0>은 버스 표시를 의미한다. 예를 들면, BL<2047:0>은 비트 라인들(BL0~BL2047)을 나타낸다.
다음으로, 도 10을 참조하면, 메모리 층(2n)의 메모리 셀(MC(2n))의 기억 데이터를 읽는 경우의 예에서, 본 발명의 실시 예에 따른 불휘발성 메모리의 동작이 설명된다. 도 8에 도시된 워드 라인 선택 회로에 의하면, 선택된 메모리 층(2n)에 존재하는 읽기 대상인 메모리 셀(MC(2n))이 연결된 워드 라인(WL0(2n))은 접지 레벨(GND)인 로우 레벨(0V)로 구동된다. 상층에 위치한 메모리 층(2n+1)의 메모리 셀(MC(2n+1))이 연결된 워드 라인(WL0(2n+2))은 미리 설정된 전압 레벨(Vsel)인 하이 레벨로 구동된다.
또한, 도 6 및 도 7에 도시된 비트 라인 프리 선택 회로 및 비트 라인 메인 선택 회로에 의하면, 선택 대상인 메모리 층(2n)의 메모리 셀(MC(2n))에 연결된 비트 라인(BL0(2n+1))은 미리 설정된 전압 레벨(Vsel)인 하이 레벨로 바이어스된다. 하층에 위치한 메모리 층(2n-1)의 메모리 셀(2n-1)에 연결된 비트 라인(BL0(2n-1))은 접지 레벨(GND)인 로우 레벨(0V)로 바이어스된다.
이러한 바이어스 상태에 의하면, 읽기 대상인 메모리 셀(MC(2n))의 정류 소자는 순방향으로 바이어스되고, 저항체의 저항값에 대응하는 전류가 비트 라인(BL0(2n+1))을 통해 미도시된 센스 앰프에 의해 검출되어, 데이터로서 외부로 출력된다.
여기에서, 선택 대상인 메모리 층(2n)의 상층에 위치한 메모리 셀(MC(2n+1))에서, 메모리 셀(MC(2n+1))이 연결된 워드 라인(WL0(2n+2)) 및 비트 라인(BL0(2n+1))에 공통으로 미리 설정된 전압 레벨(Vsel)로 되어 등전압(전위차 0)으로 설정된다. 따라서, 메모리 셀(MC(2n+1))의 정류 소자는 순방향으로 바이어스되지 않고, 메모리 셀(MC(2n+1))을 통해 누설 전류가 발생되지 않는다.
또한, 선택 대상인 메모리 층(2n)의 하층에 위치한 메모리 셀(MC(2n-1))에서, 메모리 셀(MC(2n-1)에 연결된 워드 라인(WL0(2n)) 및 비트 라인(BL0(2n-1))은 공통으로 접지 레벨(GND)인 로우 레벨(0V)로 설정되어 등전압 레벨(전위차 0)로 설정된다. 따라서, 메모리 셀(MC(2n-1))의 정류 소자는 순방향으로 바이어스되지 않고, 메모리 셀(MC(2n-1))을 통해 누설 전류가 발생하지 않는다.
또한, 도 10에 도시되지 않았지만, 선택 대상인 메모리 층(2n)과 인접하지 않은 다른 메모리 층들의 워드 라인은 접지 레벨(GND)로 설정됨과 동시에, 비트 라인들 또한 접지 레벨(GND)로 설정된다. 따라서, 선택된 메모리 층과 인접하지 않은 복수의 메모리 층들의 메모리 셀들에서도, 워드 라인들 및 비트 라인들은 등전압 레벨로 된다. 이것에 의해, 선택 메모리 층에 인접한 비선택 메모리 층의 메모리 셀들의 선택 소가가 순방향으로 바이어스되는 방지되고, 비선택된 각 메모리 층의 메모리 셀을 통해 누설 전류를 억제하는 것이 가능하다.
상술한 바와 같이, 본 발명의 실시 예에 의하면, 메모리 층의 누설 전류에 기인하는 소비 전류를 유효하게 억제하는 것이 가능함과 동시에, 읽기 시의 선택 셀의 셀 전류를 정확하게 검출하는 것이 가능하여 읽기 동작을 안정화하는 것이 가능하다.
상술한 바와 같이, 본 발명의 실시 예가 설명되었으나, 본 발명의 기술적 사상은 상술된 실시 예에 한정되지 않으며, 본 발명의 기술적 사상을 이탈하지 않는 범위에서 다양한 변형이 가능하다. 예를 들면, 상술된 실시 예에서, 4층의 버티컬 블록 구조를 이용하여, 각 블록 내의 선택 회로가 배치되고 그것들이 적층되었다. 그러나, 본 발명의 기술적 사상의 구성은 한정되지 않는다. 버티컬 블록 내의 메모리 층이 4층 이상 또는 그 이하일 수 있다. 선택 회로들이 최하층에 모두 집적되어, 메모리 층들만이 적층되는 구성일 수 있다. 또한, 최하층에 워드 라인이 배치되는 구성이 설명되었지만, 한정되지 않는다. 상술된 바와 같이, 최하층에 비트 라인이 배치되는 구성일 수 있고, 이러한 구성에서도 상술된 실시 예와 마찬가지로 워드 라인들 및 비트 라인들의 각 전압 레벨들이 설정될 수 있다.
또한, 상술된 실시 예에서, 워드 라인이 로우 레벨로 설정되고 비트 라인이 하이 레벨로 설정되는 경우, 선택된 메모리 셀의 정류 소자가 순방향으로 바이어스되는 것으로 설명되었다. 그러나, 이 예로 한정되지 않는다. 워드 라인이 하이 레벨로 설정되고 비트 라인이 로우 레벨로 설정되는 경우에 선택된 메모리 셀의 정류 소자가 순방향으로 바이어스될 수 있다.
또한, 상술된 실시 예에서, 정류 소자(D)로서 다이오드가 이용되었다. 그러나, 이 실시 예로 한정되지 않는다. 바이어스의 방향에 대응하여 전류량이 변화하는 소자이면, 어떠한 소자도 선택 소자로서 이용될 수 있다. 또한, 메모리 셀 본체로서 저항체가 이용되었다. 그러나, 이 실시 예로 한정되지 않는다. 기억 데이터에 대응하여 전류량이 변화하는 것이 가능한 소자이면, 어떠한 소자도 이용될 수 있다. 또한, 메모리 셀에 설정되는 하이 레벨 및 로우 레벨은 특별히 한정되지 않는다. 상술된 바와 같이, 메모리 셀 내의 정류 소자도 바이어스 상태로 설정되는 것이 가능하면, 별도로 한정되지 않는다.
또한, 최하층에 워드 라인이 배치되는 경우, 본 발명의 기술적 사상은 아래와 같이 표현될 수 있다. 각 메모리 층의 위치가 변수 Z로 정의되고, 최하층의 워드 라인이 배치되고, 최하층의 메모리 층이 Z=0으로 설정된 것으로 가정한다. Z=2n (n은 0보다 크거나 같은 정수)인 메모리 층이 선택되는 경우, Z=2n-1인 메모리 층의 모든 비트 라인들에 0V가 인가되고, Z=2n+1인 메모리 층의 모든 워드 라인들에 선택 전압(Vsel)이 인가된다. Z=2n+1 (n은 0보다 크거나 같은 정수)인 메모리 층이 선택되는 경우, Z=2n+2 인 메모리 층의 모든 워드 라인들에 선택 전압(Vsel)이 인가되고, Z=2n+2 인 메모리 층의 모든 비트 라인들에 0V가 인가된다.
또한, 최하층에 비트 라인이 배치되는 경우, 본 발명의 기술적 사상은 아래와 같이 표현될 수 있다. 각 메모리 층의 위치가 변수 Z로 정의되고, 최하층에 비트 라인이 배치되고, 최하층의 메모리 층이 Z=0으로 설정된 것으로 가정한다. Z=2n+1 (n은 0보다 크거나 같은 정수)인 메모리 층이 선택되는 경우, Z=2n 인 메모리 층의 모든 비트 라인들에 0V가 인가되고, Z=2n+2 인 메모리 층의 모든 워드 라인들에 선택 전압(Vsel)이 인가된다. Z=2n (n은 0보다 크거나 같은 정수)인 메모리 층이 선택되는 경우, Z=2n-1 인 메모리 층의 모든 워드 라인들에 선택 전압(Vsel)이 인가되고, Z=2n+1 인 메모리 층의 모든 비트 라인들에 0V가 인가된다.
도 11은 도 1 내지 도 10을 참조하여 설명된 불휘발성 메모리 장치의 읽기 방법을 보여주는 순서도이다. 도 11을 참조하면, S110 단계에서, 선택된 제 1 메모리 층의 제 1 도전 라인에 제 1 전압이 인가된다. 예를 들면, 제 1 도전 라인은 워드 라인 또는 비트 라인일 것이다. 예를 들면, 제 1 전압은 접지 레벨(GND)의 전압 또는 미리 설정된 레벨(Vsel)을 갖는 양의 전압일 것이다.
S120 단계에서, 선택된 제 1 메모리 층의 제 2 도전 라인에 제 2 전압이 인가된다. 예를 들면, 제 2 도전 라인은 비트 라인 또는 워드 라인일 것이다. 예를 들면, 제 2 전압은 미리 설정된 레벨(Vsel)을 갖는 양의 전압 또는 접지 레벨(GND)을 갖는 전압일 것이다.
S110 단계 및 S120 단계가 수행되면, 선택된 메모리 층의 메모리 셀의 선택 소자(예를 들면, 다이오드)가 전류 경로를 형성할 것이다.
S130 단계에서, 선택된 제 1 메모리 층과 제 2 도전 라인을 공유하는 제 2 메모리 층의 제 1 도전 라인에 제 2 전압이 인가된다. S130 단계가 수행되면, 도 1 내지 도 10을 참조하여 설명된 바와 같이, 누설 전류가 방지될 것이다. 그리고, 제 2 메모리 층의 메모리 셀의 선택 소잦(예를 들면, 다이오드)는 전류 경로를 형성하지 않을 것이다.
S140 단계에서, 선택된 제 1 메모리 층과 제 1 도전 라인을 공유하는 제 3 메모리 층의 제 2 도전 라인에 제 1 전압이 인가된다. S140 단계가 수행되면, 제 3 메모리 층의 메모리 셀의 선택 소자(예를 들면, 다이오드)는 전류 경로를 형성하지 않을 것이다.
S110 단계 내지 S140 단계가 수행되면, 선택된 메모리 층의 선택된 메모리 셀의 선택 소자는 전류 경로를 형성한다. 비선택된 메모리 층의 비선택된 메모리 셀의 선택 소자는 전류 경로를 형성하지 않는다. 그리고, 선택된 메모리 층과 인접한 메모리 층들에서 누설 전류의 발생이 방지된다.
상술한 실시 예에서, 다양한 수치들을 이용하여 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 설명되었다. 예를 들면, 메모리 어레이(100)는 4X4 개의 뱅크들을 갖는 것으로 설명되었다. 그러나, 본 발명의 실시 예에 따른 불휘발성 메모리 창치는 상술된 수치들에 한정되지 않는다. 예를 들면, 메모리 어레이(100)는 4X4 개의 뱅크들을 갖는 것으로 한정되지 않는다. 예를 들면, 메모리 어레이(100)는 1X1, 2X2, 8X8 등과 같이 다양하게 변형될 수 있다. 또한, 메모리 어레이(100)는 2X4, 4X8 등과 같이 변형될 수 있다.
또한, 각 메모리 뱅크는 4개의 버티컬 블록들을 갖는 것으로 한정되지 않는다. 각 버티컬 블록은 4개의 메모리 층들(LYR(0)~LYR(3))을 갖는 것으로 한정되지 않는다. 각 메모리 층은 2048X2048 개의 메모리 셀들을 갖는 것으로 한정되지 않는다. 불휘발성 메모리 장치는 16개의 입출력 단자를 갖는 것으로 한정되지 않는다. 각 메모리 셀은 1 또는 0의 데이터를 저장하는 것으로 한정되지 않는다. 예를 들면, 각 메모리 셀은 셀 당 2 비트 이상을 저장하는 멀티 레벨 셀(MLC, Multi Level Cell)일 수 있다.
도 12는 도 1 내지 도 11을 참조하여 설명된 불휘발성 메모리 장치(200)를 보여주는 블록도이다. 도 12를 참조하면, 불휘발성 메모리 장치(200)는 메모리 어레이(100), 어드레스 디코더(210), 데이터 입출력 회로(220), 그리고 제어 로직(230)을 포함한다.
메모리 어레이(100)는 도 1 내지 도 11을 참조하여 설명된 바와 마찬가지로 구성된다.
어드레스 디코더(210)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(210)는 외부로부터 어드레스(ADDR)를 수신한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR)를 디코딩하도록 구성된다. 디코딩된 어드레스는 메모리 어레이(100)에 전달된다.
데이터 입출력 회로(220)는 데이터 라인들(DL)을 통해 메모리 어레이(100)에 연결된다. 데이터 입출력 회로(220)는 제어 로직(230)의 제어에 응답하여 동작한다. 데이터 입출력 회로(220)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(220)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 메모리 어레이(100)에 전달하도록 구성된다. 데이터 입출력 회로(220)는 메모리 어레이(100)로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예시적으로, 데이터 입출력 회로(220)는 데이터 버퍼 등과 같이 잘 알려진 구성 요소를 포함한다.
제어 로직(230)은 메모리 어레이(100), 어드레스 디코더(210), 그리고 데이터 입출력 회로(220)에 연결된다. 제어 로직(230)은 불휘발성 메모리 장치(200)의 제반 동작을 제어하도록 구성된다. 제어 로직(230)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
도 1 내지 도 11을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(200)의 읽기 동작 시에, 선택된 메모리 층과 인접한 메모리 층의 누설 전류가 방지된다. 따라서, 불휘발성 메모리 장치(200)의 전력 소모가 감소된다.
도 13은 도 12의 불휘발성 메모리 장치(200)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 13을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(200) 및 컨트롤러(300)를 포함한다.
컨트롤러(300)는 호스트(Host) 및 불휘발성 메모리 장치(200)에 연결된다. 호스트(Host)의 요청에 응답하여, 컨트롤러(300)는 불휘발성 메모리 장치(200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(300)는 호스트(Host)의 요청에 응답하여 불휘발성 메모리 장치(200)의 읽기, 쓰기, 그리고 소거 동작을 제어하도록 구성된다. 컨트롤러(300)는 불휘발성 메모리 장치(200)의 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(300)는 불휘발성 메모리 장치(200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(300)는 불휘발성 메모리 장치(200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(300)는 불휘발성 메모리 장치(200)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 그리고, 컨트롤러(300)는 불휘발성 메모리 장치(200)와 데이터(DATA)를 교환하도록 구성된다.
예시적으로, 컨트롤러(300)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(200) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(200) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(300)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(300) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(300)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(200)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(200)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(300)의 구성 요소로서 제공된다. 오류 정정 블록은 불휘발성 메모리 장치(200)의 구성 요소로서 제공될 수 있다.
컨트롤러(300) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(300) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성한다. 예를 들면, 컨트롤러(300) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성한다.
컨트롤러(300) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성한다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(200) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(200) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장된다.
도 1 내지 도 12를 참조하여 설명된 바와 같이, 메모리 시스템(1000)의 불휘발성 메모리 장치(200)의 선택된 메모리 층과 인접한 메모리 층의 누설 전류가 방지된다. 따라서, 메모리 시스템(1000)의 전력 소모가 감소된다.
도 14는 도 13의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(400) 및 컨트롤러(500)를 포함한다. 불휘발성 메모리 장치(400)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(500)와 통신하도록 구성된다. 도 14에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(500)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 1 내지 도 12를 참조하여 설명된 불휘발성 메모리 장치(200)와 같이 구성된다.
도 1 내지 도 12를 참조하여 설명된 바와 같이, 메모리 시스템(2000)의 불휘발성 메모리 장치(400)의 메모리 칩의 선택 메모리 층과 인접한 메모리 층의 누설 전류가 방지된다. 따라서, 메모리 시스템(2000)의 전력 소모가 감소된다.
도 15는 도 14를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 15를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3200), 램(3300, RAM, Random Access Memory), 사용자 인터페이스(3400), 전원(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3100)를 통해, 중앙처리장치(3200), 램(3300), 사용자 인터페이스(3400), 그리고 전원(3500)에 전기적으로 연결된다. 사용자 인터페이스(3400)를 통해 제공되거나, 중앙 처리 장치(3200)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다. 메모리 시스템(2000)은 컨트롤러(500) 및 불휘발성 메모리 장치(400)를 포함한다.
도 15에서, 불휘발성 메모리 장치(400)는 컨트롤러(500)를 통해 시스템 버스(3100)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(400)는 시스템 버스(3100)에 직접 연결되도록 구성될 수 있다.
도 15에서, 도 14를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 13을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 13 및 도 14를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
도 13 및 도 14를 참조하여 설명된 바와 같이, 본 발명에 의하면 메모리 시스템(1000 또는 2000)의 전력 소모가 감소된다. 따라서, 컴퓨팅 시스템(3000)의 전력 소모 또한 감소된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
MC, MC(2n-1), MC(2n), MC(2n+1) ; 메모리 셀
R ; 저항체(메모리 셀 본체)
D ; 다이오드(정류 소자)
WL1(2n), WL1(2n+2), WL2(2n), WL(2n+2) ; 워드 라인
BL1(2n-1), BL1(2n+1), BL2(2n-1), BL2(2n+1) ; 비트 라인

Claims (10)

  1. 복수의 메모리 층들이 적층되어 구성된 메모리 어레이를 포함하고, 각 메모리 층은 인접한 다른 메모리 층과 워드 라인 또는 비트 라인을 공유하고, 각 메모리 층을 이루는 메모리 셀의 선택 소자로서 정류 소자를 구비하는 불휘발성 메모리 장치에 있어서:
    읽기 대상인 제 1 메모리 층의 제 1 메모리 셀에 연결된 제 1 워드 라인을 제 1 전압 레벨로 구동함과 동시에, 상기 제 1 메모리 셀에 연결된 제 1 비트 라인을 공유하는 제 2 메모리 층의 제 2 메모리 셀에 연결된 제 2 워드 라인을 제 2 전압 레벨로 구동하는 워드 라인 구동 수단; 그리고
    상기 제 1 비트 라인을 상기 제 2 전압 레벨로 바이어스함과 동시에, 상기 제 1 워드 라인을 공유하는 제 3 메모리 층의 제 3 메모리 셀에 연결된 제 2 비트 라인을 상기 제 1 전압 레벨로 바이어스하는 비트 라인 바이어스 수단을 포함하고,
    상기 워드 라인 구동 수단은,
    상기 복수의 메모리 층들 중 읽기 대상으로 선택된 메모리 층을 선택하는 선택 신호에 응답하여, 글로벌 워드 라인들을 상기 복수의 메모리 층들 중 선택된 메모리 층의 워드 라인들에 연결하는 제 1 트랜지스터들;
    상기 선택 신호의 반전 신호에 응답하여, 비선택 메모리 층 신호들을 상기 복수의 메모리 층들 중 읽기 대상으로 비선택된 메모리 층들의 워드 라인들에 공급하는 제 2 트랜지스터들을 포함하고,
    상기 제 1 트랜지스터들 및 상기 제 2 트랜지스터들은 상기 복수의 메모리 층들 각각에 대해 제공되고,
    상기 비선택 메모리 층 신호들은,
    상기 비선택된 메모리 층들 중 상기 선택된 메모리 층과 비트 라인을 공유하는 메모리 층에서 상기 제 2 전압 레벨을 갖고,
    상기 비선택된 메모리 층들 중 상기 선택된 메모리 층과 비트 라인을 공유하지 않는 메모리 층들에서 상기 제 1 전압 레벨을 갖는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 어레이는 미리 설정된 수의 메모리 층을 단위로 하는 복수의 블록들로 구성되고,
    상기 워드 라인 구동 수단은 상기 복수의 블록들 중 읽기 대상인 상기 제 1 메모리 층을 포함하는 블록을 제외한 다른 블록들의 모든 워드 라인들을 플로팅 상태로 하는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 비트 라인 바이어스 수단은 읽기 대상인 상기 제 1 메모리 층의 메모리 셀에 연결된 상기 제 1 비트 라인을 제외한 다른 모든 비트 라인들을 상기 제 1 전압 레벨로 바이어스하는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 2 전압은 상기 제 1 전압 보다 높은 레벨을 갖는 불휘발성 메모리 장치.
  5. 복수의 메모리 층들이 적층되어 구성된 메모리 어레이를 포함하고, 각 메모리 층은 제 1 방향의 제 1 도전 라인, 상기 제 1 방향과 교차하는 제 2 방향의 제 2 도전 라인, 그리고 상기 제 1 도전 라인 및 상기 제 2 도전 라인의 교점들에 배치된 메모리 셀을 포함하고, 각 메모리 층은 인접한 메모리 층과 상기 제 1 또는 제 2 도전 라인을 공유하는 불휘발성 메모리 장치의 읽기 방법에 있어서:
    선택된 제 1 메모리 층의 제 1 도전 라인에 제 1 전압을 인가하고;
    상기 선택된 제 1 메모리 층의 제 2 도전 라인에 제 2 전압을 인가하고; 그리고
    상기 선택된 제 1 메모리 층과 상기 제 2 도전 라인을 공유하는 제 2 메모리 층의 제 1 도전 라인에 상기 제 2 전압을 인가하는 것을 포함하고,
    상기 제 1 전압은, 상기 복수의 메모리 층들 중 읽기 대상으로 선택된 메모리 층을 선택하는 선택 신호에 응답하여, 글로벌 도전 라인들을 상기 복수의 메모리 층들 중 선택된 메모리 층의 제 1 도전 라인들에 연결하는 제 1 트랜지스터들을 턴온 함으로써 상기 제 1 메모리 층의 제 1 도전 라인에 인가되고,
    상기 제 2 전압은, 상기 선택 신호의 반전 신호에 응답하여, 비선택 메모리 층 신호들을 상기 복수의 메모리 층들 중 읽기 대상으로 비선택된 메모리 층들의 제 1 도전 라인들에 공급하는 제 2 트랜지스터들을 턴온 함으로써 상기 제 2 메모리 층의 제 1 도전 라인에 인가되고,
    상기 비선택 메모리 층 신호들은,
    상기 비선택된 메모리 층들 중 상기 선택된 메모리 층과 상기 제 2 도전 라인을 공유하는 메모리 층에서 상기 제 2 전압의 레벨을 갖고,
    상기 비선택된 메모리 층들 중 상기 선택된 메모리 층과 상기 제 2 도전 라인을 공유하지 않는 메모리 층들에서 상기 제 1 전압의 레벨을 갖는 읽기 방법.
  6. 제 5 항에 있어서,
    상기 제 2 전압은 상기 제 1 전압 보다 높은 레벨을 갖는 읽기 방법.
  7. 제 5 항에 있어서,
    상기 메모리 셀은 다이오드를 포함하고,
    상기 제 2 전압 및 상기 제 1 전압은 상기 다이오드를 순방향 바이어스하는 읽기 방법.
  8. 제 5 항에 있어서,
    상기 선택된 제 1 메모리 층과 상기 제 1 도전 라인을 공유하는 제 3 메모리 층의 제 2 도전 라인에 상기 제 1 전압을 인가하는 것을 더 포함하는 읽기 방법.
  9. 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
    상기 불휘발성 메모리 장치는
    복수의 메모리 층들이 적층되어 구성되는 메모리 셀 어레이를 포함하고, 각 메모리 층은 제 1 방향의 제 1 도전 라인, 상기 제 1 방향과 교차하는 제 2 방향의 제 2 도전 라인, 그리고 상기 제 1 도전 라인 및 상기 제 2 도전 라인의 교점들에 배치된 메모리 셀을 포함하고, 각 메모리 층은 인접한 메모리 층과 상기 제 1 또는 제 2 도전 라인을 공유하고,
    상기 불휘발성 메모리 장치는
    선택된 제 1 메모리 층의 제 1 도전 라인에 제 1 전압을 인가하고, 상기 선택된 제 1 메모리 층과 상기 제 2 도전 라인을 공유하는 제 2 메모리 층의 제 1 도전 라인에 제 2 전압을 인가하도록 구성되는 제 1 선택 회로; 그리고
    상기 선택된 제 1 메모리 층의 제 2 도전 라인에 상기 제 2 전압을 인가하도록 구성되는 제 2 선택 회로를 더 포함하고,
    상기 제 1 선택 회로는,
    상기 복수의 메모리 층들 중 읽기 대상으로 선택된 메모리 층을 선택하는 선택 신호에 응답하여, 글로벌 도전 라인들을 상기 복수의 메모리 층들 중 선택된 메모리 층의 제 1 도전 라인들에 연결하는 제 1 트랜지스터들; 및
    상기 선택 신호의 반전 신호에 응답하여, 비선택 메모리 층 신호들을 상기 복수의 메모리 층들 중 읽기 대상으로 비선택된 메모리 층들의 제 1 도전 라인들에 공급하는 제 2 트랜지스터들을 포함하고,
    상기 제 1 트랜지스터들 및 상기 제 2 트랜지스터들은 상기 복수의 메모리 층들 각각에 대해 제공되고,
    상기 비선택 메모리 층 신호들은,
    상기 비선택된 메모리 층들 중 상기 선택된 메모리 층과 상기 제 2 도전 라인을 공유하는 메모리 층에서 상기 제 2 전압의 레벨을 갖고,
    상기 비선택된 메모리 층들 중 상기 선택된 메모리 층과 상기 제 2 도전 라인을 공유하지 않는 메모리 층들에서 상기 제 1 전압의 레벨을 갖는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 구성하는 메모리 시스템.
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