CN114694729A - 包含对关联于存储器块的扩散区的电压控制的存储器装置 - Google Patents

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CN114694729A CN202111639768.XA CN202111639768A CN114694729A CN 114694729 A CN114694729 A CN 114694729A CN 202111639768 A CN202111639768 A CN 202111639768A CN 114694729 A CN114694729 A CN 114694729A
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Abstract

本申请涉及包含对关联于存储器块的扩散区的电压控制的存储器装置。一些实施例包含设备和操作所述设备的方法。所述设备中的一个包含：第一存储器块，其包含用于所述第一存储器块的相应第一存储器单元的第一控制栅极；第二存储器块，其包含用于所述第二存储器块的相应第二存储器单元的第二控制栅极；第一扩散区，其耦合到所述第一控制栅极；第二扩散区，其邻近所述第一扩散区，所述第二扩散区耦合到所述第二控制栅极；和电路，其用以在对所述第一存储器块进行的写入操作中将电压施加到所述第二扩散区。

Description

包含对关联于存储器块的扩散区的电压控制的存储器装置
优先权申请
本申请要求2020年12月31日提交的美国临时申请第63/132,728号的优先权权益，所述临时申请以全文引用的方式并入本文中。
技术领域
本文中所描述的实施例涉及包含与存储器装置的存储器块相关联的驱动器电路的存储器装置。
背景技术
存储器装置广泛地用于计算机和许多其它电子项目中。存储器装置通常具有用于存储信息(例如，数据)的众多存储器单元。许多常规技术试图通过针对存储器装置的给定面积竖直地堆叠存储器单元的叠组来增加存储器装置的存储器单元密度。然而，制造过程中的约束可限制存储器装置的竖直尺寸。
发明内容
在一个方面中，本申请提供一种设备，其包括：第一存储器块，其包含用于所述第一存储器块的相应第一存储器单元的第一控制栅极；第二存储器块，其包含用于所述第二存储器块的相应第二存储器单元的第二控制栅极；第一扩散区，其耦合到所述第一控制栅极；第二扩散区，其邻近所述第一扩散区，所述第二扩散区耦合到所述第二控制栅极；和电路，其用以在对所述第一存储器块进行的写入操作中将电压施加到所述第二扩散区。
在另一方面中，本申请提供一种设备，其包括：第一存储器块，其包含用于相应第一存储器单元的第一控制栅极；第二存储器块，其包含用于相应第二存储器单元的第二控制栅极；第一晶体管，其共享第一栅极，所述第一晶体管包含分别耦合到所述第一控制栅极的第一扩散区；第二晶体管，其共享第二栅极，所述第二晶体管包含分别耦合到所述第二控制栅极的第二扩散区，所述第二扩散区邻近所述第一扩散区；电路，其用以在将信息存储于所述第一存储器单元中的写入操作中的时间间隔内将所述第二栅极耦合到第一电压，且在所述时间间隔之后将所述第二栅极从所述第一电压解耦；和额外电路，其用以在所述写入操作中将所述第一栅极耦合到第二电压。
在另一方面中，本申请提供一种方法，其包括：对存储器阵列进行写入操作，所述存储器阵列包含第一存储器块和第二存储器块，且进行所述写入操作包含：选择所述第一存储器块以存储信息，所述第一存储器块耦合到第一扩散区；和将电压施加到第二扩散区，所述第二扩散区邻近所述第一扩散区且耦合到所述第二存储器块。
在另一方面中，本申请提供一种方法，其包括：对存储器阵列进行写入操作，所述存储器阵列包含第一存储器块和邻近所述第一存储器块的第二存储器块，且写入操作包含：选择所述第一存储器块以存储信息，所述第一存储器块与耦合到用于所述第一存储器块的相应第一存储器单元的相应第一控制栅极的第一扩散区相关联；和将电压施加到第二扩散区，所述第二扩散区邻近所述第一扩散区，所述第二扩散区耦合到用于所述第二存储器块的相应第二存储器单元的相应第二控制栅极。
在另一方面中，本申请提供一种方法，其包括：对存储器阵列进行写入操作，所述存储器阵列包含第一存储器块和第二存储器块，且进行所述写入操作包含：将第一栅极耦合到不大于零的第一电压，所述第一栅极由第一晶体管共享，所述第一晶体管耦合到用于所述第一存储器块的相应第一存储器单元的相应第一控制栅极，所述第一晶体管包含相应第一扩散区；和将第二栅极耦合到大于零的第二电压，所述第二栅极由第二晶体管共享，所述第二晶体管耦合到用于所述第二存储器块的相应第二存储器单元的相应第二控制栅极，所述第二晶体管包含邻近所述第一扩散区的相应第二扩散区；将所述第二栅极从所述第二电压解耦；和将所述第一栅极耦合到大于零的第一额外电压。
附图说明
图1展示根据本文中所描述的一些实施例的呈包含存储器阵列、存储器块和串驱动器的存储器装置形式的设备的框图。
图2展示根据本文中所描述的一些实施例的包含具有存储器块的存储器阵列的存储器装置的一部分的示意图。
图3展示根据本文中所描述的一些实施例的包含存储器阵列、存储器块、块解码器、全局驱动器和串驱动器的图2的存储器装置的示意图。
图4展示根据本文中所描述的一些实施例的包含图3的串驱动器、存储器块中的一个的子块和全局驱动器之间的连接的图3的存储器装置的示意图。
图5展示根据本文中所描述的一些实施例的包含与串驱动器相关联的存储器块的图3的存储器装置的一部分的结构的侧视图(例如，横截面)。
图6展示根据本文中所描述的一些实施例的包含串驱动器的扩散区的图5的串驱动器的一部分的结构。
图7展示根据本文中所描述的一些实施例的在存储器装置的写入操作的部分中选择性地施加到图6的串驱动器的扩散区中的一些的实例电压。
图8展示根据本文中所描述的一些实施例的包含与所选择存储器块和未选择的存储器块相关联的信号的波形的图5和图6的存储器装置的实例写入操作。
图9展示根据本文中所描述的一些实施例的图5和图6的存储器装置的另一实例写入操作。
图10展示根据本文中所描述的一些实施例的图5和图6的存储器装置的另一实例写入操作。
图11为展示根据本文中所描述的一些实施例的用于在存储器装置中进行写入操作的方法的流程图。
图12为展示根据本文中所描述的一些实施例的用于在存储器装置中进行写入操作的另一方法的流程图。
图13为展示根据本文中所描述的一些实施例的用于在存储器装置中进行写入操作的另一方法的流程图。
图14展示根据本文中所描述的一些实施例的呈包含存储器装置的系统形式的设备。
具体实施方式
由于用于形成存储器单元的竖直尺寸可受制造过程约束，所以可难以将存储器单元密度一直增加到某一竖直尺寸。本文中所描述的技术涉及具有电路系统的存储器装置和允许减小存储器装置的一些电路系统的面积的存储器操作。这种电路系统的面积减小可产生用于形成更多存储器单元的更多空间，进而与一些常规存储器装置相比增加存储器装置的存储器单元密度。所描述技术中的电路系统包含与存储器装置的存储器块相关联的串驱动器。在对存储器块进行的存储器操作期间，可将不同电压施加到串驱动器的特定扩散区以抵消邻近元件在减小的面积处的潜在电影响。下文参考图1至图14进一步论述本文中所描述的技术的详细电路系统和存储器操作和其它改进和益处。
图1展示根据本文中所描述的一些实施例的呈包含存储器阵列(或多个存储器阵列)101、存储器块BL0到BLi和存储器装置100的其它组件的存储器装置100形式的设备的框图。存储器块BLK0到BLKi中的每一个可包含存储器单元102，所述存储器单元102可包含于相应存储器块的子块SB0到SBj中。子块为存储器块的一部分。在存储器装置100的物理结构中，存储器单元102可竖直地布置(例如，堆叠在彼此之上)在存储器装置100的衬底(例如，半导体衬底)之上。
如图1中所示，存储器装置100可在相应存储器块中包含存取线(其可包含局部字线)150。存储器装置100可包含数据线(其可包含位线)170，所述数据线170可在存储器块BLK0到BLKi当中共享。存取线150可携载信号(例如，字线信号)WL0到WLm。数据线170可携载信号(例如，位线信号)BL0到BLn。存储器装置100可使用存取线150选择性地存取相应存储器块BLK0到BLKi中的存储器单元102。存储器装置100可使用数据线170选择性地与存储器块BLK0到BLKi的存储器单元102交换信息(例如，数据)。
如图1中所示，存储器块BLK0到BLKi中的每一个可具有其自身的存取线(例如，字线)150，所述存取线150与其它存储器块的存取线(例如，字线)150电分离。替代地，存储器块BLK0到BLKi中的两个或更多个可共享存取线。
同一存储器块的子块可共享存取线(例如，可共享字线)且可由同一存取线控制。举例来说，存储器块BLK0的子块SB0到SBj可共享存储器块BLK0的存取线150。存储器块BLKi的子块SB0到SBj可共享存储器块BLKi的存取线150。
存储器装置100可包含可解码来自地址寄存器107的地址信息的行存取电路系统108和列存取电路系统109。基于已解码地址信息，存储器装置100可确定将在存储器操作期间存取哪些存储器块BLK0到BLKi的哪些子块的哪些存储器单元102。
存储器装置100可进行写入(例如，编程)操作以将信息存储(例如，编程)于存储器块BLK0到BLKi当中的所选择存储器块的存储器单元102中。存储器装置100可进行读取操作以从存储器块BLK0到BLKi的存储器单元102当中的所选择存储器块读取(例如，感测)信息(例如，先前存储的信息)。存储器装置100可使用与信号BL0到BLn相关联的数据线170来提供将存储于存储器块BLK0到BLKi当中的所选择存储器块中的信息或从所述所选择存储器块读取(例如，感测)的信息。存储器装置100还可进行擦除操作以擦除来自存储器块BLK0到BLKi中的一或多个的信息。
存储器装置100可接收供电电压，包含供电电压Vcc和Vss。供电电压Vss可在接地电位(例如，具有大约零伏特的值)下操作。供电电压Vcc可包含从例如电池或交流电到直流电(AC-DC)转换器电路系统的外部电源供应到存储器装置100的外部电压。存储器装置100可包含电压产生器115，所述电压产生器115可产生不同电压以供在存储器操作(例如，读取、写入和擦除操作)期间使用。
如图1中所示，行存取电路系统108可包含块解码器132、全局驱动器(例如，全局存取线驱动器)135和串驱动器145。块解码器132可操作以解码(例如，来自地址寄存器107的)地址信息以确定在存储器操作(例如，读取、写入或擦除操作)中存取存储器块BLK0到BLKi中的哪些。
在存储器装置的存储器操作中，全局驱动器135可操作以将电压提供到串驱动器145。串驱动器145可操作以将电压提供到存储器块BLK0到BLKi当中的相应存储器块的信号WL0到WLm。取决于存储器装置200的操作，信号WL0到WLm可具备不同电压。
如图1中所示，存储器装置100可包含控制单元118，所述控制单元118可配置成基于线104上的控制信号控制存储器装置100的存储器操作。控制信号的实例包含芯片启用信号CE#、写入启用信号WE#和其它信号。线104上的控制信号可指示存储器装置100可进行哪一操作(例如，读取、写入或擦除操作)。存储器装置100外部的其它装置(例如，存储器控制器或处理器)可控制线104上的控制信号的值。线104上的信号的组合的特定值可产生使得存储器装置100进行对应存储器操作(例如，读取、写入或擦除操作)的命令(例如，读取、写入或擦除命令)。
存储器装置100可包含感测和缓冲电路系统120，所述感测和缓冲电路系统120可包含例如感测放大器和页缓冲电路(例如，数据锁存器)的组件。感测和缓冲电路系统120可响应于来自列存取电路系统109的信号BL_SEL0到BL_SELn。感测和缓冲电路系统120可配置成确定(例如，通过感测)从存储器块BLK0到BLKi的存储器单元102(例如，在读取操作中)读取的信息的值且将信息的值提供到线(例如，全局数据线)175。感测和缓冲电路系统120还可配置成使用线175上的信号基于写入操作中的线175上的信号的值(例如，电压值)确定将在写入操作中存储(例如，编程)于存储器块BLK0到BLKi的存储器单元102中的信息的值。存储器装置100可包含失败位(或失败字节)计数器125以对在特定写入操作中存储于存储器块中的视为不成功的位数进行计数。存储器装置100可包含错误校正码(ECC)机构(未展示)以校正视为错误的位。
存储器装置100可包含输入/输出(I/O)电路系统117以通过线(例如，I/O线)105与外部装置(例如，存储器控制器或处理器)交换信息(例如，数据、地址和指令信息)。线105上的信号I/O0到I/Ox可表示从存储器块BLK0到BLKi的存储器单元102读取或存储于所述存储器单元102中的信息。线104和线105可包含存储器装置100内的节点或存储器装置100可驻留于其中的封装上的引脚(或焊球)。存储器装置100外部的其它装置(例如，存储器控制器或处理器)可通过线104和105与存储器装置100通信。
存储器单元102中的每一个可编程以存储表示至多一个位(例如，单个位)的值或例如两个、三个、四个或另一数目个位的多个位的值的信息。举例来说，存储器单元102中的每一个可编程以存储表示单个位的二进制值“0”或“1”的信息。每单元单个位有时称为单层级单元。在另一实例中，存储器单元102中的每一个可编程以存储表示多个位的值的信息，所述值例如两个位的四个可能值“00”、“01”、“10”和“11”中的一个、三个位的八个可能值“000”、“001”、“010”、“011”、“100”、“101”、“110”和“111”中的一个，或另一数目个多个位(例如，每一存储器单元中的多于三个位)的其它值中的一个。具有存储多个位的能力的单元有时称为多层级单元(或多状态单元)。
存储器装置100可包含非易失性存储器装置，且存储器单元102可包含非易失性存储器单元，使得存储器单元102可在电源(例如，电压Vcc、Vss或两者)与存储器装置100断开连接时保持存储于其上的信息。举例来说，存储器装置100可为快闪存储器装置，例如NAND快闪(例如，3D NAND)或NOR快闪存储器装置，或另一种类的存储器装置，例如可变电阻存储器装置(例如，相变存储器装置或电阻性随机存取存储器(RAM)装置)。
所属领域的一般技术人员可认识到，存储器装置100可包含其它组件，其中的若干组件未展示于图1中以便不混淆本文中所描述的实例实施例。存储器装置100的至少一部分可包含结构且进行与下文参考图2至图14所描述的存储器装置中的任一个的结构和操作类似或相同的操作。
图2展示根据本文中所描述的一些实施例的包含具有存储器块BLK0到BLKi和所述存储器块中的每一个中的子块SB0到SBj的存储器阵列201的存储器装置200的一部分的示意图。存储器装置200可对应于图1的存储器装置100。举例来说，存储器阵列201可形成图1的存储器阵列101的部分。
在存储器装置200的物理结构中，存储器块BLK0到BLKi可布置(例如，形成)为一个存储器块紧邻另一存储器块，使得每一存储器块邻近另一存储器块。邻近存储器块为紧邻彼此定位的相邻存储器块。图2中的方向X、Y和Z可相对于存储器装置200的结构的物理方向(例如，三维(3D)维度)。举例来说，Z方向可为垂直于存储器装置200的衬底的方向(例如，相对于所述衬底的竖直方向)。Z方向垂直于X方向和Y方向(例如，Z方向垂直于存储器装置200的X-Y平面)。
存储器块BLK0到BLKi中的每一个中的子块SB0到SBj为每一存储器块的较小部分。存储器块BLK0到BLKi可包含相同数目个子块。举例来说，存储器块BLK0到BLKi中的每一个可包含四个子块(例如，子块SB0、SB1、SB2和SB3)。
如图3中所示，存储器装置200可包含布置于存储器单元串中的存储器单元210到217。为简单起见，仅标记存储器单元串230。存储器装置200的存储器块(例如，存储器块BLK0到BLKi)的子块可具有相同数目个存储器单元串。作为实例，图2展示其中每一存储器单元串(例如，存储器单元串230)包含八个存储器单元210到217的实例。然而，每一存储器单元串可包含不同数目个存储器单元(例如，存储器单元串中多达一百个或更多个存储器单元)。图2展示其中每一子块包含三个存储器单元串的实例。然而，每一子块可包含多于三个存储器单元串。
如图2中所示，存储器装置200可包含可通过相应选择线(例如，漏极选择线)260'、261'和262'和相应信号(例如，漏极选择线信号)SGD0、SGD1和SGD2控制的选择栅极(例如，漏极选择栅极或晶体管)260、261和262。
存储器装置200可包含可通过相应选择线(例如，源极选择线)280'、281'和282'和相应信号(例如，源极选择线信号)SGS0、SGS1和SGS2控制的选择栅极(例如，源极选择栅极或晶体管)280、281和282。每一存储器单元串可与相应选择栅极260、261和262和相应选择栅极280、281和282相关联(例如，可耦合到所述相应选择栅极260、261和262和相应选择栅极280、281和282)。
每一子块(例如，SB0或SBj)具有其自身的存储器单元串、选择栅极260、261和262和相关联选择线260'、261'和262'，和选择栅极280、281和282。同一存储器块内的子块可共享选择线(例如，源极选择线)280'、281'和282'。
图2展示与三个漏极选择栅极(例如，选择栅极260、261和262)和三个源极选择栅极(例如，选择栅极280、281和282)相关联的每一存储器单元串。然而，漏极选择栅极的数目、源极选择栅极的数目或与存储器单元串相关联的两者数目可不同于三个。
如图2中所示，存储器装置200可包含分别携载信号BL0到BLN的数据线2700到270N。数据线2700到270N中的每一个可构造为可包含导电材料(例如，导电掺杂的多晶硅(掺杂多晶硅)、金属或其它导电材料)的导电线。存储器块BLK0到BLKi的存储器单元串可共享数据线2700到270N以携载从存储器装置200的所选择存储器单元(例如，存储器块BLK0或BLK1中的所选择存储器单元)的存储器单元读取的信息(呈信号形式)或将存储于所述存储器单元中的信息。
存储器装置200可包含可携载信号(例如，源极线信号)SL的源极(例如，源极线、源极板或源极区)290。源极290可构造为存储器装置200的导电线或导电板(例如，导电区)。源极290可为存储器块BLK0到BLKi的共同源极(例如，共同源极板或共同源极区)。替代地，存储器块BLK0到BLKi中的每一个可具有类似于源极290的其自身的源极。源极290可耦合到存储器装置200的接地连接。
存储器块BLK0到BLKi中的每一个可具有其自身的控制栅极群组以用于控制对相应存储器块的子块的存储器单元串的相应存储器单元的存取。如图2中所示，存储器装置200可包含存储器块BLK0到BLKi中的每一个中的控制栅极(例如，局部字线)220到227。
如图2中所示，一个存储器块(例如，存储器块BLK0)的控制栅极220到227可与另一存储器块(例如，存储器块BLKi)的控制栅极220到227电分离。因此，可单独地存取(例如，一次一个地存取)存储器块BLK0到BLKi。举例来说，可使用存储器块BLK0中的控制栅极220到227在一个时间存取存储器块BLK0，且可使用存储器块BLKi的控制栅极220到227在另一时间存取存储器块BLKi。
存储器装置200可具有存储器块(例如，存储器块BLK0到BLKi)当中的相同数目个控制栅极。在图2的实例中，存储器装置200具有存储器块BLK0到BLKi中的每一个中的八个控制栅极220到227。然而，存储器装置200的存储器块(例如，存储器块BLK0到BLKi)的控制栅极的数目可不同于八个。举例来说，存储器块BLK0到BLKi中的每一个可包含多达一百(或更多)个控制栅极。
控制栅极220到227中的每一个可为位于存储器装置200的层级中的导电材料(例如，导电材料层)的结构(例如，层级)的部分。控制栅极220到227可携载对应信号(例如，本地字线信号)WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7。存储器装置200可在操作(例如，读取、写入或擦除操作)期间使用相应存储器块中的信号WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7以选择性地控制对相应存储器块的相应存储器单元的存取。
举例来说，在写入操作期间，存储器装置200可使用与块BLK0相关联的信号WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7来控制对存储器块BLK0的所选择存储器单元的存取，以将信息存储于存储器块BLK0的所选择存储器单元中。在另一实例中，在读写操作期间，存储器装置200可使用与块BLK0相关联的信号WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7来控制对存储器块BLK0的所选择存储器单元的存取，以从存储器块BLK0的存储器单元读取(例如，感测)信息(例如，先前存储的信息)。
图3展示根据本文中所描述的一些实施例的包含具有存储器块BLK0、BLK1、BLK2和BLK3的存储器阵列201、块解码器332、全局驱动器335和串驱动器340、341、342和343的图2的存储器装置200的示意图。作为实例，图3展示具有四个存储器块BLK0、BLK1、BLK2和BLK3和四个相关联串驱动器340、341、342和343的存储器装置200。然而，存储器装置200可包含众多存储器块和相关联串驱动器340、341、342和343。
存储器块BLK0、BLK1、BLK2和BLK3彼此邻近。如图3中所示，存储器块BLK0邻近存储器块BLK1。存储器块BLK1邻近存储器块BLK2。存储器块BLK2邻近存储器块BLK3。在存储器装置200的物理结构中，邻近块紧邻彼此定位，使得邻近块之间不存在额外块(或不存在多个额外块)。邻近块可称为相邻块。
在存储器装置200的物理结构中，存储器阵列201(其包含存储器块BLK0、BLK1、BLK2和BLK3)可位于例如衬底399的衬底(例如，半导体衬底)之上(例如，可形成于所述衬底之上)，此示意性地展示于图3中。衬底399的结构展示于图5中。在存储器装置200的物理结构中，块解码器332、全局驱动器335和串驱动器340、341、342和343可位于衬底399中(例如，形成于所述衬底399中或形成于所述衬底399上)且可位于存储器阵列201之下。
如图3中所示，串驱动器340、341、342和343彼此邻近。串驱动器340和341彼此邻近。串驱动器341和342彼此邻近。串驱动器342和343彼此邻近。串驱动器340、341、342和343可通过导电路径(例如，导电接点或导电线)350、351、352和353耦合到相应存储器块BLK0、BLK1、BLK2和BLK3。
串驱动器340、341、342和343中的每一个可包含可共享相应串驱动器内的栅极(共同栅极或共享栅极)(例如栅极G0、G1、G2或G3)的晶体管T。栅极G0、G1、G2和G3可分别接收信号(例如，块选择信号)BLK_SEL0、BLK_SEL1、BLK_SEL2和BLK_SEL3。
每一晶体管T可包含漏极D和源极S。在本说明书中，漏极D和源极S可互换地使用。在每一晶体管T的结构中，漏极D可包含扩散区(例如，掺杂区)，且源极S可包含与漏极的扩散区分离的另一扩散区(例如，掺杂区)。
如图3中所示，串驱动器340和341的两个相应晶体管T的源极可共享(例如，源极可彼此电耦合以形成共享源极)。类似地，串驱动器342和343的两个相应晶体管T的源极可共享(例如，源极可彼此电耦合以形成共享源极)。在存储器装置200的结构中，共享源极可具有单个扩散区。
如图3中所示，串驱动器340、341、342和343可分别包含开关电路360、361、362和363。开关电路360、361、362和363可操作以在存储器装置200的存储器操作(例如，读取、写入或擦除操作)中分别在具有不同电压的相应栅极G0、G1、G2和G3上提供信号BLK_SEL0、BLK_SEL1、BLK_SEL2和BLK_SEL3。
开关电路360可操作以在存储器装置200的存储器操作(例如，读取、写入或擦除操作)期间在不同时间将栅极G0耦合到不同电压。因此，栅极G0上的信号BLK_SEL1在存储器装置200的存储器操作期间在不同时间可具备(例如，可具有)不同电压。
开关电路361可操作以在存储器装置200的存储器操作(例如，读取、写入或擦除操作)期间在不同时间将栅极G1耦合到不同电压。因此，栅极G1上的信号BLK_SEL1在存储器装置200的存储器操作期间在不同时间可具备(例如，可具有)不同电压。
开关电路362可操作以在存储器装置200的存储器操作(例如，读取、写入或擦除操作)期间在不同时间将栅极G2耦合到不同电压。因此，栅极G2上的信号BLK_SEL0在存储器装置200的存储器操作期间在不同时间可具备(例如，可具有)不同电压。
开关电路363可操作以在存储器装置200的存储器操作(例如，读取、写入或擦除操作)期间在不同时间将栅极G3耦合到不同电压。因此，栅极G3上的信号BLK_SEL3在存储器装置200的存储器操作期间在不同时间可具备(例如，可具有)不同电压。
全局驱动器335可通过导电线(例如，全局存取线)336耦合到串驱动器340、341、342和343。如图3中所示，导电线336可耦合串驱动器340、341、342和343的相应晶体管T的相应源极D。全局驱动器335可操作以在存储器装置200的存储器操作(例如，读取、写入或擦除操作)中在导电线336上提供不同电压。
开关电路360、361、362和363可基于来自块解码器332的地址信息分别选择性地接通(例如，激活)串驱动器340、341、342和343的晶体管T。存储器装置200可包含地址寄存器(如图1的地址寄存器107)以将地址信息提供到块解码器332。块解码器332可操作以基于地址信息确定可在存储器装置200的存储器操作中激活串驱动器340、341、342和343当中的哪一串驱动器。在存储器装置200的存储器操作(例如，读取、写入或擦除操作)期间，特定串驱动器的接通晶体管T可通过相应导电路径350、351、352和353将电压从相应导电线336传递到相应存储器块BLK0、BLK1、BLK2和BLK3。
图4展示根据本文中所描述的一些实施例的包含图3的串驱动器340、存储器块BLK1的子块SB0和全局驱动器335之间的连接的图3的存储器装置200的示意图。在图4中，存储器块BLK1的子块SB和相关联元件(例如，存储器单元210到217和选择栅极260、261、262、281、282和283、信号BL和SL)与图2中所示的子块和相关联元件相同。因此，不重复其描述。
如图4中所示，导电线336可携载相应信号(例如，全局漏极选择线信号)GSGD0、GSGD1和GSGD2、信号(例如，全局存取线信号)GWL0到GWL7，和信号(例如，全局源极线信号)GSGS0、GSGS1和GSGS2。这些信号可通过选择性地激活(例如，接通)串驱动器340、341、342和343(图3)而选择性地提供到存储器装置200的存储器块(例如，存储器块BLK0、BLK1、BLK2和BLK3)。
如图4中所示，每一晶体管T的源极和漏极可耦合到导电线336当中的相应导电线和导电路径351当中的相应导电路径(例如，耦合在所述相应导电线与所述相应导电路径之间)。为简单起见，在图4中标记仅一个晶体管T的源极S和漏极D。
存储器装置200的其它存储器块和串驱动器(例如，图3中)可具有类似于图4的存储器块BLK1和串驱动器341的连接。举例来说，如图4中所示，串驱动器342可在类似于串驱动器341的连接的连接中耦合到全局驱动器335和存储器块BLK2。
图5展示根据本文中所描述的一些实施例的包含与串驱动器340、341、342和343相关联的存储器块BLK0、BLK1、BLK2和BLK3的图3的存储器装置200的一部分的结构的侧视图(例如，横截面)。如图5中所示，存储器阵列201的存储器块BLK0、BLK1、BLK2和BLK3可位于(例如，形成于)衬底399之上。衬底399可包含半导体材料。举例来说，衬底399可包含单晶硅(也称为单晶体硅)。衬底399的单晶半导体材料可包含杂质，使得衬底399可具有特定导电性类型(例如，n型或p型)。源极290可形成于衬底399上(或形成于衬底399中)。源极290可包含导电材料(或多种导电材料)。举例来说，源极290可包含导电掺杂的多晶硅、金属或两者的组合，或其它导电材料。
如图5中所示，存储器装置200可包含Z方向上的不同层级501到514。存储器块BLK0、BLK1、BLK2和BLK3的存储器单元210到217可在衬底399之上形成(例如，在Z方向上竖直地形成)于相应层级(例如，层级504到层级511)中。相应存储器单元串(例如，存储器单元串230)的存储器单元210到217可沿着相应存储器单元串的柱550的不同部分定位。如图5中所示，每一柱550可在Z方向上延伸(例如，竖直地延伸)。相应存储器单元串的每一柱550可为在数据线2700与源极290之间穿过相应存储器单元串的导电路径(例如，电流路径)的部分。如图5中所示，数据线2700可在存储器块BLK0、BLK1、BLK2和BLK3的子块SB0、SB1、SB2和SB3当中共享。
如图5中所示，存储器块BLK0、BLK1、BLK2和BLK3为紧邻彼此定位的四个邻近存储器块(例如，四个相邻存储器块)。举例来说，存储器块BLK0和BLK1为邻近存储器块。存储器块BLK1和BLK2为邻近存储器块。存储器块BLK2和BLK3为邻近存储器块。存储器块BLK0、BLK1、BLK2和BLK3具有用于相应存储器块的相应存储器单元的单独控制栅极。
如图5中所示，相应存储器块的子块SB0、SB1、SB2和SB3可共享相应存储器块的同一控制栅极(例如，控制栅极220到227)(例如，可受所述同一控制栅极控制)。图5展示其中存储器块BLK0、BLK1、BLK2和BLK3中的每一个包含四个子块SB0、SB1、SB2和SB3的实例。然而，子块的数目可不同于四个。
同一块中的(与信号WL0到WL7相关联的)控制栅极220到227可位于存储器装置200的在Z方向上的不同层级(例如，层级504到511)上(例如，可堆叠在彼此之上)。控制栅极220到227可包含导电材料(或多种导电材料)。用于控制栅极220到227的实例材料包含导电掺杂的多晶硅、金属或其它导电材料。如图5中所示，存储器装置200可包含位于Z方向上的不同层级上的电介质材料(例如，二氧化硅)521。相应块中的电介质材料521与相应块中的控制栅极220到227交错。
与同一块(例如，块BLK0)的子块的相应信号SGD0、SGD1和SGD2相关联的选择线(例如，三个漏极选择线)可包含形成于Z方向上的不同层级(例如，层级512、513和514)中的相应导电区(例如，三个导电区)。导电区中的每一个可具有Y方向(垂直于X方向)上的长度。如图5中所示，每一子块可具有其自身的漏极选择线(与相应信号SGD0、SGD1和SGD2相关联)，所述漏极选择线与另一子块的漏极选择线(与相应信号SGD0、SGD1和SGD2相关联)电分离。漏极选择线可包含导电材料，所述导电材料可与控制栅极220到227的材料相同(或不同于所述材料)。如图5中所示，相应子块的选择栅极260、261和262可包含相应子块的漏极选择线的相应部分。
与同一块(例如，块BLK0)的子块的相应信号SGS0、SGS1和SGS2相关联的选择线(例如，三个源极选择线)可包含形成于Z方向上的不同层级(例如，层级501、502和503)中的相应导电区(例如，三个导电区)。导电区中的每一个可具有Y方向(垂直于X方向)上的长度。如图5中所示，同一存储器块的子块可共享源极选择线(与相应信号SGS0、SGS1和SGS2相关联)。源极选择线可包含导电材料，所述导电材料可与控制栅极220到227的材料相同(或不同于所述材料)。如图5中所示，相应子块的选择栅极280、281和282可包含相应子块的源极选择线的相应部分。
如图5中所示，串驱动器340、341、342和343可在相应存储器块BLK0、BLK1、BLK2和BLK3下位于衬底399中。耦合在相应存储器块与相应串驱动器之间的导电路径350、351、352、353对应于图3中所示的那些相同导电路径。为简单起见，图5中展示导电路径350、351、352、353中的仅一些。导电路径350、351、352、353中的每一个可包含导电材料(例如，金属(例如，钨))。导电路径350、351、352、353的每一导电路径的导电材料的至少一部分可在Z方向上形成(例如，竖直地形成)。
在图5中，相应导电路径350、351、352、353上的信号SGD可表示相应存储器块的相应漏极选择线上的单独信号SGD0、SGD1和SGD2。相应导电路径350、351、352、353上的信号SGS可表示相应存储器块的相应源极选择线上的单独信号SGS0、SGS1和SGS2。
图6展示根据本文中所描述的一些实施例的包含扩散区的图5的串驱动器340、341、342和343的一部分的结构。如图6中所示，串驱动器340、341、342和343可包含相应扩散区D0、S01、D1、D2、S23和D3。这些扩散区可由衬底399中的单独部分形成。串驱动器340、341、342和343可包含安置在相应扩散区D0、S01、D1、D2、S23和D3之上的位置处的相应栅极G0、G1、G2和G3。
如图6中所示，串驱动器340、341、342和343中的每一个可占据在Y方向上具有宽度602的区域(例如，衬底399中的区域)。宽度602对于串驱动器340、341、342和343是相同的。宽度602可对应于存储器装置200的存储器块(例如，存储器块BLK0、BLK1、BLK2和BLK3)中的每一存储器块的宽度(例如，在X-Y平面中在Y方向上的间距)。如图6中所示，存储器装置200可具有不含驱动器341和342的扩散区的区域(其具有宽度A1)。
如图6中所示，扩散区D0、D1、D2、D3、S01和S23为衬底399中的掺杂有杂质(例如，掺杂有n型或p型掺杂剂)的材料(例如，半导体材料)的单独部分。因此，扩散区D0、D1、D2、D3、S01和S23也可称为掺杂区。
扩散区D0、D1、D2、D3、S01和S23的导电性类型不同于衬底399的导电性类型。举例来说，衬底399可包含p型半导体材料，且扩散区D0、D1、D2、D3、S01和S23中的每一个可包含n型半导体材料。
如图6中所示，扩散区S01为邻近扩散区D0和D1且在扩散区D1与D2之间。扩散区S23邻近扩散区D2和D3且在扩散区D2与D3之间。扩散区D1为邻近扩散区D2。
每一扩散区S01和邻近扩散区D0或D1可在衬底399中形成相应晶体管T(例如，n沟道金属氧化物半导体(NMOS)晶体管)的有源区域。举例来说，当将适当电压施加到栅极G0时，包含扩散区S01和邻近扩散区D0的有源区域可形成沟道(例如，晶体管沟道)以在扩散区S01与邻近扩散区D0之间传导电流。在另一实例中，当将适当电压施加到栅极G1时，包含扩散区S01和邻近扩散区D1的有源区域可形成沟道(例如，晶体管沟道)以在扩散区S01与邻近扩散区D1之间传导电流。
类似地，每一扩散区S23和邻近扩散区D2或D3可在衬底399中形成有源区域(例如，相应晶体管T的有源区域)。举例来说，当将适当电压施加到栅极G2时，包含扩散区S23和邻近扩散区D2的有源区域可形成沟道(例如，晶体管沟道)以在扩散区S23与邻近扩散区D2之间传导电流。在另一实例中，当将适当电压施加到栅极G3时，包含扩散区S23和邻近扩散区D3的有源区域可形成沟道(例如，晶体管沟道)以在扩散区S23与邻近扩散区D3之间传导电流。
扩散区D0、S01、D1、D2、S23和D3可为串驱动器340、341、342和343的晶体管T的相应漏极和源极的部分。举例来说，扩散区D0可为串驱动器340的相应晶体管T(图3)的相应漏极的部分。扩散区D1可为串驱动器341的相应晶体管T(图3)的相应漏极的部分。扩散区D2可为串驱动器342的相应晶体管T(图3)的相应漏极的部分。扩散区D3可为串驱动器343的相应晶体管T(图3)的相应漏极的部分。扩散区S01可为串驱动器340和341的相应晶体管T(图3)的相应共享源极S的部分。扩散区S23可为串驱动器342和343的相应晶体管T(图3)的相应共享源极S的部分。
因此，串驱动器340的晶体管T(图6中未标记)可包含扩散区D0和邻近扩散区S01。串驱动器341的晶体管T可包含扩散区D1和邻近扩散区S01。串驱动器342的晶体管T可包含扩散区D2和邻近扩散区S23。串驱动器343的晶体管T可包含扩散区D3和邻近扩散区S23。
栅极G0、G1、G2和G3中的每一个可包含导电材料(例如，金属)且可在X方向上延伸长度。如图6中所示，栅极G0可位于扩散区D0与S01之间的位置(例如，相应晶体管T的晶体管沟道的位置)之上。栅极G0可通过电介质材料(例如，栅极氧化物(例如，二氧化硅))与扩散区D0和S01分离(在Z方向上)。
栅极G1可位于扩散区S01与D1之间的位置(例如，相应晶体管T的晶体管沟道的位置)之上。栅极G1可通过电介质材料(例如，栅极氧化物(例如，二氧化硅))与扩散区S01和D1分离(在Z方向上)。
栅极G2可位于扩散区D2与S23之间的位置(例如，相应晶体管T的晶体管沟道的位置)之上。栅极G2可通过电介质材料(例如，栅极氧化物(例如，二氧化硅))与扩散区D2和S23分离(在Z方向上)。
栅极G3可位于扩散区S23与D3之间的位置(例如，相应晶体管T的晶体管沟道的位置)之上。栅极G3可通过电介质材料(例如，栅极氧化物(例如，二氧化硅))与扩散区S23和D3分离(在Z方向上)。
如图6中所示，导电线336(与信号GWL0到GWL7相关联)中的每一个可耦合到(例如，可接触)相应扩散区S01和相应扩散区S23。在图6中，相应存储器块BLK0、BLK1、BLK2或BLK3的控制栅极(未标记)与相应存储器块的信号WL0到WL7相关联。因此，如图6中所示，扩散区D0可耦合到(例如，可接触)存储器块BLK0的相应第二控制栅极(与信号WL0到WL7相关联)(与所述相应第二控制栅极电接触)。扩散区D1可耦合到(例如，可接触)存储器块BLK1的相应第二控制栅极(与信号WL0到WL7相关联)(与所述相应第二控制栅极电接触)。扩散区D2可耦合到(例如，可接触)存储器块BLK2的相应第二控制栅极(与信号WL0到WL7相关联)(与所述相应第二控制栅极电接触)。扩散区D3可耦合到(例如，可接触)存储器块BLK3的相应第二控制栅极(与信号WL0到WL7相关联)(与所述相应第二控制栅极电接触)。
为简单起见，图6省略耦合到其它组件的串驱动器340、341、342和343的其它扩散区和全局驱动器335的其它导电线，所述其它组件例如相应漏极选择线(例如，与图4中的信号SGD0、SGD1和SGD2相关联的选择线)和源极选择线(例如，与图4中的信号SGS0、SGS1和SGS2相关联的选择线)。
在图6中，可在存储器操作(例如，读取、写入或擦除操作)期间通过选择性地接通相应串驱动器的晶体管T而将电压选择性地施加到扩散区D0、D1、D2和D3。举例来说，扩散区D1可通过将电压施加到扩散区S01且将电压施加到栅极G1而施加有电压。在另一实例中，扩散区D2可通过将电压施加到扩散区S23且将电压施加到栅极G2而施加有电压。
特定存储器块的扩散区与相应控制栅极(与信号WL0到WL7中的一个相关联)之间的连接(例如，电接触)允许将施加到扩散区的电压传递(也施加)到所述特定存储器块的相应控制栅极。
图7展示根据本文中所描述的一些实施例的包含在对存储器块BLK1进行的写入操作的部分中选择性地施加到扩散区D1、D2、S01和S23(在图6中标记)的实例电压的图6的串驱动器340、341、342和343的部分的结构。图7中的写入操作假设存储器块BLK1为由存储器装置200选择以将信息存储于所选择子块SB0(图2和图4)的所选择存储器单元212(图2和图4)中的存储器块。在这一实例中，未选择(未选中)存储器单元210、211和213到217以存储信息。因此，在这一实例中，控制栅极222(与图2、图4、图5和图6的信号WL2相关联)为所选择控制栅极，其为与所选择存储器块(例如，在这一实例中为存储器块BLK1)的所选择存储器单元(例如，在这一实例中为存储器单元212)相关联的控制栅极。其它控制栅极220、222和223到227(与图2、图4、图5和图6的相应信号WL0、WL1和WL3到WL7相关联)为未选择(例如，取消选择)的控制栅极，其为与未选择的存储器单元(例如，在这一实例中为存储器单元210、211和213到217)相关联的控制栅极。
以下描述描述写入操作的部分(不是完整写入操作)以展示将电压中的一些施加到相应串驱动器340、341、342和343的相应扩散区D1、D2、S01和S23的实例。参考图8至图13详细地描述其它写入操作。
如图7中所示7，电压Vpgm(例如，编程电压或写入电压)可施加到扩散区S01(在图6中标记)。电压Vpgm可具有相对较高值(例如，14V到24V)以允许将信息存储于存储器块BLK1(所选择存储器块)的所选择存储器单元中。电压Vpgm_sw可施加到栅极G1以接通(例如，激活)串驱动器341的晶体管T。电压Vpgm_sw可具有大于电压Vpgm的值(例如，28V)。这是为了允许来自扩散区S01的电压Vpgm传递到与所选择存储器块(在这一实例中为存储器块BLK1)的所选择控制栅极(与信号WL2相关联)相关联的扩散区D1(在图6中标记)。电压Vpass可施加到串驱动器341的与存储器块BLK1的未选择(例如，取消选择)的控制栅极(例如，与信号WL0、WL1和WL3到WL7相关联的控制栅极)相关联的其它扩散区。电压Vpass可具有小于电压Vpgm的值的值(例如，10V)。这是为了防止将信息存储于存储器块BLK1的未选择的存储器单元中，且允许同一存储器单元串中的未选择的存储器单元作为存储器块BLK1的所选择存储器单元操作为传递栅极(例如，接通晶体管)。
如图7中所示，电压Vx还可施加到扩散区D2(在图6中标记)，所述扩散区D2为与未选择的存储器块BLK2相关联的扩散区。电压Vx可具有相对小于电压Vpass和电压Vpgm的值的值(例如，2V到4V)。在本说明书(例如，图7和其它图的描述)中所描述的电压的值为实例值。可使用其它电压值。
将电压Vx施加到与未选择的存储器块(例如，在这一实例中为存储器块BLK2)相关联的扩散区可允许存储器装置200与一些常规存储器装置相比具有改进和益处，如下文所论述。
如图6和图7中所示，扩散区D2为邻近扩散区D1。在写入操作中，如果电压Vx未施加到扩散区D2(例如，如果扩散区D2保持在0V下)，那么扩散区D1与扩散区D2之间的电压差可相对较高。(扩散区D1与D2之间的)这种高电压差可接近于电压Vpgm的值。这一高电压差可引起耦合到相应扩散区D1和D2的邻近控制栅极(与信号WL相关联)之间的干扰。这可使存储器装置200的性能降级。如图7中所示施加电压Vx可减小相对电压差。这可减少干扰，由此改进存储器装置200的操作。
此外，如图7中所示施加电压Vx还可提供其它改进和益处。举例来说，由于电压Vx可施加到扩散区D2以减小相对较高的电压差，所以扩散区D1和D2可更接近彼此放置(例如，形成)。举例来说，在图6中，扩散区D1和D2可更接近彼此放置，使得具有宽度A1的面积可减小(例如，缩小)。这一面积减小可在存储器装置200中为存储器装置200的其它组件产生额外空间(例如，在X-Y方向上的更多空间)。举例来说，所产生的额外空间可用于形成更多存储器单元(在X-Y方向上)。这可增加存储器装置200的存储器单元密度。
图8展示根据本文中所描述的一些实施例的包含与所选择存储器块(例如，存储器块BLK1)和未选择的存储器块(例如，存储器块BLK2)相关联的信号的波形的图5和图6的存储器装置200的实例写入操作。如图8中所示，将信息存储于存储器块BLK1的所选择存储器单元中的写入操作可包含时间T0与T12之间的不同阶段(例如，不同操作)。所述阶段包含充电(例如，预充电)阶段810、813、816和819、写入阶段811、814、817和820，和验证(写入验证)阶段812、815、818和821。展示于图8中的充电、写入和验证阶段可如图8中所示而顺序地进行。
图8展示由存储器装置200在写入操作中进行的四个充电阶段、四个写入阶段和四个验证阶段的实例。然而，存储器装置200可进行不同数目个充电、写入和验证阶段。另外，如下文所描述，可跳过(例如，不进行)充电阶段中的一些。
在图8中，时间T0到T12指示在与图8相关联的写入操作期间的不同时间(时间点)。时间T0发生在时间T1之前，时间T1发生在时间T2之前，以此类推。存储器装置200可在时间T0处开始写入操作且在时间T12处结束写入操作。
在与图8相关联的实例写入操作中，假设存储器块BLK1为将信息存储于存储器块BLK1的所选择存储器单元中的所选择存储器块。存储器块BLK2和其它存储器块(例如，存储器块BLK1和BLK3)为未选择的存储器块。
图8中的与存储器块BLK1相关联的信号BLK_SEL1、WL0、WL1、WL3到WL7和WL2，和与存储器块BLK2相关联的信号BLK_SEL2和WL0到WL7与展示于图5和图6中的信号相同。
在图8中，与图8中的信号相关联的电压(例如，电压电平)Vpgm_sw、Vpass_sw、Vpass、Vseed、Vpgm、Vsw1和V1也为施加到图6的相应扩散区(例如，扩散区S01、S23、D1和D2)和栅极G1和G2的电压。图8中的电压也是与存储器块BLK1和BLK2的信号WL0到WL7(图5)相关联的相应控制栅极上的电压。在与图8相关联的写入操作中，全局驱动器335(图3和图4)可操作以在导电线336上施加不同电压。与关联于图8中的存储器块BLK1和BLK2的信号WL0到WL7的信号相关联的电压是基于由串驱动器341和342(图3、图4和图5)传递到相应扩散区D1和D2的导电线336(图3和图4)上的电压。
如图8中所示，存储器装置200可以充电阶段810(例如，时间T0与T1之间)开始写入操作。在充电阶段810中，信号BLK_SEL2可具备电压Vsw1以接通串驱动器342(图6)的晶体管T，以将电压V1施加到与存储器块BLK2的信号WL0到WL7相关联的扩散区D2。电压Vsw1可具有5V(或大约5V)的值。电压V1可具有在2V到4V范围内的值。如上文所提及，在本说明书中所描述的电压的值为实例值。可使用其它电压值。
在图8中，存储器装置200可在进行充电阶段810之后进行写入阶段811(例如，时间T1与T2之间)。可进行写入阶段811以将信息存储于存储器块BLK1(所选择存储器块)的所选择存储器单元中。举例来说，可进行写入阶段811以使得所选择存储器单元的状态(例如，阈值电压)朝向相应目标状态(例如，目标阈值电压)移动。在写入阶段811中，信号BLK_SEL1可具备电压Vpass_sw和Vpgm_sw以接通串驱动器341(图6)的晶体管T。与存储器块BLK1相关联的信号WL0到WL7可具备相应电压Vseed、Vpass和Vpgm，所述电压为在写入阶段811中施加到扩散区D1的电压。电压Vseed可小于存储器装置200的供电电压(例如，Vcc)。举例来说，Vseed可具有2V(或大约2V)的值。电压Vpass可具有10V(或大约10V)的值。电压Vpass_sw可具有28V(或大约28V)的值。
因此，如上文所描述且如图8中所示，与未选择的存储器块BLK2相关联的信号WL0到WL7可具备电压V1，而与所选择存储器块BLK1相关联的信号保持在0V下(例如，可耦合到接地)。这指示可在将电压(例如，Vseed、Vpass或Vpass_sw)施加到与所选择存储器块BLK1相关联的扩散区D1之前将电压V1施加到扩散区D2(与未选择的存储器块BLK2相关联)。
存储器装置200可进行验证阶段812以确定所选择存储器单元是否到达相应目标状态。如果存储器装置200基于来自验证阶段812的结果确定所选择存储器单元到达相应目标状态，那么图8的实例中的写入操作可在验证阶段812之后结束。
如果存储器装置200确定少于所有所选择存储器单元到达相应目标状态，那么存储器装置200可重复充电阶段、写入阶段和验证阶段(例如，在时间T3之后)。在图8中，重复的阶段可包含充电阶段813、816和819、写入阶段814、817和820，和验证阶段815、818和821。如图8中所示，存储器装置200可将相同电压Vsw1和V1施加到相应信号BLK_SEL2和WL0到WL7。然而，每次重复写入阶段时，与所选择存储器块BLK1相关联的信号WL2上的电压Vpgm都可增大(例如，顺序地增大)。举例来说，图8展示电压Vpgm在时间T3与T12之间的重复的写入阶段中具有步升图案。电压Vpgm可由脉冲(例如，编程脉冲)888提供。如图8中所示，每次重复写入阶段时，脉冲888都可具有不同电压值(例如，不同振幅)。与图8相关联的实例写入操作可在时间T12之后结束，在所述时间T12处，所选择存储器单元视为到达相应目标状态。
可基于配置于存储器装置200中(例如，设定于存储器装置200中)的一些条件(例如，预定准则)跳过(例如，不进行)存储器装置200的写入操作中的充电阶段中的一些。举例来说，存储器装置200可保持跟踪(例如，存储)在写入阶段中使用的脉冲(例如，脉冲888)的数目。在这一实例中，如果脉冲888的数目不大于限值(例如，预定脉冲数)，那么可跳过(例如，不进行)充电阶段(例如，充电阶段813、816和819中的一个)。在这一实例中，如果脉冲888的数目大于限值，那么不跳过(例如，进行)充电阶段。限值可基于存储器装置200的特性来选择且可为可编程(例如，可微调)值。限值可存储于存储器装置200中。举例来说，存储器装置200的控制单元(如图1的控制单元118)可包含寄存器以存储限值。如果跳过充电阶段，那么存储器装置200可在前一验证阶段之后以下一写入阶段继续。
在替代性写入操作中，跳过充电阶段的条件可基于电压Vpgm的值和限值的值。举例来说，存储器装置200的控制单元(如图1的控制单元118)可包含寄存器以存储用于限值的电压值(例如，预定值)。限值的所存储值可基于存储器装置200的特性来选择且可为可编程(例如，可微调)值。在这一实例中，如果将用于特定写入阶段中的电压Vpgm的值不大于限值(例如，电压Vpgm的预定值)，那么可跳过充电阶段(例如，充电阶段813、816和819中的一个)。在这一实例中，如果电压Vpgm的值大于限值，那么不跳过(例如，进行)充电阶段。如果跳过充电阶段，那么存储器装置200可在前一验证阶段之后以下一写入阶段继续。
操作如上文参考图8所描述的写入操作(例如，将电压V1施加到与存储器块BLK2(未选择的存储器块)相关联的扩散区D2)可允许存储器装置200具有上文参考图7所论述的改进和益处。
图9展示根据本文中所描述的一些实施例的图5和图6的存储器装置的另一实例写入操作。存储器装置200可配置成进行与图8相关联的写入操作或与图9相关联的写入操作中的任一个。为简单起见，不重复图8与图9之间的类似或相同元件。在图9中，类似于图8的实例，假设存储器块BLK1为将信息存储于存储器块BLK1的所选择存储器单元中的所选择存储器块。存储器块BLK2和其它存储器块(例如，存储器块BLK1和BLK3)为未选择的存储器块。
如图9中所示，将信息存储于存储器块BLK1的所选择存储器单元中的写入操作可包含时间T20与T30之间的不同阶段(例如，不同操作)。所述阶段包含实例数个写入阶段910、912、914和916，和验证阶段911、913、915和917。
在图9的实例中，信号BLK_SEL2可具备电压Vsw2以接通串驱动器342(图6)的晶体管T，以将电压V2施加到与存储器块BLK2的信号WL0到WL7相关联的扩散区D2。如图9中所示，在写入阶段(例如，写入阶段910、912、914和916)中将电压Vseed施加到与存储器块BLK1中的信号WL2相关联的扩散区D1之后，信号BLK_SEL2可在所述写入阶段中激活(例如，可具备电压Vsw2)。
将图9中的电压V2施加到与存储器装置200的串驱动器340、341、342和343的结构中的未选择的存储器块(例如，存储器块BLK2)相关联的扩散区(例如，在这一实例中为扩散区D2)可提供上文参考图7所论述的改进和益处。
存储器装置200可在每一写入阶段之后进行验证阶段(例如，验证阶段911、913、915和917)。存储器装置200可在需要时重复写入阶段和验证阶段。如图9中所示，每次重复写入阶段时，脉冲999都可具有不同电压值(例如，不同振幅)。与图9相关联的实例写入操作可在时间T30之后结束，在所述时间T30处，所选择存储器单元到达相应目标状态。
存储器装置200可基于配置于存储器装置200中的一些条件跳过将电压V2施加到扩散区D2。条件可与用于图8中的条件相同。举例来说，如果脉冲999的数目不大于脉冲数限值或如果电压Vpgm的值不大于电压限值，那么存储器装置200可跳过施加电压V2。在存储器装置200中进行写入操作(类似于与图9相关联的实例)可相比于与图8相关联的写入操作而进一步改进存储器装置200的性能(例如，减少编程时间)。
操作如上文参考图9所描述的写入操作(例如，将电压V2施加到与存储器块BLK2(未选择的存储器块)相关联的扩散区D2)可允许存储器装置200具有上文参考图7所论述的改进和益处。
图10展示根据本文中所描述的一些实施例的图5和图6的存储器装置的另一实例写入操作。与图10相关联的实例写入操作可为图9的实例写入操作的变型。存储器装置200可配置成进行与图8、图9或图10相关联的写入操作中的任一个。为简单起见，不重复图9与图10之间的类似或相同元件。
如图10中所示，将信息存储于存储器块BLK1的所选择存储器单元中的写入操作可包含时间T20与T30之间的不同阶段(例如，不同操作)。所述阶段包含实例数个写入阶段910'、912'、914'和916'，和验证阶段911'、913'、915'和917'，其可分别类似于图9的数个写入阶段910、912、914和916，和验证阶段911、913、915和917。与图9和图10相关联的写入操作之间的差包含在图10中的时间T20B与T21之间施加到与存储器块BLK1和BLK2的信号WL0到WL7相关联的扩散区D1和D2的电压。
如图10中所示，信号BLK_SEL2可在时间T20B与T21之间施加有电压Vsw3以接通串驱动器342(图6)的晶体管T，以将电压V3施加到与存储器块BLK2的信号WL0到WL7相关联的扩散区D2。在时间T20B与T21之间，信号BLK_SEL1可施加有电压Vpass_sw以接通串驱动器341(图6)的晶体管T，以将电压V3'施加到与存储器块BLK1的信号WL0到WL7相关联的扩散区D1。电压V3'的值可等于(或大致等于)电压V3的值。电压V3和V3'可等于(或大致等于)存储器装置200的供电电压(例如，Vcc)。在存储器装置200中进行写入操作(类似于与图10相关联的实例)可避免或减少与存储器块BLK2的耦合到扩散区D1和D2的信号WL0到WL7相关联的控制栅极之间的潜在电流泄漏。
操作如上文参考图10所描述的写入操作(例如，将电压V3施加到与存储器块BLK2(未选择的存储器块)相关联的扩散区D2)可允许存储器装置200具有上文参考图7所论述的改进和益处。
图11为展示根据本文中所描述的一些实施例的用于在存储器装置中进行写入操作的方法1100的流程图。方法1100可为包含于存储器装置中(例如，存储器装置的控制单元(如图1的控制单元118)中)的算法的部分。方法1100可由软件、固件、硬件(例如，逻辑电路系统)或软件、固件和硬件的任何组合进行。软件、固件、硬件可配置(例如，可包含)于存储器装置中。
方法1100可包含进行写入操作以将信息存储于存储器装置的存储器阵列的存储器单元块当中的所选择存储器单元块的所选择存储器单元中。用于方法1100中的存储器装置可包含存储器装置(例如，存储器装置100、200和1420(图14))。如图11中所示，方法1100可包含活动(例如，操作)1105、1110、1115、1120、1125、1130、1135、1140和1145。
方法1100可在活动1105处开始存储器操作，所述活动1105可包含选择存储器块以在写入操作中存储信息(例如，数据)。方法1100中的所选择存储器块可为存储器装置200(图2至图10)的存储器块BLK1。
活动1110可包含对邻近存储器块进行操作，所述邻近存储器块为邻近所选择存储器块的未选择的存储器块。方法1100中的邻近存储器块可为存储器装置200(图2至图10)的存储器块BLK2。活动1110中的操作可包含将电压施加到与邻近存储器块相关联的扩散区(例如，扩散区D2)。在活动1110中施加的电压可包含电压V1、V2或V3(分别图8、图9和图10)。
活动1115可包含对所选择存储器块进行写入阶段(例如，编程阶段)以将信息存储于所选择存储器块中。写入阶段可包含图8、图9或图10的写入阶段。活动1115中的写入阶段可包含将编程电压(例如，电压Vpgm)施加到所选择存储器块的所选择控制栅极。编程电压可由脉冲(例如，编程脉冲)提供。活动1115中的脉冲可包含脉冲888、999或1010(分别图8、图9和图10)。存储于存储器单元中的信息可对应于存储器单元的状态。活动1115可使得所选择存储器单元具有相应状态。存储器单元中的状态可对应于存储器单元的阈值电压。用于方法1100中的存储器装置中的每一存储器单元可每单元存储至多一个位或每单元存储多个位。因此，方法1100中的存储器装置的存储器单元的状态可表示信息的单个位的值(例如，二进制值)或多个位的值。
方法1100的活动1120可包含对已用于活动1115中的脉冲的数目进行计数。用于活动1115中的脉冲的数目可对应于上文参考图8、图9和图10所描述的脉冲888、脉冲999或脉冲1010的数目。
活动1125可包含进行写入操作的验证阶段(例如，编程验证阶段)。验证阶段可包含确定所选择存储器单元是否到达其相应目标状态。目标状态为对应于既定存储于所选择存储器单元中的信息的值的状态。验证操作可包含比较所选择存储器单元的状态(例如，阈值电压)与其相应目标状态(例如，目标阈值电压)。
活动1130可包含确定是否所有所选择存储器单元都到达其目标状态。活动1130处的标记“否”指示少于所有(并非所有)所选择存储器单元到达(或视为已到达)其目标状态。在这一情况下，方法1100可以活动1140继续。活动1135处的标记“是”指示所有所选择存储器单元都已到达(或视为已到达)其目标状态。在这一情况下，方法1100可以活动1135继续。
活动1140可包含增大编程电压的值。举例来说，活动1140可增大用于活动1115中的脉冲(例如，脉冲888、999或1010)的电压(例如，振幅)。
活动1145可包含确定用于活动1115中的脉冲(例如，脉冲888、999或1010)的数目是否大于(超出)限值(例如，计数限值)。举例来说，活动1145可将在活动1120中计数的脉冲的数目与限值进行比较。这里所描述的限值可为预设限值(例如，预定值)，其可为可调整的值且可存储(例如，可编程)于存储器装置中。举例来说，存储器装置的控制单元(如图1的控制单元118)可包含寄存器以存储限值的值(例如，预定计数值)。
活动1145处的标记“是”指示(用于活动1115中的)脉冲的数目大于限值(超出限值)。在这一情况下，方法1100可响应于来自活动1130的结果而进行重复序列(例如，重复循环)以至少再一次重复活动1110、1115、1120、1125、1130、1140和1145中的一些或所有。活动1145处的标记“否”指示(用于活动1115中的)脉冲的数目不大于限值(未超出限值)。在这一情况下，方法1100可跳过活动1110且进行活动1115、1120、1125、1130，且接着响应于来自活动1130的结果而至少再一次重复活动1110、1115、1120、1125、1130、1140和1145中的一些或所有。
如果所有所选择存储器单元都视为到达其相应目标状态，那么活动1135可包含结束(完成)写入操作。
方法1100可提供类似于上文参考图2至图10所描述的存储器装置200的改进和益处的改进和益处。
图12为展示根据本文中所描述的一些实施例的用于在存储器装置中进行写入操作的方法1200的流程图。方法1200可为包含于存储器装置中(例如，存储器装置的控制单元(如图1的控制单元118)中)的算法的部分。方法1200可由软件、固件、硬件(例如，逻辑电路系统)或软件、固件和硬件的任何组合进行。软件、固件、硬件可配置于(例如，可包含于)存储器装置中。
方法1200可包含进行写入操作以将信息存储于存储器装置的存储器阵列的存储器单元块当中的所选择存储器单元块的所选择存储器单元中。用于方法1200中的存储器装置可包含存储器装置(例如，存储器装置100、200和1420(图14))。如图12中所示，方法1200可包含活动(例如，操作)1205、1210、1215、1220、1225、1230、1235、1240和1245。
方法1200可在活动1205处开始存储器操作，所述活动1205可包含选择存储器块以在写入操作中存储信息(例如，数据)。方法1200中的所选择存储器块可为存储器装置200(图2至图10)的存储器块BLK1。
活动1210可包含确定用于阶段(例如，活动1120中的写入阶段)中的编程电压(例如，图8、图9和图10中的电压Vpgm)是否大于(超出)限值(例如，电压限值)。举例来说，活动1210可将编程电压的值与限值进行比较。这里所描述的限值可为预设限值(例如，预定值)，其可为可调整的值且可存储(例如，可编程)于存储器装置中。举例来说，存储器装置的控制单元(如图1的控制单元118)可包含寄存器以存储限值的值(例如，预定电压值)。
活动1210处的标记“否”指示编程电压的值不大于限值(未超出限值)。在这一情况下，方法1200可跳过活动1215且进行活动1220。活动1210处的标记“是”指示编程电压的值大于限值(超出限值)。在这一情况下，方法1200可以活动1215继续。
活动1215可包含对邻近存储器块进行操作，所述邻近存储器块为邻近所选择存储器块的未选择的存储器块。方法1200中的邻近存储器块可为存储器装置200(图2至图10)的存储器块BLK2。活动1215中的操作可包含将电压施加到与邻近存储器块相关联的扩散区(例如，扩散区D2)。在活动1215中施加的电压可包含电压V1、V2或V3(分别图8、图9和图10)。
活动1220可包含对所选择存储器块进行写入阶段(例如，编程阶段)以将信息存储于所选择存储器块中。写入阶段可包含图8、图9或图10的写入阶段。活动1220中的写入阶段可包含将编程电压(例如，电压Vpgm)施加到所选择存储器块的所选择控制栅极。编程电压可由脉冲(例如，编程脉冲)提供。活动1220中的脉冲可包含脉冲888、999或1010(分别图8、图9和图10)。活动1220可使得所选择存储器单元具有相应状态。因此，方法1200中的存储器装置的存储器单元的状态可表示信息的单个位的值(例如，二进制值)或多个位的值。
方法1200的活动1225可包含存储(例如，更新)活动1220中的编程电压的值。所述值可为活动1220中的编程电压的最新值。
活动1230可包含进行写入操作的验证阶段(例如，编程验证阶段)。验证阶段可包含确定所选择存储器单元是否到达其相应目标状态。验证操作可包含比较所选择存储器单元的状态(例如，阈值电压)与其相应目标状态(例如，目标阈值电压)。
活动1235可包含确定是否所有所选择存储器单元都到达其目标状态。活动1235处的标记“否”指示少于所有(并非所有)所选择存储器单元到达(或视为已到达)其目标状态。在这一情况下，方法1200可以活动1245继续。活动1235处的标记“是”指示所有所选择存储器单元都到达(或视为已到达)其目标状态。在这一情况下，方法1200可以活动1240继续。
活动1245可包含增大编程电压的值。举例来说，活动1245可增大用于活动1220中的脉冲(例如，脉冲888、999或1010)的电压(例如，振幅)。
在进行活动1245之后，方法1200可响应于来自活动1135的结果而进行重复序列(例如，重复循环)以至少再一次重复活动1210、1215、1220、1225、1230、1235和1240中的一些或所有。
如果所有所选择存储器单元都视为到达其相应目标状态，那么活动1240可包含结束(完成)写入操作。
方法1200可包含上文参考图2至图10所描述的存储器装置200的其它活动和操作。
方法1200可提供类似于上文参考图2至图10所描述的存储器装置200的改进和益处的改进和益处。
图13为展示根据本文中所描述的一些实施例的用于在存储器装置中进行写入操作的方法1300的流程图。方法1300可为包含于存储器装置中(例如，存储器装置的控制单元(如图1的控制单元118)中)的算法的部分。方法1300可由软件、固件、硬件(例如，逻辑电路系统)或软件、固件和硬件的任何组合进行。软件、固件、硬件可配置(例如，可包含)于存储器装置中。
方法1300可包含进行写入操作以将信息存储于存储器装置的存储器阵列的存储器单元块当中的所选择存储器单元块的所选择存储器单元中。用于方法1300中的存储器装置可包含存储器装置(例如，存储器装置100、200和1420(图14))。如图13中所示，方法1300可包含活动(例如，操作)1305、1310、1315、1320、1325、1330、1335、1340、1345、1350和1355。
方法1300可在活动1305处开始存储器操作，所述活动1305可包含选择存储器块以在写入操作中存储信息(例如，数据)。方法1300中的所选择存储器块可为存储器装置200(图2至图10)的存储器块BLK1。
活动1310可包含对所选择存储器块进行写入阶段(例如，编程阶段)以将信息存储于所选择存储器块中。活动1310中的写入阶段可包含将编程电压(例如，电压Vpgm)施加到所选择存储器块的所选择控制栅极。编程电压可由脉冲(例如，编程脉冲)提供。用于方法1300中的存储器装置中的每一存储器单元可每单元存储至多一个位或每单元存储多个位。因此，方法1300中的存储器装置的存储器单元的状态可表示信息的单个位的值(例如，二进制值)或多个位的值。
活动1315可包含进行写入操作的验证阶段(例如，编程验证阶段)。验证阶段可包含确定所选择存储器单元是否到达其相应目标状态。目标状态为对应于既定存储于所选择存储器单元中的信息的值的状态。验证操作可包含比较所选择存储器单元的状态(例如，阈值电压)与其相应目标状态(例如，目标阈值电压)。
方法1300的活动1320可包含存储(例如，更新)失败计数。失败计数可包含具有不同于目标状态(例如，目标阈值电压)的相应值(例如，阈值电压)的位数。
活动1325可包含确定是否所有所选择存储器单元都到达其目标状态。活动1325处的标记“否”指示少于所有(并非所有)所选择存储器单元到达(或视为已到达)其目标状态。在这一情况下，方法1300可以活动1335继续。活动1325处的标记“是”指示所有所选择存储器单元都已到达(或视为已到达)其目标状态。在这一情况下，方法1300可以活动1330继续。
活动1330可包含以合格状态完成写入操作。
活动1335可包含确定是否已在活动1315中使用最后一个编程脉冲。活动1335处的标记“否”指示尚未使用最后一个编程脉冲。在这一情况下，方法1300可以活动1140继续。活动1335处的标记“是”指示已使用最后一个编程脉冲。在这一情况下，方法1300可以活动1345继续。
活动1345可包含确定失败计数(存储于活动1320中)是否小于(并不超出)限值(例如，失败计数限值)。举例来说，活动1345可将活动1320中的失败计数的值与限值进行比较。这里所描述的限值可为预设限值(例如，预定值)，其可为可调整的值且可存储(例如，可编程)于存储器装置中。举例来说，存储器装置的控制单元(如图1的控制单元118)可包含寄存器以存储限值的值(例如，预定计数值)。限值的值可基于存储器装置校正错误位(例如，失败位)的能力来选择。举例来说，存储器装置可校正具有至多M个错误位的信息，接着可将失败计数设定在M(M个位)。
活动1345处的标记“是”指示(活动1320中的)失败计数小于限值(例如，小于M)。在这一情况下，方法1300可进行活动1350从而以合格状态完成写入操作。在活动1350之后，方法1300可进行错误校正(未展示)以校正具有其不同于目标值的值的位(例如，失败位)。
活动1345处的标记“否”指示失败计数的值不小于限值(例如，不小于M)。在这一情况下，方法1300可进行活动1355从而以失败状态完成写入操作。
活动1340可包含增大编程电压的值。举例来说，活动1340可增大用于提供编程电压的脉冲的电压(例如，振幅)。
在进行活动1340之后，方法1300可响应于来自活动1325的结果而进行重复序列(例如，重复循环)以至少再一次重复活动1310、1315、1320、1325、1325、1330、1335、1345、1350和1355中的一些。
方法1300可包含上文参考图2至图10所描述的存储器装置200的其它活动和操作。
图14展示根据本文中所描述的一些实施例的呈系统(例如，电子系统)1400形式的设备。系统1400的部分或整个系统1400可包含芯片上系统、封装上系统、固态驱动器(SSD)、手机、平板计算机、计算机、汽车中的电子模块或其它类型的电子系统，或包含于其中。如图14中所示，系统1400可包含处理器1410、存储器装置1420、存储器控制器1430、图形控制器1440、I/O控制器1450、显示器1452、键盘1454、指向装置1456、至少一个天线1458、连接器1415和总线1460(例如，形成于系统1400的电路板(未展示)上的导电线)。
在一些布置中，系统1400不必包含显示器。因此，可从系统1400省略显示器1452。在一些布置中，系统1400不必包含任何天线。因此，可从系统1400省略天线1458。
处理器1410、存储器装置1420、存储器控制器1430、图形控制器1440和I/O控制器1450中的每一个可包含裸片且可为IC封装的部分。
处理器1410可包含通用处理器或专用集成电路(ASIC)。处理器1410可包含中央处理单元(CPU)。
存储器装置1420可包含动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、快闪存储器装置(例如，NAND快闪存储器装置)、相变存储器、这些存储器装置的组合，或其它类型的存储器。
在实例中，存储器装置1420可包含上文参考图1至图13所描述的存储器装置100或200。因此，存储器装置1420可包含上文参考图1至图13所描述的存储器装置(例如，存储器装置100或200)的结构和存储器操作(例如，写入操作)。在图14中，处理器1410或存储器控制器1430可与存储器装置1420通信以使得存储器装置1420进行上文参考图1至图13所描述的存储器操作。举例来说，处理器1410或存储器控制器1430可将指令(例如，呈信号形式的命令)发送到存储器装置1420以使得存储器装置1420进行写入、读取或擦除操作。写入操作可包含上文参考图1至图13所描述的写入操作中的任一个。
显示器1452可包含液晶显示器(LCD)、触摸屏(例如，电容式或电阻式触摸屏)或另一类型的显示器。指向装置1456可包含鼠标、触笔或另一类型的指向装置。
I/O控制器1450可包含用于有线或无线通信(例如，通过一或多个天线1458的通信)的通信模块。这种无线通信可包含根据WiFi通信技术、长期演进高级(LTE-A)通信技术或其它通信技术的通信。
I/O控制器1450还可包含用以允许系统1400根据以下标准或规范(例如，I/O标准或规范)中的一或多个而与其它装置或系统通信的模块，所述标准或规范包含通用串行总线(USB)、DisplayPort(DP)、高清多媒体接口(HDMI)、Thunderbolt、外围组件互连高速(PCIe)、以太网和其它规范。
连接器1415可布置(例如，可包含端子，例如引脚)以允许系统1400耦合到外部装置(或系统)。这可允许系统1400通过连接器1415与这种装置(或系统)通信(例如，交换信息)。连接器1415可通过连接1416(例如，总线)耦合到I/O控制器1450。
连接器1415、连接1416和总线1460的至少一部分可包含符合USB、DP、HDMI、Thunderbolt、PCIe、以太网和其它规范中的至少一个的元件(例如，导电端子、导电线或其它导电元件)。
图14展示系统1400的彼此分开地布置的元件(例如，装置和控制器)作为实例。在一些布置中，系统1400的两个或更多个元件可位于同一IC封装、同一子系统或同一装置上。举例来说，存储器装置1420和存储器控制器1430可包含于系统1400的同一SSD或同一存储器子系统中。
设备(例如，存储器装置100、200和1420)和方法(例如，操作装置100、200和1420的方法)的说明旨在提供对各种实施例的结构的一般理解且并不旨在提供可能利用本文中所描述的结构的设备的所有元件和特征的完全描述。本文中的设备是指装置(例如，存储器装置100、200和1420中的任一个)或包含例如存储器装置100、200和1420中的任一个的装置的系统(例如，计算机、蜂窝电话或其它电子系统)。
上文参考图1至图14所描述的组件中的任一个可以数种方式实施，包含经由软件模拟。因此，设备(例如，存储器装置100、200和1420)或上文所描述的这些存储器装置中的每一个的部分可全部在本文中表征为“模块”(或多个“模块”)。这种模块可包含硬件电路系统、单处理器和/或多处理器电路、存储器电路、软件程序模块和对象和/或固件及其组合，如对于各种实施例的特定实施方案来说需要和/或适当。举例来说，这种模块可包含于系统操作模拟包中，例如软件电信号模拟包、电力使用及范围模拟包、电容-电感模拟包、电力/散热模拟包、信号发射-接收模拟包，和/或用于操作或模拟各种潜在实施例的操作的软件和硬件的组合。
存储器装置100、200和1420可包含于设备(例如，电子电路系统)中，例如高速计算机、通信和信号处理电路系统、单处理器或多处理器模块、单个或多个嵌入式处理器、多核处理器、消息信息开关和专用模块，包含多层、多芯片模块。这种设备可进一步包含为各种其它设备(例如，电子系统)(例如电视机、蜂窝电话、个人计算机(例如，手提式计算机、台式计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家组、音频层3)播放器)、车辆、医疗装置(例如心脏监视器、血压监视器等)、机顶盒等)内的子组件。
上文参考图1至图14所描述的实施例包含设备和形成所述设备的方法。所述设备中的一个包含：第一存储器块，其包含用于所述第一存储器块的相应第一存储器单元的第一控制栅极；第二存储器块，其包含用于所述第二存储器块的相应第二存储器单元的第二控制栅极；第一扩散区，其耦合到所述第一控制栅极；第二扩散区，其邻近所述第一扩散区，所述第二扩散区耦合到所述第二控制栅极；和电路，其用以在对所述第一存储器块进行的写入操作中将电压施加到所述第二扩散区。描述包含额外设备和方法的其它实施例。
在具体实施方式和权利要求书中，相对于两个或更多个元件(例如，材料)使用的术语“在…上”、一个“在”另一个“上”意味着元件之间(例如，材料之间)的至少一些接触。术语“之上”意味着元件(例如，材料)极为接近，但可能具有一或多个额外介入元件(例如，材料)而使得接触是可能的但不是需要的。“在…上”或“在…之上”都不暗示如本文中所使用的任何方向性，除非如此陈述。
在具体实施方式和权利要求书中，术语“第一”、“第二”和“第三”等仅用作标记，且并不意欲对其对象施加数字要求。
在具体实施方式和权利要求书中，通过术语“中的至少一个”接合的项目列表可意味着所列项目的任何组合。举例来说，如果列举项目A和B，那么短语“A和B中的至少一个”意味着仅A；仅B；或A和B。在另一实例中，如果列举项目A、B和C，那么短语“A、B和C中的至少一个”意味着仅A；仅B；仅C；A和B(不包含C)；A和C(不包含B)；B和C(不包含A)；或所有的A、B和C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
在具体实施方式和权利要求书中，通过术语“中的一个”接合的项目列表可意味着所列项目中的仅一个。举例来说，如果列举项目A和B，那么短语“A和B中的一个”意味着仅A(不包含B)或仅B(不包含A)。在另一实例中，如果列出项目A、B和C，那么短语“A、B和C中的一个”意味着仅A；仅B；或仅C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
以上描述和图式说明本发明主题的一些实施例，以使所属领域的技术人员能够实践本发明主题的实施例。其它实施例可并有结构性、逻辑、电性、工艺和其它变化。实例仅代表可能的变化。一些实施例的部分和特征可包含在其它实施例的那些部分和特征中，或代替那些部分和特征。在阅读和理解以上描述后，所属领域的技术人员将显而易见许多其它实施例。

Claims (26)

1.一种设备，其包括：
第一存储器块，其包含用于所述第一存储器块的相应第一存储器单元的第一控制栅极；
第二存储器块，其包含用于所述第二存储器块的相应第二存储器单元的第二控制栅极；
第一扩散区，其耦合到所述第一控制栅极；
第二扩散区，其邻近所述第一扩散区，所述第二扩散区耦合到所述第二控制栅极；以及
电路，其用以在对所述第一存储器块进行的写入操作中将电压施加到所述第二扩散区。
2.根据权利要求1所述的设备，其进一步包括：
第三扩散区，其邻近所述第一扩散区；
第四扩散区，其邻近所述第二扩散区；
第一栅极，其位于所述第一扩散区与所述第三扩散区之间的第一位置之上且通过第一电介质材料与所述第一扩散区以及所述第三扩散区分离；以及
第二栅极，其位于所述第二扩散区与所述第四扩散区之间的第二位置之上且通过第二电介质材料与所述第二扩散区以及所述第四扩散区分离。
3.根据权利要求2所述的设备，其进一步包括：
第一导电线，其去往所述第三扩散区的相应扩散区以及所述第四扩散区的相应扩散区。
4.根据权利要求1所述的设备，其中所述第一扩散区以及所述第二扩散区具有相同材料。
5.一种设备，其包括：
第一存储器块，其包含用于相应第一存储器单元的第一控制栅极；
第二存储器块，其包含用于相应第二存储器单元的第二控制栅极；
第一晶体管，其共享第一栅极，所述第一晶体管包含分别耦合到所述第一控制栅极的第一扩散区；
第二晶体管，其共享第二栅极，所述第二晶体管包含分别耦合到所述第二控制栅极的第二扩散区，所述第二扩散区邻近所述第一扩散区；
电路，其用以在将信息存储于所述第一存储器单元中的写入操作中的时间间隔内将所述第二栅极耦合到第一电压，且在所述时间间隔之后将所述第二栅极从所述第一电压解耦；以及
额外电路，其用以在所述写入操作中将所述第一栅极耦合到第二电压。
6.根据权利要求5所述的设备，其中所述第一存储器块邻近所述第二存储器块。
7.根据权利要求5所述的设备，其进一步包括：
第三存储器块，其包含用于相应第三存储器单元的第三控制栅极；
第三晶体管，其共享第三栅极，所述第三晶体管包含分别耦合到所述第三控制栅极的第三扩散区；且
所述第三晶体管与所述第一晶体管共享相应扩散区。
8.根据权利要求5所述的设备，其进一步包括：
第四存储器块，其包含用于相应第四存储器单元的第四控制栅极；
第四晶体管，其共享第四栅极，所述第四晶体管包含分别耦合到所述第四控制栅极的第四扩散区；且
所述第四晶体管与所述第二晶体管共享第四扩散区。
9.根据权利要求5所述的设备，其中所述电路配置成在所述第一栅极耦合到所述第一电压之前将所述第二栅极耦合到所述第二电压。
10.一种方法，其包括：
对存储器阵列进行写入操作，所述存储器阵列包含第一存储器块以及第二存储器块，且进行所述写入操作包含：
选择所述第一存储器块以存储信息，所述第一存储器块耦合到第一扩散区；以及
将电压施加到第二扩散区，所述第二扩散区邻近所述第一扩散区且耦合到所述第二存储器块。
11.根据权利要求10所述的方法，其中进行所述写入操作包含：
在所述写入操作的写入阶段期间，将额外电压施加到所述第一扩散区；
停止所述将所述电压施加到所述第二扩散区；
验证所述第一存储器块中的所选择存储器单元是否到达相应目标状态；以及
在验证所述第一存储器块中的所述所选择存储器单元是否到达所述相应目标状态之后，重复所述将所述电压施加到所述第二扩散区。
12.根据权利要求10所述的方法，其中进行所述写入操作包含：
将第一额外电压施加到邻近所述第二扩散区的第三扩散区；
在将所述电压施加到所述第二扩散区时，避免将第二额外电压施加到第四扩散区，所述第四扩散区邻近所述第三扩散区；且
所述第三扩散区在所述第四扩散区之间。
13.根据权利要求10所述的方法，其中进行所述写入操作包含：
在将所述电压施加到所述第二扩散区之后，分别将额外电压施加到所述第一扩散区中的至少一个。
14.根据权利要求10所述的方法，其进一步包括：
当将所述额外电压施加到所述第一扩散区中的所述至少一个时，停止所述将所述电压施加到所述第二扩散区。
15.根据权利要求13所述的方法，其中施加到至少一个所述第一扩散区的所述额外电压大于施加到所述第二扩散区的所述电压。
16.根据权利要求10所述的方法，其中进行所述写入操作包含：
在将所述电压施加到所述第二扩散区之前，分别将额外电压施加到所述第一扩散区中的至少一个。
17.根据权利要求16所述的方法，其中施加到所述第一扩散区中的至少一个的所述额外电压小于施加到所述第二扩散区的所述电压。
18.根据权利要求10所述的方法，其中施加到所述第二扩散区的所述电压具有从两伏特到四伏特的范围。
19.一种方法，其包括：
对存储器阵列进行写入操作，所述存储器阵列包含第一存储器块以及邻近所述第一存储器块的第二存储器块，且写入操作包含：
选择所述第一存储器块以存储信息，所述第一存储器块与耦合到用于所述第一存储器块的相应第一存储器单元的相应第一控制栅极的第一扩散区相关联；以及
将电压施加到第二扩散区，所述第二扩散区邻近所述第一扩散区，所述第二扩散区耦合到用于所述第二存储器块的相应第二存储器单元的相应第二控制栅极。
20.根据权利要求19所述的方法，其中进行所述写入操作包含：
在将所述电压施加到所述第二扩散区之后，将额外电压施加到所述第一扩散区。
21.根据权利要求20所述的方法，其中所述额外电压中的一个包含编程电压。
22.根据权利要求19所述的方法，其中进行所述写入操作包含：
在将所述电压施加到所述第二扩散区之前，分别将额外电压施加到所述第一扩散区中的至少一个。
23.根据权利要求19所述的方法，其中进行所述写入操作包含：
在所述写入操作的写入阶段期间，将额外电压施加到所述第一扩散区；
停止所述将所述电压施加到所述第二扩散区；
验证所述第一存储器块中的所选择存储器单元是否到达相应目标状态；以及
在验证所述第一存储器块中的所述所选择存储器单元是否到达所述相应目标状态之后，重复所述将所述电压施加到所述第二扩散区。
24.一种方法，其包括：
对存储器阵列进行写入操作，所述存储器阵列包含第一存储器块以及第二存储器块，且进行所述写入操作包含：
将第一栅极耦合到不大于零的第一电压，所述第一栅极由第一晶体管共享，所述第一晶体管耦合到用于所述第一存储器块的相应第一存储器单元的相应第一控制栅极，所述第一晶体管包含相应第一扩散区；以及
将第二栅极耦合到大于零的第二电压，所述第二栅极由第二晶体管共享，所述第二晶体管耦合到用于所述第二存储器块的相应第二存储器单元的相应第二控制栅极，所述第二晶体管包含邻近所述第一扩散区的相应第二扩散区；
将所述第二栅极从所述第二电压解耦；以及
将所述第一栅极耦合到大于零的第一额外电压。
25.根据权利要求24所述的方法，其中在将所述第二栅极耦合到第二电压之后以及在将所述第二栅极从所述第二电压解耦时，进行将所述第一栅极耦合到所述第一额外电压。
26.根据权利要求24所述的方法，其中在将第二栅极耦合到第二电压之前以及在所述第二栅极处于接地电位时，进行将所述第一栅极耦合到所述第一额外电压。
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