CN109785876A - 存储器装置及其操作方法 - Google Patents

Abstract

提供一种存储器装置的操作方法。该存储器装置的一存储器阵列包括多条字线与多条位线。该存储器装置的操作方法包括：施加一写入电压到这些字线的至少一被选字线；以及于该写入电压的一高电平时期内，根据这些位线中的被写入数据0的多条被选位线在这些字线的个别位置，施加不同的多个位线电压至被写入数据0的这些被选位线。

Description

存储器装置及其操作方法

技术领域

本发明是有关于一种存储器装置及其操作方法。

背景技术

在存储器装置中，在传送电子信号时，字线的电阻-电容延迟时间(RC delaytime)是无可避免的。当字线长度愈长时，电阻-电容延迟时间可能愈加严重。当施加字线电压时，该字线电压施加于字线的起端。由于电阻-电容延迟时间的关系，在字线的末端所接收到的字线电压的波形可能失真。但这可能导致，字线起端的存储器单元与字线末端的的存储器单元之间写入速度不一致，而使得基本写入阈值电压分布(dumb program Vthdistribution)变得较宽，这将使得存储器装置的写入速度变慢。在写入过程中，为将字线末端拉高至高电压，将需要足够的写入脉冲宽度。然而，过长的写入脉冲宽度将降低存储器单元的写入速度。故而，本案提供一种存储器装置与其操作方法，以期解决由于电阻-电容延迟时间所造成的存储器单元与字线末端的的存储器单元之间写入速度不一致，让基本写入阈值电压分布变窄，提高存储器装置的写入速度(program performance)。

发明内容

根据本案一实施例，提出一种存储器装置的操作方法，该存储器装置的一存储器阵列包括多条字线与多条位线，该存储器装置的操作方法包括：施加一写入电压到这些字线的至少一被选字线；以及于该写入电压的一高电平时期内，根据这些位线中的被写入数据0的多条被选位线在这些字线的个别位置，施加不同的多个位线电压至被写入数据0的这些被选位线。

根据本案另一实施例，提出一种存储器装置的操作方法，该存储器装置的一存储器阵列包括多条字线与多条位线，这些位线依据在这些字线的多个个别位置被分成多个位线群组，该存储器装置的操作方法包括：施加一写入电压到这些字线的至少一被选字线；以及于该写入电压的一高电平时期内，施加不同的多个位线电压至这些位线群组。

根据本案又一实施例，提出一种存储器装置，包括：一存储器阵列，包括多条字线与多条位线；一控制电路，耦接至该存储器阵列，以及一操作电压产生电路，耦接至该存储器阵列与该控制电路，该操作电压产生电路产生一写入电压至该存储器阵列的这些字线。在该控制电路的控制下，于该写入电压的一高电平时期内，根据这些位线中的被写入数据0的多条被选位线在这些字线的多个个别位置，该操作电压产生电路施加不同的多个位线电压至被写入数据0的这些被选位线。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：

附图说明

图1A显示根据本案一实施例的存储器装置的功能方块图。

图1B显示根据本案一实施例的存储器阵列的示意图。

图2显示根据本案一实施例的信号波形图。

图3A显示根据本案实施例的隧穿氧化层跨压的波形示意图。

图3B显示根据本案实施例与现有技术的基本写入阈值电压分布。

图4与图5显示本案另二实施例的信号波形图。

【符号说明】

100：存储器装置 110：存储器阵列

120：控制电路 130：操作电压产生电路

VPGM：写入电压 VPASS：导通电压

VBL与VBL’：位线电压

VSSL：存储串选择电压 T1：高电平时期

GSL：接地选择信号线 SSL：存储串选择线

WL：字线 BL：位线

BLG1，BLG2与BLG3：位线群组

310、320：基本写入阈值电压分布

具体实施方式

本说明书的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释以本说明书的说明或定义为准。本揭露的各个实施例分别具有一或多个技术特征。在可能实施的前提下，本技术领域普通技术人员可选择性地实施任一实施例中部分或全部的技术特征，或者选择性地将这些实施例中部分或全部的技术特征加以组合。

请参考图1A，其显示根据本案一实施例的存储器装置100的功能方块图。存储器装置100包括：存储器阵列110、控制电路120与操作电压产生电路130。存储器阵列110包括以阵列方式排列的多个存储器单元(未示出)。控制电路120耦接至存储器阵列110与操作电压产生电路130。控制电路120控制存储器阵列110所进行的各种操作，例如但不受限于，读取、写入、擦除等。控制电路120控制输出操作电压产生电路130以产生，例如但不受限于，写入电压VPGM、跳过电压VPASS、位线电压VBL与VBL’、与存储串选择电压VSSL至存储器阵列110。写入电压VPGM、导通电压VPASS、位线电压VBL、VBL’与存储串选择电压VSSL的作用将于底下分别说明。

请参考图1B，其显示根据本案一实施例的存储器阵列110的示意图。存储器阵列110包括多条字线WL与多条位线BL。存储器单元位于字线WL与位线BL的交叉处。

在本案实施例中，将这些位线BL分成多个位线群组。例如但不受限于，以图1B为例，根据这些位线BL在字线WL上的位置，将这些位线BL分成3个位线群组BLG1，BLG2与BLG3。其中，位线群组BLG1位于字线WL的起端，位线群组BLG2位于字线WL的中端，位线群组BLG3位于字线WL的末端，在此，施加至字线WL的电压是由字线WL的起端所接收，而传送至字线WL的中端与字线WL的末端。所以，字线WL的末端受到最严重的电阻-电容延迟。

另外，各位线BL的两端分别配置一个开关元件，用以决定该区块Block是否被选到。例如，以图1B方向来看，其中一个开关元件(例如是MOS晶体管)位于位线BL的左端，该开关元件的控制端(例如是MOS晶体管的栅极)耦接至接地选择信号线(ground selectedline)GSL；而另一个开关元件(例如是MOS晶体管)位于位线BL的右端，该开关元件的控制端耦接至存储串选择线(string selected line)SSL。也就是说，在图1B中，字线WL与位线的交叉处是存储器单元；接地选择信号线GSL与位线BL的交叉处是开关元件(不是存储器单元)；存储串选择线SSL与位线BL的交叉处是开关元件(不是存储器单元)。

现请参考图2，其显示根据本案一实施例的信号波形图。在图2中，写入电压VPGM施加至被选的字线WL，而导通电压VPASS则施加至未选字线WL，存储串选择电压VSSL施加至存储串选择线SSL以进行预充电，位线电压VBL施加至被写入数据0的被选位线，而位线电压VBL’施加至未选位线或者被写入数据1的被选位线。

详细地说，当写入电压VPGM转态至高电平时，将对被选的字线WL进行写入。于写入操作中，存储串选择电压VSSL的电平由0V变成高电平以进行预充电，之后，由高电平下降至中间电平(但未下降至0V)。存储串选择电压VSSL的中间电平满足：(1)让0V的电压可以持续送入至写入数据0的被选位线BL，以进行写入；以及(2)对于未选位线BL或者是被写入数据1的被选位线，则可以让未选位线BL或被写入数据1的被选位线的开关元件被关闭，使得该未选位线BL或被写入数据1的被选位线的这些存储器单元中的这些晶体管的栅极呈现浮接的状态，等跳过电压VPASS往上拉时，这些存储包串可因电容耦合效应而被上拉。

位线电压VBL施加至要被写入数据0的被选位线BL。而位线电压VBL’则施加至未选位线或者是要被写入数据1的被选位线BL。如图2所示，位线电压VBL’将由低电平拉高至高电平(例如但不受限于，为电压源VDD，其值例如为2.4V)。

在本案实施例中，如图2所示，在写入电压VPGM的高电平时期(T1)内，根据要被写入数据0的被选位线BL在字在线的位置，施加不同的位线电压VBL的波形。在T1时期内，愈靠近字线WL起端的位线BL，位线电压VBL愈早拉高至高电平(将位线电压VBL转态至高电平的时间称为「高电平转态时间」)。以图1B的分群为例，位线群组BLG1内的位线BL最靠近字线WL起端，所以，位线群组BLG1内的被选位线的位线电压VBL最早拉高至高电平(请注意，在位线群组BLG1内，可能有些位线被选为写入数据0，可能有些位线没被选，可能有些位线被选为写入数据1)；位线群组BLG2内的位线BL位于字线WL的中端，所以，位线群组BLG2内的位线电压VBL是第二早拉高至高电平；位线群组BLG3内的位线BL离字线WL起端最远，所以，位线群组BLG3内的位线电压VBL原则上保持于低电平(0V)。

如所知般，在存储器装置中，由于字线的电阻-电容延迟效应，靠近字线WL起端的这些存储器单元被施加写入电压VPGM的高电平(例如但不受限于20V)的时间可能比较久(例如但不受限于10μs)，所以有较快的写入速度。相反地，位于字线WL末端的这些存储器单元被施加写入电压VPGM的高电平的时间可能比较短(例如但不受限于2-3μs)，所以有较慢的写入速度。在存储器装置内，不同存储器单元之间的写入速度差异愈大，将有可能导致基本写入阈值电压分布愈宽，不利于存储器装置的性能。

故而，在本案实施例中，通过根据位线在字在线位置来调整个别位线电压VBL的个别高电平，使得存储器单元的写入速度均匀(亦即，靠近字线起端的存储器单元与靠近字线末端的存储器单元的写入速度彼此接近)，能窄化基本写入阈值电压分布，以有利于存储器装置的性能。

由于存储器单元的写入速度有关于其浮接栅与位线电压之间的隧穿氧化层(Tunnel Oxide)跨压(隧穿氧化层跨压等于浮接栅电压减去位线电压)。隧穿氧化层跨压愈大，该存储器单元的写入速度愈快，反之亦然。

所以，在本案实施例中，由于让靠近字线WL起端的存储器单元的位线较早拉高至高电平，所以，可以提早降低靠近字线WL起端的存储器单元的隧穿氧化层跨压，让靠近字线WL起端的存储器单元的写入速度降低，以让所有存储器单元的写入速度可彼此接近，减低RC延迟的影响。

图3A显示根据本案实施例的隧穿氧化层跨压的波形示意图。如图3A所示，在本案实施例中，由于让靠近字线WL起端的存储器单元的位线(亦即位线群组BL1)较早拉高至高电平，所以，可以提早降低靠近字线WL起端的存储器单元的隧穿氧化层跨压，进而减缓靠近字线WL起端的存储器单元的写入速度。如所知般，在本案实施例中，写入速度有关于隧穿氧化层跨压对时间的积分面积，所以，由图3A可以看出，位线群组BLG1、BLG2与BLG3的隧穿氧化层跨压的对时间积分面积较为接近，亦即，位线群组BLG1、BLG2与BLG3的写入速度较为接近，能窄化基本写入阈值电压分布，以有利于存储器装置的写入速度。

图3B显示根据本案实施例与现有技术的基本写入阈值电压分布。如图3B所示，本案实施例的基本写入阈值电压分布310窄于现有技术的基本写入阈值电压分布320，故而，本案实施例的存储器装置的性能将可获得改善。

综上所述，在本案上述实施例中，让靠近字线WL起端的位线较早拉高至高电平，及位于字线WL中段的位线第二快拉高至高电平，依此类推，而靠近于字线WL末端的位线则原则上保持于低电平(0V)。使得所有存储器单元的写入速度彼此接近(亦即，靠近字线起端的存储器单元与靠近字线末端的存储器单元的写入速度彼此接近)，能窄化基本写入阈值电压分布，以有利于存储器装置的性能。

现请参照图4，其显示本案另一实施例的信号波形图。在图4中，在写入电压VPGM的高电平时期内，根据要被写入数据0的被选位线BL的位置，施加不同的位线电压VBL。在T1时期内，愈靠近字线WL起端的位线BL，位线电压VBL的高电平愈高。以图1B的分群为例，位线群组BLG1内的位线BL最靠近字线WL起端，所以，位线电压VBL的高电平为最高，以减缓位线群组BLG1的存储器单元的写入速度(减缓程度最大)；位线群组BLG2内的位线BL位于字线WL的中端，位线电压VBL的高电平是第二高，以减缓位线群组BLG2的存储器单元的写入速度(减缓程度第二大)；位线群组BLG3内的位线BL离字线WL起端最远，所以，其位线电压VBL原则上保持于低电平(0V)。

故而，在图4的实施例中，通过使得存储器单元的写入速度尽量均匀(亦即，靠近字线起端的存储器单元与靠近字线末端的存储器单元的写入速度彼此接近)，能窄化基本写入阈值电压分布，以有利于存储器装置的性能。

亦即，在本案实施例中，让靠近字线WL起端的存储器单元的位线的高电平最高，所以，可以最大幅度地降低靠近字线WL起端的存储器单元的隧穿氧化层跨压(亦即减少写入过程中隧穿进入浮动栅极的电荷)，让靠近字线WL起端的存储器单元的写入速度降低，以让所有存储器单元的写入速度可彼此接近，减低RC延迟的影响。

相似地，通过图4的波形图，可以让位线群组BLG1、BLG2与BLG3的隧穿氧化层跨压的对时间积分面积较为接近，亦即，位线群组BLG1、BLG2与BLG3的写入速度较为接近，能窄化基本写入阈值电压分布，以有利于存储器装置的性能。

综上所述，在本案图4的实施例中，通过让靠近字线WL起端的存储器单元的位线的高电平为最高，而位于字线WL中段的存储器单元的位线的高电平为第二高，依此类推，使得所有存储器单元的写入速度尽量均匀(亦即，靠近字线起端的存储器单元与靠近字线末端的存储器单元的写入速度彼此接近)，能窄化基本写入阈值电压分布，以有利于存储器装置的性能。

现请参照图5，其显示本案另一实施例的信号波形图。在图5中，在写入电压VPGM的高电平时期内，根据要被写入数据0的被选位线BL的位置，施加不同的位线电压VBL的波形。在T1时期内，愈靠近字线WL起端的位线BL，其位线电压VBL的高电平愈高且最早被拉至高电平。以图1B的分群为例，位线群组BLG1内的位线BL最靠近字线WL起端，所以，位线群组BLG1位线电压VBL的高电平为最高且最早被拉至高电平，以减缓位线群组BLG1的存储器单元的写入速度(减缓程度最大)；位线群组BLG2内的位线BL位于字线WL的中端，所以，位线群组BLG2的位线电压VBL的高电平是第二高且第二早被拉至高电平，以减缓位线群组BLG2的存储器单元的写入速度(减缓程度第二大)；位线群组BLG3内的位线BL离字线WL起端最远，所以，其位线电压VBL原则上保持于低电平(0V)。

故而，在图5的实施例中，通过使得存储器单元的写入速度尽量均匀(亦即，靠近字线起端的存储器单元与靠近字线末端的存储器单元的写入速度彼此接近)，能窄化基本写入阈值电压分布，以有利于存储器装置的性能。

亦即，在本案图5实施例中，让靠近字线WL起端的位线的高电平最高且最早拉至高电平，可以最大幅度地降低靠近字线WL起端的存储器单元的隧穿氧化层跨压，让靠近字线WL起端的存储器单元的写入速度降低，以让所有存储器单元的写入速度可彼此接近，减低RC延迟的影响。

相似地，通过图5的波形图，可以让位线群组BLG1、BLG2与BLG3的隧穿氧化层跨压的对时间积分面积较为接近，亦即，位线群组BLG1、BLG2与BLG3的写入速度较为接近，能窄化基本写入阈值电压分布，以有利于存储器装置的性能。

综上所述，在本案图5的实施例中，通过让靠近字线WL起端的位线的高电平为最高且最早拉高至高电平，而位于字线WL中段的位线的高电平为第二高且第二早拉高至高电平，依此类推，使得所有存储器单元的写入速度均匀(亦即，靠近字线起端的存储器单元与靠近字线末端的存储器单元的写入速度彼此接近)，能窄化基本写入阈值电压分布，以有利于存储器装置的性能。

另外，在本案其他可能实施例中，可以有多种位线分组方式。举例来说，假设存储器阵列包括8k条位线且将这8k条位线分成4组，则分组方式可以是2k-2k-2k-2k(每位线群组包括2k条位线)，或者是4k-2k-1k-1k(靠近字线起端的位线群组包括4k条位线、…靠近字线末端的位线群组包括1k条位线)、3k-1k-2k-2k(靠近字线起端的位线群组包括3k条位线、…靠近字线末端的位线群组包括2k条位线)或其他种方式。亦即，各位线群组可以包括相同数量的位线或者包括不同数量的位线。

另外，在本案其他可能实施例中，位线群组的数量可以是任意数量(甚至可以各位线群组包括一条位线)，此亦在本案精神范围内。

另外，位线电压VBL(施加至要写入数据0的被选位线)的高电平可以利用任何可用的现有偏压源。

此外，本案其他可能实施例亦可用于快速跳过写入(QPW，quick pass write)上。例如，对于要写入数据0的被选位线而言，位线电压VBL可以从Vqpw(例如Vqpw＝0.2V～1.2V)上升至VDD(当使能QPW时)。

此外，这些位线群组的位线电压VBL(施加至要写入数据0的被选位线)的个别高电平可以均分VDD(亦即均匀分布于VDD至0V之间)(假设位线电压VBL的最高高电平是VDD)。例如，假设VDD是2.4V，则位线群组BLG1的位线电压VBL的高电平是1.6V，而位线群组BLG2的位线电压VBL的高电平是1.6V/2＝0.8V，而位线群组BLG3的位线电压VBL的高电平是0V。

但在本案另一可能实施例中，这些位线群组的位线电压VBL(施加至要写入数据0的被选位线)的个别高电平可以不均分VDD(亦即未均匀分布于VDD至0V之间)(假设位线电压VBL的最高高电平是VDD)。例如，假设VDD是2.4V，则位线群组BLG1的位线电压VBL的高电平是1.6V，而位线群组BLG2的位线电压VBL的高电平是1.1V，而位线群组BLG3的位线电压VBL的高电平是0V。

另外，这些位线群组的位线电压VBL的个别高电平可以介于0V与VDD之间，甚至可以介于0.1V至1.3V之间，或者是介于0V与能够让存储串选择线SSL上的存储串选择晶体管(其为MOS晶体管)能完全传入存储串(cell string)的电压之间。

本案上述这些实施例可以应用至2D(二维)与非门闪存(NAND Flash Memory)或者是3D(三维)NAND闪存。另外，本案上述这些实施例可以应用单层存储单元(SLC,singlelevel cell)、多层存储单元(MLC,multi-level cell)存储器、三层存储单元(TLC,Triple-level cell)或四层存储单元(QLC,quad-level cell)。

亦即，在本案上述这些实施例中，根据字节群组内的位线处于字线的位置，调整施加至这些位线的位线电压的高电平及转态至高电平的时间，以使得所有存储器单元的写入速度尽量均匀(亦即，靠近字线起端的存储器单元与靠近字线末端的存储器单元的写入速度彼此接近)。故而，本案上述3个实施例能窄化基本写入阈值电压分布，以有利于存储器装置的性能。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当以前述权利要求所界定的为准。

Claims (10)

1.一种存储器装置的操作方法，该存储器装置的一存储器阵列包括多条字线与多条位线，该存储器装置的操作方法包括：

施加一写入电压到这些字线的至少一被选字线；以及

于该写入电压的一高电平时期内，根据这些位线中的被写入数据0的多条被选位线在这些字线的个别位置，施加不同的多个位线电压至被写入数据0的这些被选位线。

2.如权利要求1所述的存储器装置的操作方法，其中，

对于被写入数据0的这些被选位线中的一第一多条被选位线与一第二多条被选位线，这些第一被选位线较这些第二被选位线靠近这些字线的一起端，以及

于该写入电压的该高电平时期内，分别施加一第一位线电压与一第二位线电压至这些第一与这些第二被选位线，该第一位线电压的一第一高电平高于该第二位线电压的一第二高电平，和/或该第一位线电压的一第一高电平转态时间早于该第二位线电压的一第二高电平转态时间。

3.一种存储器装置的操作方法，该存储器装置的一存储器阵列包括多条字线与多条位线，这些位线依据在这些字线的多个个别位置被分成多个位线群组，该存储器装置的操作方法包括：

施加一写入电压到这些字线的至少一被选字线；以及

于该写入电压的一高电平时期内，施加不同的多个位线电压至这些位线群组。

4.如权利要求3所述的存储器装置的操作方法，其中，

于这些位线群组中，一第一位线群组较一第二位线群组靠近这些字线的一起端，以及

于该写入电压的该高电平时期内，分别施加一第一位线电压与一第二位线电压至该第一位线群组与该第二位线群组，该第一位线电压的一第一高电平高于该第二位线电压的一第二高电平，和/或，该第一位线电压的一第一高电平转态时间早于该第二位线电压的一第二高电平转态时间。

5.如权利要求3所述的存储器装置的操作方法，其中，

各位线群组包括相同数量的位线。

6.如权利要求3所述的存储器装置的操作方法，其中，

各位线群组包括不同数量的位线。

7.如权利要求3所述的存储器装置的操作方法，其中，

于该写入电压的该高电平时期内，施加至这些位线群组的这些位线电压的个别高电平均匀分布于一电压源至一低电平之间。

8.如权利要求3所述的存储器装置的操作方法，其中，

于该写入电压的该高电平时期内，施加至这些位线群组的这些位线电压的个别高电平未均匀分布于一电压源至一低电平之间。

9.一种存储器装置，包括：

一存储器阵列，包括多条字线与多条位线；

一控制电路，耦接至该存储器阵列，以及

一操作电压产生电路，耦接至该存储器阵列与该控制电路，该操作电压产生电路产生一写入电压至该存储器阵列的这些字线，

其中，在该控制电路的控制下，于该写入电压的一高电平时期内，根据这些位线中的被写入数据0的多条被选位线在这些字线的多个个别位置，该操作电压产生电路施加不同的多个位线电压至被写入数据0的这些被选位线。

10.如权利要求9所述的存储器装置，其中，

对于被写入数据0的这些被选位线中的一第一多条被选位线与一第二多条被选位线，这些第一被选位线较这些第二被选位线靠近这些字线的一起端，以及

于该写入电压的该高电平时期内，该操作电压产生电路分别施加一第一位线电压与一第二位线电压至这些第一与这些第二被选位线，该第一位线电压的一第一高电平高于该第二位线电压的一第二高电平，和/或该第一位线电压的一第一高电平转态时间早于该第二位线电压的一第二高电平转态时间。