KR20180004606A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20180004606A
KR20180004606A KR1020160084398A KR20160084398A KR20180004606A KR 20180004606 A KR20180004606 A KR 20180004606A KR 1020160084398 A KR1020160084398 A KR 1020160084398A KR 20160084398 A KR20160084398 A KR 20160084398A KR 20180004606 A KR20180004606 A KR 20180004606A
Authority
KR
South Korea
Prior art keywords
suspend
command
line
memory device
algorithm
Prior art date
Application number
KR1020160084398A
Other languages
English (en)
Other versions
KR102624606B1 (ko
Inventor
강태규
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160084398A priority Critical patent/KR102624606B1/ko
Priority to US15/346,163 priority patent/US10613753B2/en
Publication of KR20180004606A publication Critical patent/KR20180004606A/ko
Application granted granted Critical
Publication of KR102624606B1 publication Critical patent/KR102624606B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/068—Hybrid storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술은 전자 장치에 관한 것으로, 서스펜드 동작 처리 속도를 갖는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다. 본 기술에 따른 반도체 메모리 장치는, 메모리 셀 어레이, 외부로부터 입력된 커맨드에 대응하는 동작을 상기 메모리 셀 어레이에 대하여 수행하는 주변회로 및 상기 동작의 수행 중 서스펜드 커맨드가 입력되면, 상기 동작의 수행시 실행되는 동작 알고리즘에 포함된 서스펜드 체커에 따라 상기 동작의 수행을 중지하고 미리 설정된 서스펜드 동작을 수행하는 체커 모드 또는 상기 서스펜드 커맨드가 입력되는 즉시 상기 동작의 수행을 중지하고 상기 미리 설정된 서스펜드 동작을 수행하는 인스턴트 모드 중 어느 한 모드에 따라 상기 주변회로를 제어하는 제어회로를 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 향상된 서스펜드 동작 처리 속도를 갖는 반도체 메모리 장치 및 그 동작 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 메모리 셀 어레이, 외부로부터 입력된 커맨드에 대응하는 동작을 상기 메모리 셀 어레이에 대하여 수행하는 주변회로 및 상기 동작의 수행 중 서스펜드 커맨드가 입력되면, 상기 동작의 수행시 실행되는 동작 알고리즘에 포함된 서스펜드 체커에 따라 상기 동작의 수행을 중지하고 미리 설정된 서스펜드 동작을 수행하는 체커 모드 또는 상기 서스펜드 커맨드가 입력되는 즉시 상기 동작의 수행을 중지하고 상기 미리 설정된 서스펜드 동작을 수행하는 인스턴트 모드 중 어느 한 모드에 따라 상기 주변회로를 제어하는 제어회로를 포함한다.
본 발명의 실시 예에 따른 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법은, 외부로부터 상기 복수의 메모리 셀들에 대한 동작을 나타내는 커맨드를 입력 받는 단계, 상기 커맨드에 대응하는 동작 알고리즘을 실행하는 단계, 상기 동작 알고리즘이 실행되는 도중에 상기 외부로부터 서스펜드 커맨드를 입력 받는 단계 및 상기 동작 알고리즘에 포함된 서스펜드 체커에 따라 상기 동작의 수행을 중지하고 미리 설정된 서스펜드 동작을 수행하는 체커 모드 또는 상기 서스펜드 커맨드가 입력되는 즉시 상기 동작의 수행을 중지하고 상기 미리 설정된 서스펜드 동작을 수행하는 인스턴트 모드 중 어느 한 모드에 따라 상기 서스펜드 커맨드를 처리하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 외부로부터 입력된 커맨드에 대응하는 동작 알고리즘을 실행하는 제어회로 및 상기 동작 알고리즘이 실행되는 도중에 상기 외부로부터 서스펜드 커맨드를 입력 받으면, 상기 동작 알고리즘에 포함된 서스펜드 체커에 따라 상기 동작의 수행을 중지하고 미리 설정된 서스펜드 동작을 수행하는 체커 모드 또는 상기 서스펜드 커맨드가 입력되는 즉시 상기 동작의 수행을 중지하고 상기 미리 설정된 서스펜드 동작을 수행하는 인스턴트 모드 중 어느 한 모드에 따라 상기 서스펜드 커맨드를 처리하는 서스펜드 처리부를 포함한다.
본 발명의 실시 예에 따르면, 향상된 서스펜드 동작 처리 속도를 갖는 반도체 메모리 장치 및 그 동작 방법이 제공된다.
도 1은 메모리 시스템의 구성을 나타낸 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 2의 메모리 셀 어레이의 다른 실시 예를 나타낸 것이다.
도 5는 도 2의 메모리 셀 어레이의 다른 실시 예를 나타낸 것이다.
도 6은 도 2의 서스펜드 처리부의 구조를 나타낸 블록도이다.
도 7은 동작 알고리즘의 예를 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하는 순서도이다.
도 9는 도 1의 컨트롤러를 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 10은 도 9의 컨트롤러를 포함하는 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 메모리 시스템의 구성을 나타낸 블록도이다.
메모리 시스템은 반도체 메모리 장치(1000) 및 컨트롤러(50)를 포함한다.
반도체 메모리 장치(1000)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 실시 예에 따른 메모리 시스템에서 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
반도체 메모리 장치(1000)는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 불휘발성 메모리 셀들을 포함한다.
반도체 메모리 장치(1000)는 컨트롤러(50)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(1000)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(1000)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(1000)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 수 있다. 읽기 동작 시에, 반도체 메모리 장치(1000)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 수 있다. 소거 동작 시에, 반도체 메모리 장치(1000)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
실시 예에서, 반도체 메모리 장치(1000)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 반도체 메모리 장치(1000)의 소거 동작은 메모리 블록 단위로 수행될 수 있다.
반도체 메모리 장치(1000)는 서스펜드 처리부(10)를 포함할 수 있다. 반도체 메모리 장치(1000)가 컨트롤러(50)로부터 수신한 커맨드에 대응하는 동작을 수행하는 도중에 서스펜드(SUSPEND) 커맨드가 입력될 수 있다. 서스펜드 커맨드가 입력되면, 반도체 메모리 장치(1000)는 수신된 서스펜드 커맨드에 응답하여 수행중인 프로그램 동작, 읽기 동작 또는 소거 동작을 중지하고, 미리 설정된 서스펜드 동작을 수행할 수 있다. 실시 예에서, 반도체 메모리 장치는 프로그램 중인 임시 데이터를 저장할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도이다.
도 3은 도 2의 메모리 셀 어레이(100)의 일 실시 예를 나타낸 도면이다.
도 2를 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(100), 주변회로(600, peripheral circuit) 및 제어회로(700, Control Logic)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(200)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(400)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(100)는 다수의 페이지로 구성된다.
도 3을 참조하면, 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제 1 내지 제 m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제 1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.
제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들(CS1_1~CS1_m)의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(125)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
다시 도 2를 참조하면, 주변회로(600)는 어드레스 디코더(200), 전압 발생기(300), 읽기 및 쓰기 회로(400) 및 데이터 입출력 회로(500)을 포함할 수 있다.
주변회로(600)는 제어회로(700)의 제어에 따라 메모리 셀 어레이(100)를 구동한다. 예를 들어 주변회로(600)는 제어회로(700)의 제어에 따라 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(100)를 구동할 수 있다.
어드레스 디코더(200)는 행 라인들(RL)을 통해 메모리 셀 어레이(100)에 연결된다. 어드레스 디코더(200)는 제어회로(700)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(200)는 반도체 메모리 장치(1000) 내부의 입출력 버퍼(미도시)를 통해 제어회로(700)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(200)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(200)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(200)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(200)는 디코딩된 행 어드레스에 따라 전압 발생기(300)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(200)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(200)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
읽기 동작 시에, 어드레스 디코더(200)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.
실시 예로서, 반도체 메모리 장치(1000)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 반도체 메모리 장치(1000)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(200)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(200)는 선택된 메모리 블록에 입력되는 워드 라인에 접지 전압을 인가할 수 있다. 실시 예에서 어드레스 디코더(200)는 블록 디코더, 워드라인 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(300)는 전압 발생기(300)는 반도체 메모리 장치(1000)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(300)는 제어회로(700)의 제어에 응답하여 동작한다.
실시 예로서, 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(300)에서 생성된 내부 전원 전압은 반도체 메모리 장치(1000)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(300)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(300)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어회로(700)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(200)에 의해 선택된 워드 라인들에 인가된다.
읽기 및 쓰기 회로(400)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(100)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어회로(700)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(500)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(500) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(500)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(400)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(500)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(400)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(500)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어회로(700)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(500)는 읽기 동작 시, 읽기 및 쓰기 회로(400)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어회로(700)는 어드레스 디코더(200), 전압 발생기(300), 읽기 및 쓰기 회로(400) 및 데이터 입출력 회로(500)에 연결된다. 제어회로(700)는 반도체 메모리 장치(1000)의 전반적인 동작을 제어할 수 있다. 제어회로(700)는 외부 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어회로(700)는 커맨드(CMD)에 응답하여 주변회로(600)를 제어 할 수 있다. 제어회로(700)는 수신된 커맨드에 대응되는 동작을 수행하도록 어드레스 디코더(200), 전압 발생기(300), 읽기 및 쓰기 회로(400) 및 데이터 입출력 회로(500)를 제어할 수 있다. 실시 예에서, 제어회로(700)은 소거 동작 시 소스 라인에 고전압의 소거 전압(Verase)이 인가할 수 있다.
구체적으로, 제어회로(700)는 외부로부터 커맨드가 입력되면, 입력된 커맨드에 대응하는 동작을 수행하도록 주변회로(600)를 제어할 수 있다. 실시 예에서 입력된 커맨드는 프로그램 커맨드, 읽기 커맨드 또는 소거 커맨드 중 어느 하나일 수 있다. 각 커맨드에 대응되는 동작 알고리즘은 제어회로(700)에 포함된 롬(ROM)(미도시)에 미리 저장되어 있을 수 있다. 롬(ROM)에 저장된 동작 알고리즘은 복수의 라인들로 구성되고, 각 라인에는 입력된 커맨드의 동작을 수행하기 위해 주변회로(600)를 제어하는 명령어(instruction)들이 포함될 수 있다. 동작 알고리즘은 동작 카운터의 출력에 따라 실행 된다. 동작 카운터는 입력되는 클럭에 응답하여 라인 어드레스(line address#)를 증가시킬 수 있다. 동작 알고리즘은 동작 카운터의 출력이 지시하는 라인 어드레스에 해당하는 명령어를 수행할 수 있다.
제어회로(700)는 서스펜드 처리부(710)를 더 포함할 수 있다. 서스펜드 처리부(710)는 반도체 메모리 장치(1000)가 프로그램 동작, 읽기 동작 또는 소거 동작 중 어느 한 동작을 수행하는 도중에 서스펜드 커맨드가 입력되면, 수행 중인 동작을 중지하도록 주변회로(600)를 제어할 수 있다. 서스펜드 처리부(710)는 수행 중인 동작을 중지한 뒤, 미리 설정된 서스펜드 동작을 수행하도록 주변회로(600)를 제어할 수 있다.
실시 예에서, 서스펜드 처리부(710)는 체커 모드(checker mode)와 인스턴트 모드(instant mode) 중 어느 하나의 모드로 동작할 수 있다.
체커 모드(checker mode)는 서스펜드 커맨드가 입력되더라도, 즉시 동작을 중지하지 아니하고, 동작 알고리즘 내에 체커가 위치한 라인에서 서스펜드 커맨드를 처리하는 방식이다.
인스턴트 모드(instant mode)는 체커의 유무와 상관없이, 서스펜드 커맨드가 입력되면 즉시 처리하여 수행중인 동작을 정지하는 방식이다.
서스펜드 처리부(710)은 도 1의 서스펜드 처리부(10)의 동작을 수행할 수 있다.
서스펜드 처리부(710)의 동작은 후술하는 도 7에 대한 설명에서 보다 상세하게 설명한다.
도 4는 도 2의 메모리 셀 어레이의 다른 실시 예를 나타낸 것이다.
도 4를 참조하면, 메모리 셀 어레이(100_2)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 4에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)도 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 4를 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 6에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라, 메모리 블록(BLK1)에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 도 2의 메모리 셀 어레이의 다른 실시 예를 나타낸 것이다.
도 5를 참조하면, 메모리 셀 어레이(100_3)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 5에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2'~BLKz')도 제 1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제 1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 7에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(BLK1')에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 6은 도 2의 서스펜드 처리부(710)의 구조를 나타낸 블록도이다.
도 6을 참조하면, 서스펜드 처리부(710)는 서스펜드 결정부(711) 및 동작 처리부(715)를 포함한다.
서스펜드 결정부(711)는 서스펜드 커맨드가 입력되면, 서스펜드 커맨드를 처리하는 모드에 따라 리셋 신호(RST)를 동작 처리부(715)로 출력할 수 있다. 실시 예에서, 서스펜드 결정부(711)는 체커 모드(checker mode) 또는 인스턴트 모드(instant mode) 중 어느 하나의 모드로 서스펜드 커맨드를 처리할 수 있다.
서스펜드 결정부(711)는 반도체 메모리 장치 외부로부터 입력되는 서스펜드 커맨드(CMD) 및 반도체 메모리 장치 내부에서 발생된 인스턴트 모드 인에이블 신호(EN)를 입력 받을 수 있다.
인스턴트 모드 인에이블 신호(EN)가 “0” 인 구간에서 서스펜드 결정부(711)는 체커 모드로 동작할 수 있다. 인스턴트 모드 인에이블 신호(EN)가 “1” 인 구간에서 서스펜드 결정부(711)는 인스턴트 모드로 동작할 수 있다. 또는 반대로 인스턴트 모드 인에이블 신호(EN)가 “0”인 구간에서 인스턴트 모드로 동작하고, 인스턴트 모드 인에이블 신호(EN)가 “1”인 구간에서 체커 모드로 동작할 수 있다.
본 명세서에서는 설명의 편의상 인스턴트 모드 인에이블 신호(EN)가 “0” 인 구간에서 서스펜드 결정부(711)가 체커 모드로 동작하고, 인스턴트 모드 인에이블 신호(EN)가 “1” 인 구간에서 서스펜드 결정부(711)가 인스턴트 모드로 동작하는 경우를 가정하여 설명한다.
체커 모드로 동작하는 경우, 서스펜드 결정부(711)는 체커가 없는 구간에서 서스펜드 커맨드가 입력되면, 리셋 신호(RST)를 즉시 출력하지 않고, 동작 알고리즘을 순차적으로 수행한다. 이후, 체커가 위치한 라인에 도달하면, 서스펜드 결정부(711)는 리셋 신호(RST)를 출력한다. 서스펜드 체커는 동작 알고리즘에 포함된 복수의 라인들의 임의의 위치마다 규칙적으로 또는 랜덤하게 포함될 수 있다. 실시 예에서, 서스펜드 결정부(711)는 체커가 없는 구간에서 서스펜드 커맨드가 입력되면, 리셋 신호(RST)를 즉시 발생시키지 않고, 동작 알고리즘을 순차적으로 수행하다가, 서스펜드 결정부(711)의 동작 모드가 인스턴트 모드로 변경되면, 즉 인스턴트 모드 인에이블 신호(EN)가 ”1” 이 되는 시점에 리셋 신호(RST)를 출력할 수 있다.
인스턴트 모드로 동작하는 경우, 서스펜드 결정부(711)는 서스펜드 커맨드(CMD)가 입력되면, 입력되는 서스펜드 커맨드에 응답하여 리셋 신호(RST)를 동작 처리부(715)로 출력할 수 있다. 실시 예에서, 서스펜드 결정부(711)는 서스펜드 커맨드(CMD) 및 인스턴트 모드 인에이블 신호(EN)를 입력 받아, 리셋 신호(RST)를 출력하는 앤드(AND)게이트를 포함할 수 있다.
동작 처리부(715)는 동작 카운터(713) 및 동작 알고리즘 실행부(714)를 포함할 수 있다.
동작 처리부(715)는 외부로부터 커맨드가 입력되면, 입력된 커맨드에 대응하는 동작 알고리즘을 수행할 수 있다. 실시 예에서 입력된 커맨드는 프로그램 커맨드, 읽기 커맨드 또는 소거 커맨드 중 어느 하나일 수 있다. 각 커맨드에 대응되는 동작 알고리즘은 동작 알고리즘 실행부(714)에 의해 실행될 수 있다. 동작 알고리즘은 복수의 라인들로 구성되고, 각 라인에는 입력된 커맨드의 동작을 수행하는 명령어(instruction)들이 포함될 수 있다. 실시 예에서, 명령어들은 CALL, RETURN, GOTO, JUMP 문과 같은 구문에 의해 임의의 라인 어드레스(line#)로 이동할 수 있다.
동작 알고리즘은 동작 카운터(713)의 출력에 따라 실행 될 수 있다. 동작 카운터(713)는 입력되는 클럭(CLK)에 응답하여 라인 어드레스(line#)를 증가시킬 수 있다. 동작 알고리즘 실행부(714)는 동작 카운터(713)의 출력이 지시하는 라인 어드레스에 해당하는 명령어를 실행할 수 있다.
실시 예에서, 동작 카운터(713)는 서스펜드 결정부(711)로부터 리셋 신호(RST)를 수신하면, 동작 알고리즘 실행부(714)로 초기화 신호(int)를 출력할 수 있다. 초기화 신호(int)는 동작 카운터(713)를 초기화 하고, 동작 알고리즘의 초기 라인 어드레스를 지시하는 신호일 수 있다. 실시 예에서, 동작 카운터(713)는 플립플롭(filp-flop,FF)을 이용하여 구성될 수 있다.
동작 알고리즘 실행부(714)는 동작 카운터(713)의 출력에 따라 동작 알고리즘을 실행할 수 있다. 동작 알고리즘 실행부(714)는 내부에 프로그램 커맨드, 읽기 커맨드 또는 소거 커맨드에 각각 대응되는 동작 알고리즘을 저장한 롬(ROM)(미도시)을 더 포함할 수 있다.
실시 예에서, 동작 알고리즘 실행부(714)는 서스펜드 커맨드에 의해 동작 카운터(713)로부터 초기화 신호(int)를 수신하면 동작 알고리즘 상의 초기 라인 어드레스에 대응하는 명령어를 수행할 수 있다. 다양한 실시 예에서, 동작 알고리즘의 초기 라인 어드레스에는 서스펜드 동작을 나타내는 명령어들이 포함될 수 있다. 따라서, 동작 알고리즘 실행부(714)는 초기화 된 동작 카운터(713)의 출력에 따라 서스펜드 동작을 수행할 수 있다.
도 7은 동작 알고리즘의 예를 설명하기 위한 도면이다.
도 7을 참조하면, 동작 알고리즘은 복수의 라인들(LINE#)(7001) 및 각 라인에 대응되는 구문(description)(7003)들을 포함할 수 있다. 복수의 라인들(LINE#)은 동작 알고리즘 상의 라인 어드레스(ADD)를 나타낸다. 각 라인에 대응하는 구문(description)들은 특정 동작을 수행하기 위한 명령어들을 포함할 수 있다. 명령어들이 실행됨으로써 반도체 메모리 장치는 주변회로를 제어하여 해당 동작을 수행한다. 실시 예에서, 명령어들은 CALL, RETURN, GOTO, JUMP 문과 같은 구문에 의해 임의의 라인 어드레스(line#)로 이동할 수 있다.
초기 라인 어드레스인 제0 라인(Line 0)에는 서스펜드 동작(Suspend Operation)을 수행하기 위한 명령어가 포함될 수 있다.
동작 알고리즘의 실행은 동작 카운터에 따라 라인 번호가 순차적으로 증가하면서 각 라인에 대응되는 명령어가 실행되는 방식으로 수행될 수 있다.
실시 예에서, 동작 알고리즘은 랜덤한 위치에 서스펜드 체커들을 포함할 수 있다. 서스펜드 체커는 동작 알고리즘에 포함된 복수의 라인들의 임의의 위치마다 규칙적으로 또는 랜덤하게 포함될 수 있다. 도 7의 실시 예는 제2 라인(Line 2), 제5 라인(Line 5) 및 제7 라인(Line7)에 서스펜드 체커들이 포함된 동작 알고리즘을 나타낸다.
체커 모드로 서스펜드 커맨드를 처리하는 경우, 제3 라인(Line 3)이 실행되고 있을 때, 서스펜드 커맨드가 입력되었다고 가정하면, 반도체 메모리 장치는 즉시 서스펜드 커맨드를 처리하지 않고, 라인 번호가 순차적으로 증가하면서 동작 알고리즘이 실행된다. 서스펜드 체커가 위치한 제5 라인(Line 5)에 도달하면 반도체 메모리 장치는 서스펜드 커맨드가 입력되었는지 여부를 체크하고, 입력된 서스펜드 커맨드를 처리한다. 서스펜드 커맨드의 처리는 도 6을 참조하여 설명된 서스펜드 결정부와 동작 카운터에 의해 수행될 수 있다. 즉, 서스펜드 결정부가 리셋 신호(RST)를 동작 카운터로 출력하고, 동작 카운터는 입력된 리셋 신호에 따라 초기 라인 어드레스를 지시하는 초기화 신호(int)를 출력한다. 동작 알고리즘 실행부는 초기 어드레스 라인인 제0 라인(Line 0)으로 이동하여 미리 정해진 서스펜드 동작을 수행할 수 있다.
실시 예에서 서스펜드 동작은 프로그램 중인 임시 데이터를 저장하거나, 서스펜드 커맨드가 입력된 시점의 반도체 메모리 장치 내부의 파라미터 값들을 저장하는 동작일 수 있다. 서스펜드 동작의 내용은 도 7의 설명에 의해 제한되지 않는다.
인스턴트 모드로 서스펜드 커맨드를 처리하는 경우에는 서스펜드 체커의 유무와 무관하게 서스펜드 커맨드가 입력되면 즉시 반도체 메모리 장치는 서스펜드 커맨드를 처리한다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하는 순서도이다.
도 8을 참조하면, 반도체 메모리 장치는 801 단계에서, 서스펜드 커맨드를 입력 받는다.
803 단계에서, 반도체 메모리 장치는 서스펜드 커맨드의 처리 모드가 인스턴트 모드인지 여부를 판단할 수 있다. 예를 들면, 반도체 메모리 장치는 내부의 인스턴트 모드 인에이블 신호가 “1” 인지 여부를 판단할 수 있다. 803 단계에서 판단한 결과, 인스턴트 모드인 경우 805 단계로 진행하고, 인스턴트 모드가 아닌 체커 모드인 경우 811 단계로 진행한다.
805 단계에서, 반도체 메모리 장치는 동작카운터 리셋 신호를 생성할 수 있다. 생성된 동작카운터 리셋 신호는 동작 카운터로 입력될 수 있다.
807 단계에서, 반도체 메모리 장치는 리셋 신호에 따라 동작 카운터를 리셋할 수 있다. 동작 카운터가 리셋되면, 실행할 동작 알고리즘의 라인 어드레스를 초기 라인 어드레스로 설정될 수 있다.
809 단계에서, 반도체 메모리 장치는 동작 알고리즘의 초기 라인 어드레스에 포함된 서스펜드 동작을 수행할 수 있다. 실시 예에서 서스펜드 동작은 프로그램 중인 임시 데이터를 저장하거나, 서스펜드 커맨드가 입력된 시점의 반도체 메모리 장치 내부의 파라미터 값들을 저장하는 동작일 수 있다.
811 단계에서, 반도체 메모리 장치는 동작 알고리즘을 실행하면서 실행중인 라인에 서스펜드 체커가 있는지 여부를 판단할 수 있다. 서스펜드 체커는 동작 알고리즘에 포함된 복수의 라인들의 임의의 위치마다 규칙적으로 또는 랜덤하게 포함될 수 있다. 실행 중인 라인에 서스펜드 체커가 없는 경우 813 단계로 진행한다.
813 단계에서, 반도체 메모리 장치는 라인 번호를 증가시키고, 다음 라인으로 진행하여 동작 알고리즘을 수행하고 811 단계로 진행한다.
도 9는 도 1의 컨트롤러를 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 9를 참조하면, 컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트 사이의 캐시 메모리, 그리고 반도체 장치 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다.
호스트 인터페이스(1230)는 호스트 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치와 인터페이싱한다.
에러 정정 블록(1250)은 에러 정정 코드를 이용하여 반도체 메모리 장치로부터 수신된 데이터를 디코딩할 것이다.
도 9의 반도체 메모리 장치(1300)는 도 2의 반도체 메모리 장치(1000)와 마찬가지로 구성되고 동작할 수 있다.
도 10은 도 9의 컨트롤러를 포함하는 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 10을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 10에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(1000)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 9를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성될 수 있다. 도 10에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 11을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 11에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 11에서, 도 10을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 1을 참조하여 설명된 메모리 시스템으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 1 및 도 10를 참조하여 설명된 메모리 시스템들을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10: 서스펜드 처리부
50: 컨트롤러
1000: 반도체 메모리 장치

Claims (20)

  1. 메모리 셀 어레이;
    외부로부터 입력된 커맨드에 대응하는 동작을 상기 메모리 셀 어레이에 대하여 수행하는 주변회로; 및
    상기 동작의 수행 중 서스펜드 커맨드가 입력되면, 상기 동작의 수행시 실행되는 동작 알고리즘에 포함된 서스펜드 체커에 따라 상기 동작의 수행을 중지하고 미리 설정된 서스펜드 동작을 수행하는 체커 모드 또는 상기 서스펜드 커맨드가 입력되는 즉시 상기 동작의 수행을 중지하고 상기 미리 설정된 서스펜드 동작을 수행하는 인스턴트 모드 중 어느 한 모드에 따라 상기 주변회로를 제어하는 제어회로;를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 제어회로는,
    입력되는 커맨드에 대응하는 동작 알고리즘의 라인 어드레스를 순차적으로 증가시키는 동작 카운터;
    상기 동작 카운터가 출력하는 라인 어드레스에 따라 상기 동작 알고리즘을 실행하는 동작 알고리즘 실행부; 및
    상기 체커 모드 또는 인스턴트 모드 중 어느 하나의 모드에 따라 상기 동작 카운터를 초기화 하는 리셋 신호를 출력하는 서스펜드 결정부;를 포함하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 동작은,
    상기 메모리 셀 어레이에 대한 프로그램 동작, 읽기 동작 또는 소거 동작 중 어느 하나인 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 동작 알고리즘은,
    복수의 라인 어드레스들;
    상기 라인 어드레스들 각각에 대응하는 구문을 포함하고,
    상기 복수의 라인 어드레스들 중 초기 라인 어드레스의 구분은 상기 서스펜드 동작에 대한 명령어를 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 서스펜드 체커는,
    상기 복수의 라인 어드레스들 중 적어도 하나의 라인 어드레스부터 규칙적으로 반복되는 반도체 메모리 장치.
  6. 제 4항에 있어서, 상기 서스펜드 체커는,
    상기 복수의 라인 어드레스들 중 적어도 하나에 랜덤하게 위치하는 반도체 메모리 장치.
  7. 제 2항에 있어서, 상기 서스펜드 결정부는,
    상기 서스펜드 커맨드 및 상기 인스턴트 모드를 나타내는 인스턴트 모드 인에이블 신호가 입력되면 상기 인스턴트 모드에 따라 상기 리셋 신호를 출력하는 반도체 메모리 장치.
  8. 제 2항에 있어서, 상기 동작 카운터는,
    상기 리셋 신호가 입력되면 상기 동작 알고리즘의 초기 라인 어드레스를 상기 동작 알고리즘 실행부로 출력하는 반도체 메모리 장치.
  9. 제 1항에 있어서, 상기 동작은,
    프로그램 동작이고,
    상기 서스펜드 동작은,
    프로그램 중인 데이터를 상기 메모리 셀 어레이에 저장하는 동작인 반도체 메모리 장치.
  10. 제 1항에 있어서, 상기 서스펜드 동작은,
    상기 서스펜드 커맨드가 입력된 시점의 상기 반도체 메모리 장치의 내부 파라미터 값들을 상기 메모리 셀 어레이에 저장하는 동작인 반도체 메모리 장치.
  11. 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
    외부로부터 상기 복수의 메모리 셀들에 대한 동작을 나타내는 커맨드를 입력 받는 단계;
    상기 커맨드에 대응하는 동작 알고리즘을 실행하는 단계;
    상기 동작 알고리즘이 실행되는 도중에 상기 외부로부터 서스펜드 커맨드를 입력 받는 단계; 및
    상기 동작 알고리즘에 포함된 서스펜드 체커에 따라 상기 동작의 수행을 중지하고 미리 설정된 서스펜드 동작을 수행하는 체커 모드 또는 상기 서스펜드 커맨드가 입력되는 즉시 상기 동작의 수행을 중지하고 상기 미리 설정된 서스펜드 동작을 수행하는 인스턴트 모드 중 어느 한 모드에 따라 상기 서스펜드 커맨드를 처리하는 단계;를 포함하는 동작 방법.
  12. 제 11항에 있어서, 상기 동작 알고리즘을 실행하는 단계는,
    상기 동작 알고리즘에 포함된 라인 어드레스를 순차적으로 증가시키는 단계; 및
    상기 라인 어드레스에 포함된 명령어를 실행하는 단계;를 포함하는 동작 방법.
  13. 제 12항에 있어서, 상기 서스펜드 커맨드를 처리하는 단계는,
    상기 인스턴트 모드를 나타내는 인스턴트 모드 인에이블 신호가 입력되는지를 판단하는 단계;
    상기 인스턴트 모드 인에이블 신호가 입력되면, 상기 라인 어드레스를 초기화하는 리셋 신호를 생성하는 단계;
    상기 리셋신호에 따라 상기 라인 어드레스의 초기값인 초기 라인 어드레스를 생성 하는 단계; 및
    상기 초기 라인 어드레스에 대응하는 서스펜드 동작을 수행하는 단계;를 포함하는 동작 방법.
  14. 제 11항에 있어서, 상기 동작은,
    상기 메모리 셀 어레이에 대한 프로그램 동작, 읽기 동작 또는 소거 동작 중 어느 하나인 동작 방법.
  15. 제 11항에 있어서, 상기 동작 알고리즘은,
    복수의 라인 어드레스들;
    상기 라인 어드레스들 각각에 대응하는 구문을 포함하고,
    상기 복수의 라인 어드레스들 중 초기 라인 어드레스의 구분은 상기 서스펜드 동작에 대한 명령어를 포함하는 동작 방법.
  16. 제 15항에 있어서, 상기 서스펜드 체커는,
    상기 복수의 라인 어드레스들 중 적어도 하나의 라인 어드레스부터 규칙적으로 반복되는 동작 방법.
  17. 제 15항에 있어서, 상기 서스펜드 체커는,
    상기 복수의 라인 어드레스들 중 적어도 하나에 랜덤하게 위치하는 동작 방법.
  18. 제 11항에 있어서, 상기 동작은,
    프로그램 동작이고,
    상기 서스펜드 동작은,
    프로그램 중인 데이터를 상기 복수의 메모리 셀들에 저장하는 동작인 동작 방법.
  19. 제 11항에 있어서, 상기 서스펜드 동작은,
    상기 서스펜드 커맨드가 입력된 시점의 상기 반도체 메모리 장치의 내부 파라미터 값들을 상기 복수의 메모리 셀들에 저장하는 동작인 동작 방법.
  20. 외부로부터 입력된 커맨드에 대응하는 동작 알고리즘을 실행하는 제어회로; 및
    상기 동작 알고리즘이 실행되는 도중에 상기 외부로부터 서스펜드 커맨드를 입력 받으면, 상기 동작 알고리즘에 포함된 서스펜드 체커에 따라 상기 동작의 수행을 중지하고 미리 설정된 서스펜드 동작을 수행하는 체커 모드 또는 상기 서스펜드 커맨드가 입력되는 즉시 상기 동작의 수행을 중지하고 상기 미리 설정된 서스펜드 동작을 수행하는 인스턴트 모드 중 어느 한 모드에 따라 상기 서스펜드 커맨드를 처리하는 서스펜드 처리부;를 포함하는 반도체 메모리 장치.
KR1020160084398A 2016-07-04 2016-07-04 반도체 메모리 장치 및 그 동작 방법 KR102624606B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160084398A KR102624606B1 (ko) 2016-07-04 2016-07-04 반도체 메모리 장치 및 그 동작 방법
US15/346,163 US10613753B2 (en) 2016-07-04 2016-11-08 Semiconductor memory device for performing suspend operation and method of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160084398A KR102624606B1 (ko) 2016-07-04 2016-07-04 반도체 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20180004606A true KR20180004606A (ko) 2018-01-12
KR102624606B1 KR102624606B1 (ko) 2024-01-15

Family

ID=60807557

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160084398A KR102624606B1 (ko) 2016-07-04 2016-07-04 반도체 메모리 장치 및 그 동작 방법

Country Status (2)

Country Link
US (1) US10613753B2 (ko)
KR (1) KR102624606B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200046807A (ko) * 2018-10-25 2020-05-07 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190088734A (ko) * 2018-01-19 2019-07-29 에스케이하이닉스 주식회사 메모리 인터페이스와, 이를 포함하는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
KR20200098336A (ko) * 2019-02-12 2020-08-20 삼성전자주식회사 서스펜드 모드를 제어하는 방법 및 이를 포함하는 메모리 컨트롤러
US11061578B2 (en) * 2019-08-05 2021-07-13 Micron Technology, Inc. Monitoring flash memory erase progress using erase credits
US11081187B2 (en) * 2019-12-11 2021-08-03 SanDiskTechnologies LLC Erase suspend scheme in a storage device
KR20210079107A (ko) * 2019-12-19 2021-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5566338A (en) * 1993-06-01 1996-10-15 Matsushita Electric Industrial Co. Ltd. Interrupt control method and interrupt control circuit in a processor
US5613163A (en) * 1994-11-18 1997-03-18 International Business Machines Corporation Method and system for predefined suspension and resumption control over I/O programs
US20120167100A1 (en) * 2010-12-23 2012-06-28 Yan Li Manual suspend and resume for non-volatile memory
KR20120092561A (ko) * 2009-08-28 2012-08-21 마이크로소프트 코포레이션 인터럽트 가능한 낸드 플래시 메모리
KR20120120214A (ko) * 2009-12-18 2012-11-01 샌디스크 테크놀로지스, 인코포레이티드 비휘발성 메모리 및 원자 프로그램 순서와 기입 중단 검출을 가진 방법
US8614919B2 (en) * 2008-06-13 2013-12-24 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
US20150117113A1 (en) * 2013-10-24 2015-04-30 Western Digital Technologies, Inc. Programming scheme for improved voltage distribution in solid-state memory
US20150186042A1 (en) * 2014-01-02 2015-07-02 Samsung Electronics Co., Ltd. Nonvolatile memory device, nonvolatile memory system including the same, and method of operating the same
KR20170035976A (ko) * 2014-07-22 2017-03-31 샌디스크 테크놀로지스 엘엘씨 비-휘발성 메모리 동작들을 중단 및 재개하는 기술
KR20170141468A (ko) * 2016-06-15 2017-12-26 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5302952A (en) * 1992-08-28 1994-04-12 Motorola, Inc. Automatic A/D converter operation with pause capability
US5584039A (en) * 1993-11-08 1996-12-10 International Business Machines Corporation System for coordinating execution of multiple concurrent channel programs without host processor involvement using suspend and resume commands to control data transfer between I/O devices
US5805501A (en) * 1996-05-22 1998-09-08 Macronix International Co., Ltd. Flash memory device with multiple checkpoint erase suspend logic
JP5793712B2 (ja) * 2010-03-01 2015-10-14 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置、アクセス装置、及び不揮発性記憶システム
US9116634B2 (en) * 2011-06-10 2015-08-25 International Business Machines Corporation Configure storage class memory command
KR102083490B1 (ko) 2012-08-08 2020-03-03 삼성전자 주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 커맨드 실행 제어 방법

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5566338A (en) * 1993-06-01 1996-10-15 Matsushita Electric Industrial Co. Ltd. Interrupt control method and interrupt control circuit in a processor
US5613163A (en) * 1994-11-18 1997-03-18 International Business Machines Corporation Method and system for predefined suspension and resumption control over I/O programs
US8614919B2 (en) * 2008-06-13 2013-12-24 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
KR20120092561A (ko) * 2009-08-28 2012-08-21 마이크로소프트 코포레이션 인터럽트 가능한 낸드 플래시 메모리
KR20120120214A (ko) * 2009-12-18 2012-11-01 샌디스크 테크놀로지스, 인코포레이티드 비휘발성 메모리 및 원자 프로그램 순서와 기입 중단 검출을 가진 방법
US20120167100A1 (en) * 2010-12-23 2012-06-28 Yan Li Manual suspend and resume for non-volatile memory
US20150117113A1 (en) * 2013-10-24 2015-04-30 Western Digital Technologies, Inc. Programming scheme for improved voltage distribution in solid-state memory
US20150186042A1 (en) * 2014-01-02 2015-07-02 Samsung Electronics Co., Ltd. Nonvolatile memory device, nonvolatile memory system including the same, and method of operating the same
KR20150080819A (ko) * 2014-01-02 2015-07-10 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 불휘발성 메모리 시스템
KR20170035976A (ko) * 2014-07-22 2017-03-31 샌디스크 테크놀로지스 엘엘씨 비-휘발성 메모리 동작들을 중단 및 재개하는 기술
KR20170141468A (ko) * 2016-06-15 2017-12-26 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200046807A (ko) * 2018-10-25 2020-05-07 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법

Also Published As

Publication number Publication date
US20180004421A1 (en) 2018-01-04
KR102624606B1 (ko) 2024-01-15
US10613753B2 (en) 2020-04-07

Similar Documents

Publication Publication Date Title
US9165662B2 (en) Semiconductor memory device and programming method thereof
CN107545924B (zh) 半导体存储器装置及其操作方法
US9520198B2 (en) Semiconductor memory device including three-dimensional memory cell array structure and operating method thereof
US20150221385A1 (en) Semiconductor memory device and system including the same
KR102624606B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20180001303A (ko) 메모리 시스템 및 그 동작 방법
US9001586B1 (en) Semiconductor memory device capable of preventing degradation of memory cells and method for erasing the same
KR102395724B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR102533197B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US9293211B2 (en) Semiconductor device and method of operating the same
KR102634799B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
TWI642056B (zh) 半導體記憶體裝置及其之操作方法
US9715934B2 (en) Peripheral circuit, semiconductor memory device and operating method of the semiconductor device and/or peripheral circuit
US9330773B2 (en) Semiconductor memory apparatus and method for reading data from the same
KR20190088293A (ko) 메모리 장치 및 그 동작 방법
KR20160059747A (ko) 반도체 메모리 장치 그것의 동작 방법
KR20190073128A (ko) 메모리 장치 및 그 동작 방법
KR20170036548A (ko) 3차원 어레이 구조를 갖는 반도체 메모리 장치
KR20150063848A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20170104839A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20180001407A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20150063850A (ko) 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
KR102449776B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US11626172B2 (en) Semiconductor memory device and programming method thereof using a channel boosting
US8982635B2 (en) Semiconductor memory device and writing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant