WO2023173603A1 - 一种存储器及其制备方法 - Google Patents

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白杰
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Abstract

本公开实施例提供了一种存储器及其制备方法，其中，所述存储器包括：多个堆叠设置的半导体结构，所述半导体结构包括：第一基底，包括外围电路结构；第一整合电路层，设置在所述第一基底上，所述第一整合电路层电连接所述外围电路结构；第二基底，设置在所述第一整合电路层上，所述第一整合电路层和所述第二基底之间设有第一介质层，所述第二基底包括存储电路结构；其中，所述第一基底和所述第二基底包括半导体层。本公开实施例提供的存储器与传统结构相比具有较高的集成度和阵列效率，且具有较小的尺寸。

Description

一种存储器及其制备方法
相关申请的交叉引用
本公开基于申请号为202210255720.7、申请日为2022年03月15日的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开实施例涉及但不限于一种存储器及其制备方法。
背景技术
在动态随机存储器(Dynamic Random Access Memory，DRAM)中，通常外围电路结构和存储电路结构形成在同一衬底上，所需的衬底面积较大造成制造成本大幅提高。
同时，在上述传统的DRAM结构中，存储器的体积较大、阵列效率较低。
发明内容
本公开实施例提供了一种存储器，所述存储器包括：
多个堆叠设置的半导体结构，所述半导体结构包括：
第一基底，包括外围电路结构；
第一整合电路层，设置在所述第一基底上，所述第一整合电路层电连接所述外围电路结构；
第二基底，设置在所述第一整合电路层上，所述第一整合电路层和所述第二基底之间设有第一介质层，所述第二基底包括存储电路结构；
其中，所述第一基底和所述第二基底包括半导体层。
在本公开的一种可选实施例中，所述第一基底包括第一氧化物半导体层，所述第二基底包括第二氧化物半导体层。
在本公开的一种可选实施例中，所述第一氧化物半导体层的厚度大于所述第二氧化物半导体层的厚度。
在本公开的一种可选实施例中，所述第二氧化物半导体层包括非晶结构。
在本公开的一种可选实施例中，所述半导体结构还包括位于所述第一基底与所述第一整合电路层之间的第二介质层、位于所述第一介质层内的第一导电插塞和位于所述第二介质层内的第二导电插塞；其中，所述第一整合电路层通过所述第二导电插塞与所述外围电路结构电连接，并通过所述第一导电插塞与所述存储电路结构电连接。
在本公开的一种可选实施例中，所述第一基底还包括栅极层以及位于所述栅极层两侧的第一源/漏层和第二源/漏层，所述栅极层、所述第一源/漏层和所述第二源/漏层位于所述第一氧化物半导体层上；其中，所述第一氧化半导体层作为所述外围电路结构的沟道层，所述第一源/漏层和所述第二源/漏层通过所述第二导电插塞与所述第一整合电路层电连接。
在本公开的一种可选实施例中，所述第二基底还包括隔离结构、多条沿第一方向延伸的字线及多条沿第二方向延伸的位线；其中，所述隔离结构将所述第二氧化物半导体层限定为多个分立的有源区，多条所述字线穿过所述有源区及所述隔离区，每个所述有源区包括位于中间的第一源/漏区和位于两侧的第二源/漏区，所述位线与所述第一源/漏区电连接。
在本公开的一种可选实施例中，所述半导体结构还包括用于存储信息的存储电容层及位于所述存储电容层上方的第二整合电路层；所述存储电容层位于所述第二基底的上方，并与所述第二源/漏区电连接；所述第二整合电路层位于所述存储电容层的上方并与所述存储电容层电连接。
在本公开的一种可选实施例中，第二氧化物半导体层内的掺杂浓度可以小于或等于第一氧化物半导体层内的掺杂浓度。
本公开实施例还提供了一种存储器的制备方法，所述方法包括：
形成第一基底，所述第一基底包括外围电路结构；
在所述第一基底上形成第一整合电路层，所述第一整合电路层电连接所述外围电路结构；
在所述第一整合电路层上形成第一介质层；
在所述第一介质层上形成第二基底，所述第二基底包括存储电路结构；
其中，所述第一基底和所述第二基底包括半导体层。
在本公开的一种可选实施例中，所述第一基底包括第一氧化物半导体层、栅极层以及位于所述栅极层两侧的第一源/漏层和第二源/漏层；形成所述第一基底，包括：形成所述第一氧化物半导体层，所述第一氧化半导体层作为所述外围电路结构的沟道层；在所述第一氧化物半导体层上形成所述第一源/漏层和所述第二源/漏层；在所述第一源/漏层和所述第二源/漏层之间形成所述栅极层。
在本公开的一种可选实施例中，在所述第一基底上形成第一整合电路层之前，所述方法还包括：在所述第一基底上形成第二介质层；在所述第二介质层内形成第二导电插塞，所述第一源/漏层和所述第二源/漏层通过所述第二导电插塞与所述第一整合电路层电连接。
在本公开的一种可选实施例中，所述第二基底包括第二氧化物半导体层、隔离层、多条沿第一方向延伸的字线及多条沿第二方向延伸的位线；形成所述第二基底，包括：形成第二氧化物半导体层及隔离层，其中，所述隔离层将所述第二氧化物半导体层限定为多个分立的有源区；形成穿过所述有源区及所述隔离区的多条所述字线，每个所述有源区包括位于中间的第一源/漏区和位于两侧的第二源/漏区；在所述有源区及所述隔离 区上形成多条所述位线，所述位线与所述第一源/漏区电连接。
在本公开的一种可选实施例中，所述存储器还包括用于存储信息的存储电容层及位于所述存储电容层上的第二整合电路层；所述方法还包括：在所述第二基底的上方形成所述存储电容层；在所述存储电容层上形成所述第二整合电路层，所述第二整合电路层与所述存储电容层电连接。
在本公开的一种可选实施例中，在所述第一介质层上形成第二基底之前，所述方法还包括：在所述第一介质层内形成第一导电插塞，所述第一导电插塞电连接所述第一整合电路层及所述第二基底。
附图说明
图1为本公开实施例提供的存储器的构成示意图；
图2为本公开实施例提供的半导体结构的结构示意图；
图3为本公开实施例提供的第一基底的结构示意图；
图4a为本公开实施例提供的第二基底的俯视示意图；
图4b和图4c为本公开实施例提供的第二基底沿图4a的A1-A2方向和B1-B2方向的细节剖视图；
图5为本公开实施例提供的存储电容层的结构示意图；
图6为本公开实施例提供的存储器的制备方法的流程框图；
图7至图14为本公开实施例提供的存储器在制备过程中的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/ 或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
存储器，如DRAM中，外围电路结构和存储电路结构通常形成在同一衬底的不同区域上，当外围电路结构或存储电路结构中至少一个的布局或占用面积发生变化时，所述衬底的面积便会被动增加或减小；当遇到衬底面积不能随意变动的情况时，上述变化还会大幅增加设计人员的工作量。
另外，对外围电路结构和存储电路结构形成在同一衬底上的结构来说，所需的衬底面积较大，使得制造成本大幅提高，且存储器的体积较大、阵列效率较低。
基于此，提出了本公开实施例的以下技术方案：
本公开实施例提供了一种存储器，包括：
多个堆叠设置的半导体结构，所述半导体结构包括：
第一基底，包括外围电路结构；
第一整合电路层，设置在所述第一基底上，所述第一整合电路层电连接所述外围电路结构；
第二基底，设置在所述第一整合电路层上，所述第一整合电路层和所述第二基底之间设有第一介质层，所述第二基底包括存储电路结构；
其中，所述第一基底和所述第二基底包括半导体层。
本公开实施例提供的存储器包含多个堆叠设置的半导体结构，可有效提高存储器的集成度；同时，所述半导体结构中外围电路和存储电路结构分别位于第一基底和第二基底上，所述第一基底和所述第二基底之间呈纵向分布的方式，可显著减小存储器的体积， 提高存储器的阵列效率。另外，在第一基底和第二基底之间还依次设置有第一整合电路和第一介质层，分别用于在外围电路结构和存储电路结构之间形成电连接及在无需电连接的区域形成良好的电隔离效果。因此，本公开实施例提供的存储器与传统结构相比具有较高的集成度和阵列效率，且具有较小的尺寸。
为使本公开的上述目的、特征和优点能够更加明显易懂，下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
图1为本公开实施例提供的存储器的构成示意图；图2为本公开实施例提供的半导体结构的结构示意图；图3为本公开实施例提供的第一基底的结构示意图；图4a为本公开实施例提供的第二基底的俯视示意图；图4b和图4c为本公开实施例提供的第二基底沿图4a的A1-A2方向和B1-B2方向的细节剖视图；图5为本公开实施例提供的存储电容层的结构示意图。
下面结合图1、图2、图3、图4a至图4c、图5对本公开实施例提供的存储器结构再作进一步详细的说明。
如图1、图2所示，所述存储器1包括：多个堆叠设置的半导体结构10，所述半导体结构10包括：
第一基底110，包括外围电路结构P1；
第一整合电路层14，设置在所述第一基底110上，所述第一整合电路层14电连接所述外围电路结构P1；
第二基底120，设置在所述第一整合电路层14上，所述第一整合电路层14和所述第二基底120之间设有第一介质层21，所述第二基底120包括存储电路结构C1；
其中，所述第一基底110和所述第二基底120包括半导体层。
在一些实施例中，如图3、图4b所示，所述第一基底110包括第一氧化物半导体层L1，所述第二基底120包括第二氧化物半导体层L2。
具体的，所述第一氧化物半导体层和所述第二氧化物半导体层的材料包括氧化铟、氧化锡、In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、In-Ga类氧化物、In-Ga-Zn类氧化物、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物中的至少一种。
但不限于此，所述第一氧化物半导体层和所述第二氧化物半导体层的材料还可以包括In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；以及四元金属氧化物如In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、In-Hf-Al-Zn类氧化物等。
在一些实施例中，作为所述第一氧化物半导体层和所述第二氧化物半导体层的材料，可选择至少包含铟(In)或锌(Zn)的材料。尤其是优选包含铟(In)及锌(Zn) 的材料。除了上述元素以外，可选择还包含稳定剂镓(Ga)元素的材料，所述稳定剂可以降低最终形成的晶体管的电特性偏差。
可选的，所述第一氧化物半导体层和所述第二氧化物半导体层的材料包括但不限于铟镓锌氧化物(IGZO)，比如化学式为InGaZnO 4的材料。所述铟镓锌氧化物(IGZO)的厚度范围可以为10nm～500nm之间，比如：50nm、100nm、150nm、200nm、300nm、400nm等。
在一些实施例中，所述铟(In)、镓(Ga)、锌(Zn)各元素之间的比例可以为1:1:1或2:2:1等。但不限于此，所述铟(In)、镓(Ga)、锌(Zn)各元素之间的比例还可以为其他适合的比值。
可以理解的，在一些具体的实施例中，所述第一氧化物半导体层和所述第二氧化物半导体层为掺杂材料，对所述第一氧化物半导体层和所述第二氧化物半导体层进行掺杂采用的掺杂剂为硼、氮、磷和砷中的一种以上，或者氦、氖、氩、氪、氙中的一种以上，又或者掺杂剂为氢；但不限于此，所述掺杂剂也可以根据需求将上述材料进行组合使用。
所述第一氧化物半导体层和所述第二氧化物半导体层的形成可以采用溅射法、涂布法、印刷法、蒸镀法、PCVD法、PLD法、ALD法或MBE法等。
所述第一氧化物半导体层和所述第二氧化物半导体层与硅材料相比，具有易于沉积的特点，因此，当所述第一基底和所述第二基底的材料包括氧化物半导体层时，极易形成由多个半导体结构堆叠起来的存储器结构。在一些实施例中，所述半导体结构的数量范围在2至500之间，比如10、20、50、100、300等。
需要说明的是，所述第一基底和所述第二基底所采用的第一氧化物半导体层和第二氧化物半导体层的形成工艺、材料及厚度可以相同，也可以不同。同样的，对第一氧化物半导体层和第二氧化物半导体层进行掺杂所采用的材料可以相同，也可以不同。
在一些实施例中，第一氧化物半导体层的厚度可以大于第二氧化物半导体层的厚度，由于第一氧化物半导体层的厚度较大，由此可以使得整体器件的漏电减小。第二氧化物半导体层的厚度较小，可以提高存储器件的电子迁移率，提供器件的性能。
在一些实施例中，为进一步提高存储器件的电子迁移率，还可以将第二氧化物半导体层设置成非晶结构。非晶状态的第二氧化物半导体层可以较容易的获得平坦的表面，由此可以减少使用该第二半氧化物半导体层制造的存储电路结构的界面散乱，从而可以进一步提高存储器件的电子迁移率。
当然，在一些实施例中，在非晶状态的第二氧化物半导体层内还可以形成部分晶格结构，由此可以降低该第二氧化物半导体层内的缺陷，从而可以进一步提高存储器件的电子迁移率。
在一些实施例中，例如通过降低第二氧化物半导体层的沉积温度，例如沉积温度小于150摄氏度，从而获得非晶结构的第二氧化物半导体层。
在一些实施例中，在形成第一氧化物半导体层和第二氧化物半导体层时，还可以采用离子注入法或离子掺杂法对第一氧化物半导体层和第二氧化物半导体层进行掺杂，掺杂离子例如为硼，氮，磷或砷。当第一氧化物半导体层内包括掺杂离子时，可以提高第 一氧化物半导体层的导电性。需要说明的是，为保证第二氧化物半导体层的载流子迁移率，同时为提高第一氧化物半导体层的导电性，可以使得第二氧化物半导体层内的掺杂浓度可以小于或等于第一氧化物半导体层内的掺杂浓度，如果第二氧化物半导体层内的掺杂浓度较大，掺杂剂阻碍载流子的迁移，由此会降低第二氧化物半导体层的导电性。在一些实施例中，第一氧化物半导体层内的掺杂浓度例如为5×10 19atmos/cm 3，第二氧化物半导体层内的掺杂浓度例如为5×10 18atmos/cm 3。
在该实施例中，半导体结构中外围电路结构和存储电路结构分别位于第一基底和第二基底上，所述第一基底和所述第二基底之间呈纵向分布的方式，该结构可显著减小存储器的体积，提高存储器的阵列效率。
继续参考图2，可以看出，所述半导体结构10还包括位于所述第一基底110与所述第一整合电路层14之间的第二介质层22、位于所述第一介质层21内的第一导电插塞211和位于所述第二介质层22内的第二导电插塞221；其中，所述第一整合电路层14通过所述第二导电插塞221与所述外围电路结构P1电连接，并通过所述第一导电插塞211与所述存储电路结构C1电连接。
可以理解的，通过设置所述第一整合电路层、所述第一导电插塞及所述第二导电插塞，可以方便后续在外围电路结构和存储电路结构之间建立电连接。而所述第一介质层和所述第二介质层可以在所述外围电路结构和存储电路结构之间无需形成电连接的区域内形成良好的电隔离效果。
这里，所述第一介质层21和所述第二介质层22的材料包括但不限于氧化物层、氮化物层、金属氧化物、旋涂绝缘介质层(SOD)等或其组合；所述第一导电插塞211及所述第二导电插塞221的材料包括但不限于钨或氮化钛等。
如图3所示，所述第一基底110还包括栅极层113以及位于所述栅极层113两侧的第一源/漏层111和第二源/漏层112，所述栅极层113、所述第一源/漏层111和所述第二源/漏层112位于所述第一氧化物半导体层L1上；其中，所述第一氧化半导体层L1作为所述外围电路结构P1的沟道层，所述第一源/漏层111和所述第二源/漏层112通过所述第二导电插塞221与所述第一整合电路层14电连接。
可以理解的是，所述栅极层113、所述第一源/漏层111和所述第二源/漏层112属于所述外围电路结构P1。
在本公开实施例中，当所述第一氧化物半导体层的材料为铟镓锌氧化物(IGZO)时，所述外围电路结构P1具有信号传输速率快、截止电流低、功耗低的优点。
继续参考图3，可以看出，所述栅极层113可以包括栅极介质层113a、金属层113b及盖帽层113c。其中，所述栅极介质层113a的材料可以与所述第一介质层21、所述第二介质层22的材料相同，在此不做赘述；所述金属层113b采用的材料可以包括但不限于氮化钛、钨或钼中的至少一种；所述盖帽层113c的材料包括但不限于氮化硅等。
所述第一源/漏层111和所述第二源/漏层112所采用的材料可以包括但不限于氧化铟锡(ITO)、钼(Mo)、铝(Al)、钛/金(Ti/Au)、铟镓锌氧化物/氧化铟锡(IGZO/ITO)或石墨烯等；所述第一整合电路层14包括一层或多层互连层，所述一层或多层互连层将 所述外围电路结构P1进行整合，所述互连层采用的材料包括但不限于钨、氮化钛等。
结合图4a、图4b及图4c可以看出，所述第二基底120还包括隔离结构125、多条沿第一方向延伸的字线123及多条沿第二方向延伸的位线124；其中，所述隔离结构125将所述第二氧化物半导体层L2限定为多个分立的有源区126，多条所述字线123穿过所述有源区126及所述隔离区125，每个所述有源区126包括位于中间的第一源/漏区121和位于两侧的第二源/漏区122，所述位线124与所述第一源/漏区121电连接。
这里，所述隔离结构125的材料包括但不限于氧化物、氮化物等。
在一些实施例中，所述字线123包括字线绝缘层123a、防扩散阻挡层123b、金属层123c、及字线盖层123d。其中，所述字线绝缘层123a与所述栅极介质层113a的材料可以相同，也可以不同。这里，所述字线绝缘层123a的材料包括但不限于氧化铝(Al 2O 3)、氧化铪(HfO 2)、氮氧化铪(HfON)、氧化硅(SiO 2)、氧化锆(ZrO 2)、氧化钛(TiO 2)、铪镧系氧化物(HfLaO)、氧化钽(Ta2O5)及其他有机电介质材料等；所述防扩散阻挡层123b的材料包括但不限于氮化钛等；所述金属层123c的材料包括但不限于钨等；所述字线盖层123d的材料包括但不限于氮化硅等。
所述位线124包括防扩散阻挡层124a、金属层124b、及位线盖层124c。其中，所述防扩散阻挡层124a的材料包括但不限于氮化钛等；所述金属层124b的材料包括但不限于钨等；所述位线盖层124c的材料包括但不限于氮化钛等。
可选的，所述第二基底120还可以包括位线接触127，所述位线接触127用于在所述第一源/漏区121和所述位线124之间形成电连接；所述位线接触127的材料包括但不限于氮化钛或钨等。
继续参考图2及图5，可以看出，所述半导体结构10还包括用于存储信息的存储电容层13及位于所述存储电容层13上方的第二整合电路层15；所述存储电容层13位于所述第二基底120的上方，并与所述第二源/漏区122电连接；所述第二整合电路层15位于所述存储电容层13的上方并与所述存储电容层13电连接。
如图5所示，所述存储电容层13包括下电极131、介电材料132及上电极133。所述下电极131和所述上电极133的材料可以包括一种或多种导电材料，诸如掺杂的半导体，导电金属氮化物，金属，金属硅化物，导电氧化物或其组合。例如，氮化钛、钨、氮化钽等。
可以理解的是，所述下电极131和所述上电极133的材料可以相同也可以不同。所述介电材料132的材料包括但不限于氮化物、氧化物、金属氧化物或其组合。例如，氮化硅、氧化硅等。在某些实施例中，可以使用高K介电材料来提高存储电容层13的性能。
在一些实施例中，所述半导体结构10还包括节点接触插塞134，所述节点接触插塞134用于在所述存储电容层13和所述第二源/漏区122之间形成电连接；所述节点接触插塞134的材料包括但不限于氮化钛、钨等。
这里，所述第二整合电路层15可以与所述第一整合电路层14的组成相同，在此不做赘述。
可以理解的是，所述第一源/漏区121、所述第二源/漏区122、所述字线123、所述位线124属于所述存储电路结构C1。
当所述第二氧化物半导体层L2的材料为铟镓锌氧化物(IGZO)时，所述存储电路结构C1具有存取速度快、截止电流低、功耗低的优点；所述存储电容层13具有较长的数据保持时间，因而具有较低电容量的存储电容层便可满足使用需求。
在实际工艺中，所述第二整合电路层15用于在外围电路结构P1和存储电路结构C1之间形成电连接。具体的，所述外围电路结构P1中的电信号经由所述第二导电插塞221传输至第一整合电路层14后，再经由所述第一导电插塞211传输至存储电路结构C1或直接传输至第二整合电路层15，传输至第二整合电路层15的电信号可进一步传输至存储电路结构C1，从而实现外围电路结构P1和存储电路结构C1之间的电连接。
在一些实施例中，如图1所示，所述存储器1还包括隔离层17，所述隔离层17位于任意两个所述半导体结构10之间，所述隔离层17的材料可以包括但不限于旋涂绝缘介质层(SOD)、正硅酸乙酯(TEOS)、硼磷硅玻璃(BPSG)、二氧化硅(SiO 2)等。在一些实施例中，所述隔离层17的厚度范围在20nm至1000nm之间，比如100nm、200nm、500nm、800nm等。所述隔离层17用于在相邻所述半导体结构10之间形成电隔离效果。
在该实施例中，所述存储器包含多个堆叠设置的半导体结构，通过堆叠的方式可有效提高存储器的集成度。
可以理解的，位于所述存储器1最底层的所述半导体结构10中，所述第一基底110中的所述半导体层的材料可以为硅，在本领域中，硅可以做到较厚的厚度，从而采用硅来形成所述半导体层，可以对整个存储器的结构起到支撑作用。
继续参考图1，可以看出，所述存储器1还包括至少一个连通电路16，所述连通电路16位于多个所述半导体结构10的外侧，用于电连接所述多个半导体结构10。
在本公开实施例中，采用堆叠的方式可提高存储器的集成度，且用于组成所述存储器的每个半导体结构中，外围电路和存储电路结构分别设置在第一基底和第二基底上，所述第一基底和所述第二基底之间呈纵向分布的方式，可显著减小存储器的体积，提高存储器的阵列效率。与传统结构相比，本公开实施例中的存储器具有较高的集成度和阵列效率且具有较小的尺寸。
本公开实施例还提供了一种存储器的制备方法，具体请参见图6。如图所示，所述方法包括了如下步骤：
步骤610：形成第一基底，所述第一基底包括外围电路结构；
步骤620：在所述第一基底上形成第一整合电路层，所述第一整合电路层电连接所述外围电路结构；
步骤630：在所述第一整合电路层上形成第一介质层；
步骤640：在所述第一介质层上形成第二基底，所述第二基底包括存储电路结构；
其中，所述第一基底和所述第二基底包括半导体层。
下面，结合图7至图14、图4a至图4c、图5对本公开实施例提供的存储器的制备 方法再做进一步详细的说明。其中，图7至图14为本公开实施例提供的存储器在制备过程中的工艺流程图；图4a为本公开实施例提供的第二基底的俯视示意图；图4b和图4c为本公开实施例提供的第二基底沿图4a的A1-A2方向和B1-B2方向的细节剖视图；图5为本公开实施例提供的存储电容层的结构示意图。
首先，执行步骤610，如图7、图8和图9所示，形成第一基底110，所述第一基底110包括外围电路结构P1。
在一些实施例中，所述第一基底110包括第一氧化物半导体层L1、栅极层113以及位于所述栅极层113两侧的第一源/漏层111和第二源/漏层112；形成所述第一基底110，包括：形成所述第一氧化物半导体层L1，所述第一氧化半导体层L1作为所述外围电路结构P1的沟道层，具体请参考图7；在所述第一氧化物半导体层L1上形成所述第一源/漏层111和所述第二源/漏层112，具体请参考图8；在所述第一源/漏层111和所述第二源/漏层112之间形成所述栅极层113，具体请参考图9。
在实际工艺中，所述第一氧化物半导体层的材料包括氧化铟、氧化锡、In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、In-Ga类氧化物、In-Ga-Zn类氧化物、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物中的至少一种。
但不限于此，所述第一氧化物半导体层的材料还可以包括In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；以及四元金属氧化物如In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、In-Hf-Al-Zn类氧化物等。
在一些实施例中，作为所述第一氧化物半导体层的材料，可选择至少包含铟(In)或锌(Zn)的材料。尤其是优选包含铟(In)及锌(Zn)的材料。除了上述元素以外，可选择还包含稳定剂镓(Ga)元素的材料，所述稳定剂可以降低最终形成的晶体管的电特性偏差。
可选的，所述第一氧化物半导体层的材料包括但不限于铟镓锌氧化物(IGZO)，比如化学式为InGaZnO 4的材料。所述铟镓锌氧化物(IGZO)的厚度范围可以为10nm～500nm之间，比如：50nm、100nm、150nm、200nm、300nm、400nm等。
在一些实施例中，所述铟(In)、镓(Ga)、锌(Zn)各元素之间的比例可以为1:1:1或2:2:1等，由此可以形成C轴取向结晶氧化物半导体膜层，有利于提高电子迁移率。但不限于此，所述铟(In)、镓(Ga)、锌(Zn)各元素之间的比例还可以为其他适合的比值。
可以理解的，在一些具体的实施例中，所述第一氧化物半导体层为掺杂材料，对所述第一氧化物半导体层进行掺杂采用的掺杂剂为硼、氮、磷和砷中的一种以上，或者氦、氖、氩、氪、氙中的一种以上，又或者掺杂剂为氢；但不限于此，所述掺杂剂也可以根 据需求将上述材料进行组合使用。当掺杂剂为氢时，第一氧化物半导体层可以与氢键合，由此一部分氢成供体，因此产生作为载流子的电子，由此可以适当降低氢浓度，能够抑制阈值电压向负侧漂移。
所述第一氧化物半导体层的形成可以采用溅射法、涂布法、印刷法、蒸镀法、PCVD法、PLD法、ALD法或MBE法等。
在一些实施例中，所述栅极层113包括栅极介质层113a、金属层113b及盖帽层113c，形成所述栅极层113包括：
在所述第一氧化物半导体层L1上形成所述栅极介质层113a；
在所述栅极介质层113a上形成所述金属层113b；
在所述金属层113b上形成所述盖帽层113c，具体请参考图9。
在实际工艺中，所述栅极介质层113a的材料可以包括但不限于氧化物层、氮化物层、金属氧化物、旋涂绝缘介质层(SOD)等或其组合；所述金属层113b采用的材料可以包括但不限于氮化钛、钨或钼中的至少一种；所述盖帽层113c的材料包括但不限于氮化硅等；
所述第一源/漏层111和所述第二源/漏层112所采用的材料可以包括但不限于氧化铟锡(ITO)、钼(Mo)、铝(Al)、(Ti/Au)、铟镓锌氧化物/氧化铟锡(IGZO/ITO)或石墨烯等。
所述栅极层、所述第一源/漏层和所述第二源/漏层可以使用常见的一种或多种薄膜沉积工艺形成。
可以理解的是，所述栅极层113、所述第一源/漏层111和所述第二源/漏层112属于所述外围电路结构P1。
在一些实施例中，当所述第一氧化物半导体层的材料为铟镓锌氧化物(IGZO)时，所述外围电路结构P1具有信号传输速率快、截止电流低、功耗低的优点。
接着，执行步骤620，如图10所示，在所述第一基底110上形成第一整合电路层14，所述第一整合电路层14电连接所述外围电路结构P1。
在一些实施例中，所述第一整合电路层14包括一层或多层互连层，所述一层或多层互连层将所述外围电路结构P1进行整合，所述互连层采用的材料包括但不限于钨、氮化钛等。
可以理解的，在所述第一基底110上形成第一整合电路层14之前，所述方法还包括：在所述第一基底110上形成第二介质层22；在所述第二介质层22内形成第二导电插塞221，所述第一源/漏层111和所述第二源/漏层112通过所述第二导电插塞221与所述第一整合电路层14电连接，具体请参考图10。
在该实施例中，所述第二导电插塞可以用于在所述外围电路结构和所述第一整合电路层之间形成电连接，所述第二介质层可以在所述外围电路结构和所述第一整合电路层之间无需形成电连接的区域内形成良好的电隔离效果。
在实际工艺中，所述第二介质层22的材料包括但不限于氧化物层、氮化物层、金属氧化物、旋涂绝缘介质层(SOD)等或其组合；所述第二导电插塞221的材料包括但 不限于钨或氮化钛等。
所述第一整合电路层、所述第二介质层及所述第二导电插塞的形成可以使用一种或多种薄膜沉积工艺形成；所述多种薄膜沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
接下来，继续执行步骤630，如图11所示，在所述第一整合电路层14上形成第一介质层21。
所述第一介质层21采用的材料及形成工艺可以与所述第二介质层22采用的材料及形成工艺相同，在此不做赘述。
最后，执行步骤640，如图11、图12所示，在所述第一介质层21上形成第二基底120，所述第二基底120包括存储电路结构C1；其中，所述第一基底110和所述第二基底120包括半导体层。
可选的，在所述第一介质层21上形成第二基底120之前，所述方法还包括：在所述第一介质层21内形成第一导电插塞211，所述第一导电插塞211电连接所述第一整合电路层14及所述第二基底120，如图11所示。所述第一导电插塞211的材料可以包括但不限于钨或氮化钛等。
所述第一导电插塞用于在所述第一整合电路层和后续的形成的所述存储电路结构之间形成电连接，所述第一介质层用于在无需形成电连接的区域内形成良好的电隔离效果。
在一些实施例中，如图4a、图4b和图4c所示，所述第二基底120包括第二氧化物半导体层L2、隔离层125、多条沿第一方向延伸的字线123及多条沿第二方向延伸的位线124；形成所述第二基底120，包括：形成第二氧化物半导体层L2及隔离层125，其中，所述隔离层125将所述第二氧化物半导体层限定为多个分立的有源区126；形成穿过所述有源区126及所述隔离区125的多条所述字线123，每个所述有源区126包括位于中间的第一源/漏区121和位于两侧的第二源/漏区122；在所述有源区126及所述隔离区125上形成多条所述位线124，所述位线124与所述第一源/漏区121电连接。
这里，所述隔离结构125的材料包括但不限于氧化物、氮化物等。
在一些实施例中，如图4b和图4c所示，所述字线123包括字线绝缘层123a、防扩散阻挡层123b、金属层123c、及字线盖层123d。其中，所述字线绝缘层123a与所述栅极介质层113a的材料可以相同，也可以不同。这里，所述字线绝缘层123a的材料包括但不限于氧化铝(Al 2O 3)、氧化铪(HfO 2),氮氧化铪(HfON)、氧化硅(SiO 2)、氧化锆(ZrO 2)、氧化钛(TiO 2)、铪镧系氧化物(HfLaO)、氧化钽(Ta2O5)及其他有机电介质材料等；所述防扩散阻挡层123b的材料包括但不限于氮化钛等；所述金属层123c的材料包括但不限于钨等；所述字线盖层123d的材料包括但不限于氮化硅等。
继续参考图4b和图4c，所述位线124包括防扩散阻挡层124a、金属层124b、及位线盖层124c。其中，所述防扩散阻挡层124a的材料包括但不限于氮化钛等；所述金属层124b的材料包括但不限于钨等；所述位线盖层124c的材料包括但不限于氮化钛等。
可选的，所述第二基底120还可以包括位线接触127，所述位线接触127用于在所 述第一源/漏区121和所述位线124之间形成电连接；所述位线接触127的材料包括但不限于氮化钛或钨等。
在实际工艺中，所述隔离结构、所述字线、所述位线的形成可以使用一种或多种薄膜沉积工艺形成；所述多种薄膜沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
在一些实施例中，如图5及图13所示，可以看出，所述存储器1还包括用于存储信息的存储电容层13及位于所述存储电容层13上的第二整合电路层15；所述方法还包括：在所述第二基底120的上方形成所述存储电容层13；在所述存储电容层13上形成所述第二整合电路层15，所述第二整合电路层15与所述存储电容层13电连接。
所述存储电容层13包括下电极131、介电材料132及上电极133。所述下电极131和所述上电极133的材料可以包括一种或多种导电材料，诸如掺杂的半导体，导电金属氮化物，金属，金属硅化物，导电氧化物或其组合。例如，氮化钛、钨、氮化钽等；所述介电材料132的材料包括但不限于氮化物、氧化物、金属氧化物或其组合。
在一些实施例中，所述存储器1还包括节点接触插塞134，所述节点接触插塞134用于在所述存储电容层13和所述第二源/漏区122之间形成电连接；所述节点接触插塞134的材料包括但不限于氮化钛、钨等。
这里，所述存储电容层13、所述第二整合电路层15与所述第一整合电路层14的组成及形成工艺可以相同，在此不做赘述。
可以理解的，所述第一源/漏区121、所述第二源/漏区122、所述字线123、所述位线124属于所述存储电路结构C1。
可以理解的，当所述第二氧化物半导体层的材料为铟镓锌氧化物(IGZO)时，所述存储电路结构C1具有存取速度快、截止电流低、功耗低的优点；所述存储电容层具有刷新速度降低，数据保持时间延长的优点，因而具有较低电容量的存储电容层便可满足使用需求。
在实际工艺中，所述第二整合电路层15用于在外围电路结构P1和存储电路结构C1之间形成电连接。具体的，所述外围电路结构P1中的电信号经由所述第二导电插塞221传输至第一整合电路层14后，再经由所述第一导电插塞211传输至存储电路结构C1或直接传输至第二整合电路层15，传输至第二整合电路层15的电信号可进一步传输至存储电路结构C1，从而实现外围电路结构P1和存储电路结构C1之间的电连接。
可以理解的，与硅材料相比，氧化物半导体层具有易于沉积的特点，因此，当所述第一基底和所述第二基底包括第一氧化物半导体层和第二氧化物半导体层时，极易形成由多个半导体结构堆叠起来的存储器结构。在一些实施例中，所述存储器中包含的所述半导体结构的数量范围在2至500之间，比如10、20、50、100、300等。
需要说明的是，在本公开实施例中，所述第一基底和所述第二基底所采用的第一氧化物半导体层和第二氧化物半导体层的形成工艺、材料及厚度可以相同，也可以不同。同样的，对第一氧化物半导体层和第二氧化物半导体层进行掺杂所采用的材料可以相同，也可以不同。
在一些实施例中，位于所述存储器1最底层的所述半导体结构10中，所述第一基底110中的所述半导体层的材料可以为硅，在本领域中，硅可以做到较厚的厚度，从而采用硅来形成所述半导体层，可以对整个存储器的结构起到支撑作用。
在实际工艺中，如图14所示，可以看出，所述存储器1还包括至少一个连通电路16，所述连通电路16位于多个所述半导体结构10的外侧，用于电连接所述多个半导体结构10。
可选的，所述存储器1还包括隔离层17，所述隔离层17位于任意两个所述半导体结构10之间，所述隔离层17的材料可以包括但不限于旋涂绝缘介质层(SOD)、正硅酸乙酯(TEOS)、硼磷硅玻璃(BPSG)、二氧化硅(SiO 2)等。在一些实施例中，所述隔离层17的厚度范围在20nm至1000nm之间，比如100nm、200nm、500nm、800nm等。
在本公开实施例中，所述存储器通过将多个半导体结构进行堆叠形成，位于相邻两个半导体结构之间的所述隔离层在相邻所述半导体结构之间形成有效的电隔离。与传统结构相比，本公开实施例中的存储器的体积显著减小。因此，本公开实施例提供的存储器具有集成度高、尺寸小的优点。
可以理解的，当第一基底和第二基底的材料均为铟镓锌氧化物(IGZO)时，所述外围电路P1具有信号传输速率快、截止电流低、降低功耗的优点；所述存储电路结构C1具有存取速度快、截止电流低、功耗低的优点；所述存储电容层具有刷新速度降低、数据保持时间延长的优点，因而具有较低电容量的存储电容层便可满足使用需求。
同时，用于组成所述存储器的每个半导体结构中，外围电路和存储电路结构分别位于第一基底和第二基底上，所述第一基底和所述第二基底之间呈纵向分布的方式，有效的提高了阵列效率，减小存储器的体积。
另外，用于组成所述存储器的每个半导体结构中设置有第一整合电路层、第二整合电路层、第一导电插塞、第二导电插塞，使得在所述外围电路结构及所述存储电路结构、存储电容层之间能够实现电连接及数据传输。同时，第一介质层、第二介质层可在半导体结构中无需电连接的区域形成良好的电隔离效果。
需要说明的是，本公开实施例提供的半导体器件的制备方法可应用于DRAM结构或其他半导体器件中，在此不做过多限定。本公开提供的半导体器件制备方法的实施例与半导体器件的实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
工业实用性
本公开实施例所提供的存储器及其制备方法，其中，所述存储器包括：多个堆叠设置的半导体结构，所述半导体结构包括：第一基底，包括外围电路结构；第一整合电路 层，设置在所述第一基底上，所述第一整合电路层电连接所述外围电路结构；第二基底，设置在所述第一整合电路层上，所述第一整合电路层和所述第二基底之间设有第一介质层，所述第二基底包括存储电路结构；其中，所述第一基底和所述第二基底包括半导体层。本公开实施例提供的存储器包含多个堆叠设置的半导体结构，可有效提高存储器的集成度；同时，所述半导体结构中外围电路和存储电路结构分别位于第一基底和第二基底上，所述第一基底和所述第二基底之间呈纵向分布的方式，可显著减小存储器的体积，提高存储器的阵列效率。另外，在第一基底和第二基底之间还依次设置有第一整合电路和第一介质层，分别用于在外围电路结构和存储电路结构之间形成电连接及在无需电连接的区域形成良好的电隔离效果。因此，本公开实施例提供的存储器与传统结构相比具有较高的集成度和阵列效率，且具有较小的尺寸。

Claims (15)

  1. 一种存储器，包括：
    多个堆叠设置的半导体结构，所述半导体结构包括：
    第一基底，包括外围电路结构；
    第一整合电路层，设置在所述第一基底上，所述第一整合电路层电连接所述外围电路结构；
    第二基底，设置在所述第一整合电路层上，所述第一整合电路层和所述第二基底之间设有第一介质层，所述第二基底包括存储电路结构；
    其中，所述第一基底和所述第二基底包括半导体层。
  2. 根据权利要求1所述的存储器，其中，所述第一基底包括第一氧化物半导体层，所述第二基底包括第二氧化物半导体层。
  3. 根据权利要求2所述的存储器，其中，所述第一氧化物半导体层的厚度大于所述第二氧化半导体层的厚度。
  4. 根据权利要求2所述的存储器，其中，所述第二氧化物半导体层包括非晶结构。
  5. 根据权利要求2所述的存储器，其中，所述半导体结构还包括位于所述第一基底与所述第一整合电路层之间的第二介质层、位于所述第一介质层内的第一导电插塞和位于所述第二介质层内的第二导电插塞；其中，所述第一整合电路层通过所述第二导电插塞与所述外围电路结构电连接，并通过所述第一导电插塞与所述存储电路结构电连接。
  6. 根据权利要求5所述的存储器，其中，所述第一基底还包括栅极层以及位于所述栅极层两侧的第一源/漏层和第二源/漏层，所述栅极层、所述第一源/漏层和所述第二源/漏层位于所述第一氧化物半导体层上；其中，所述第一氧化半导体层作为所述外围电路结构的沟道层，所述第一源/漏层和所述第二源/漏层通过所述第二导电插塞与所述第一整合电路层电连接。
  7. 根据权利要求5所述的存储器，其中，所述第二基底还包括隔离结构、多条沿第一方向延伸的字线及多条沿第二方向延伸的位线；其中，所述隔离结构将所述第二氧化物半导体层限定为多个分立的有源区，多条所述字线穿过所述有源区及所述隔离区，每个所述有源区包括位于中间的第一源/漏区和位于两侧的第二源/漏区，所述位线与所述第一源/漏区电连接。
  8. 根据权利要求7所述的存储器，其中，所述半导体结构还包括用于存储信息的存储电容层及位于所述存储电容层上方的第二整合电路层；所述存储电容层位于所述第二基底的上方，并与所述第二源/漏区电连接；所述第二整合电路层位于所述存储电容层的上方并与所述存储电容层电连接。
  9. 根据权利要求2所述的存储器，其中，所述第二氧化物半导体层内的掺杂浓度小于或等于所述第一氧化物半导体层内的掺杂浓度。
  10. 一种存储器的制备方法，所述方法包括：
    形成第一基底，所述第一基底包括外围电路结构；
    在所述第一基底上形成第一整合电路层，所述第一整合电路层电连接所述外围电路结构；
    在所述第一整合电路层上形成第一介质层；
    在所述第一介质层上形成第二基底，所述第二基底包括存储电路结构；
    其中，所述第一基底和所述第二基底包括半导体层。
  11. 根据权利要求10所述的方法，其中，所述第一基底包括第一氧化物半导体层、栅极层以及位于所述栅极层两侧的第一源/漏层和第二源/漏层；形成所述第一基底，包括：形成所述第一氧化物半导体层，所述第一氧化半导体层作为所述外围电路结构的沟道层；在所述第一氧化物半导体层上形成所述第一源/漏层和所述第二源/漏层；在所述第一源/漏层和所述第二源/漏层之间形成所述栅极层。
  12. 根据权利要求11所述的方法，其中，在所述第一基底上形成第一整合电路层之前，所述方法还包括：在所述第一基底上形成第二介质层；在所述第二介质层内形成第二导电插塞，所述第一源/漏层和所述第二源/漏层通过所述第二导电插塞与所述第一整合电路层电连接。
  13. 根据权利要求10所述的方法，其中，所述第二基底包括第二氧化物半导体层、隔离层、多条沿第一方向延伸的字线及多条沿第二方向延伸的位线；形成所述第二基底，包括：形成第二氧化物半导体层及隔离层，其中，所述隔离层将所述第二氧化物半导体层限定为多个分立的有源区；形成穿过所述有源区及所述隔离区的多条所述字线，每个所述有源区包括位于中间的第一源/漏区和位于两侧的第二源/漏区；在所述有源区及所述隔离区上形成多条所述位线，所述位线与所述第一源/漏区电连接。
  14. 根据权利要求10所述的方法，其中，所述存储器还包括用于存储信息的存储电容层及位于所述存储电容层上的第二整合电路层；所述方法还包括：在所述第二基底的上方形成所述存储电容层；在所述存储电容层上形成所述第二整合电路层，所述第二整合电路层与所述存储电容层电连接。
  15. 根据权利要求10所述的方法，其中，在所述第一介质层上形成第二基底之前，所述方法还包括：在所述第一介质层内形成第一导电插塞，所述第一导电插塞电连接所述第一整合电路层及所述第二基底。
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