TWI737114B - 電晶體、包含該電晶體之三維記憶體元件及製造該記憶體元件之方法 - Google Patents

電晶體、包含該電晶體之三維記憶體元件及製造該記憶體元件之方法 Download PDF

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Abstract

一種電晶體、包含該電晶體之三維記憶體元件及製造該記憶體元件之方法。本發明之電晶體包含由半導體材料形成且沿半導體基材之法向方向延伸的柱體、閘極介電層以及閘極導體。柱體包含具有平行法向方向之基礎側面、與基礎側面相對之錐形側面、頂面、底面、前側面以及後側面。於柱體中，第一細長部份夾在基礎側面、前側面、底面以及頂面之間係形成源極區域。第二細長部份夾在基礎側面、後側面、底面以及頂面之間係形成汲極區域。板狀部份位於基礎側面上且位於第一細長部份與第二細長部份之間係形成通道區域。柱體之其他部份係形成本體區域。

Description

電晶體、包含該電晶體之三維記憶體元件及製造該記憶體元件之方法
本發明關於一種電晶體、包含該電晶體之三維記憶體元件及製造該記憶體元件之方法，並且特別是關於一種新穎的電晶體、包含該電晶體之三維記憶體元件及製造該記憶體元件之方法。
請參閱圖1及圖2，該等圖式示意地描繪由美國專利案公開號第2019123060A1號所揭露的垂直電流型態扇形場效電晶體(fan-shaped field effect transistor,FanFET)1。圖1係垂直電流型態扇形場效電晶體1的外觀試圖。圖2係圖1中垂直電流型態扇形場效電晶體1沿A-A線的剖面視圖。
如圖1及圖2所示，先前技術的垂直電流型態扇形場效電晶體1的包含由半導體材料形成的柱體10、閘極介電層12以及閘極導體14。由半導體材料形成的柱體10係沿半導體基材(未繪示於圖1及圖2中)的橫向方向T延伸。半導體基材並且定義如圖1所示的法向方向N以及縱向方向L。
由半導體材料形成的柱10體具有垂直半導體基材的橫向方向T的基礎側面100、與基礎側面相對的錐形側面101、平行橫向方向T的頂面102、與頂面102相對的底面103、相鄰基礎側面100與錐形側面101的前側面104以及與前側 面104相對的後側面105。於由半導體材料形成的柱體10中，第一細長部份106夾在基礎側面100、前側面104、頂面102以及後側面105之間係形成源極區域。第二細長部份107夾在基礎側面100、前側面104、後側面105以及底面103之間係形成汲極區域。板狀部份108位於基礎側面100上，並且位於第一細長部份106與第二細長部份107之間係形成通道區域。由半導體材料形成的柱體10的其他部份係形成本體區域。閘極介電層12係形成以被覆由半導體材料形成的柱體10的基礎側面100。閘極導體14係形成以被覆閘極介電層12。
顯見地，於垂直電流型態扇形場效電晶體1中，由半導體材料形成的柱體10係沿半導體基材的橫向方向T延伸，並且形成源極區域的第一細長部份106與形成汲極區域的第二細長部份107係相對地排列於由半導體材料形成的柱體10內的上部與下部。並且，圖樣由美國專利案公開號第2019123060A1號所揭露且由該垂直電流型態扇形場效電晶體1所構成的三維記憶體元件可以提升其單元密度。但是，於由該垂直電流型態扇形場效電晶體1所構成的三維記憶體元件內，電流係沿垂直方向流動。
然而，需要沿水平方向流動電流的三維記憶體元件無法採用垂直電流型態扇形場效電晶體。
因此，本發明所欲解決之一技術問題在於提供一種新穎的電晶體、包含該電晶體之三維記憶體元件及製造該記憶體元件之方法。特別地，根據本發明之電晶體有別於先前技術的垂直型態扇形場效電晶體，根據本發明之電晶體係水平電流型態扇形場效電晶體。
根據本發明之一較佳實施例之電晶體(於本專利說明書中亦稱為”水平電流型態場效電晶體”)包含由半導體材 料形成的柱體、閘極介電層以及閘極導體。由半導體材料形成的柱體係沿半導體基材的法向方向延伸。由半導體材料形成的柱體具有平行半導體基材的法向方向的基礎側面、與基礎側面相對的錐形側面、垂直法向方向的第一頂面、與第一頂面相對的底面、相鄰基礎側面與錐形側面的前側面以及與前側面相對的後側面。於由半導體材料形成的柱體中，第一細長部份夾在基礎側面、前側面、底面以及第一頂面之間係形成源極區域。第二細長部份夾在基礎側面、後側面、底面以及第一頂面之間係形成汲極區域。板狀部份位於基礎側面上，並且位於第一細長部份與第二細長部份之間係形成通道區域。由半導體材料形成的柱體的其他部份係形成本體區域。閘極介電層係形成以被覆由半導體材料形成的柱體的基礎側面。閘極導體係形成以被覆閘極介電層。
於一具體實施例中，由半導體材料形成的柱體的基礎側面可以是平面、凸面或凹面等。
於一具體實施例中，由半導體材料形成的柱體的第一頂面、閘極介電層的第二頂面以及閘極導體的第三頂面所組成的組合面可以呈現半橢圓形、半圓形、三角形、拇指形或梯形等形狀。
根據本發明之一較佳實施例之三維記憶體元件包含複數層彼此隔離的記憶體單元層以及複數條選擇閘極線導體。複數層彼此隔離的記憶體單元層係形成於半導體基材上。半導體基材定義法向方向以及縱向方向。每一層記憶體單元層定義複數個列以及複數個行。每一層記憶體單元層包含複數條第一隔離帶、複數條第二隔離帶、複數個第一選擇電晶體、複數個第二選擇電晶體、複數個記憶體單元、複數條位元線導體以及複數條字元線導體。複數條第一隔離帶係沿半導體基材的縱向方向延伸。複數條第二隔離帶係沿半導體基材的縱向方向延伸。該等第一隔離帶以及該等第二隔離 帶係交替排列。每一條第一隔離帶具有個別的第一縱向邊緣以及個別的第二縱向邊緣。每一條第二隔離帶具有個別的第三縱向邊緣以及個別的第四縱向邊緣。複數個凹陷係形成於該等第一隔離帶與該等第二隔離帶之間，並且面向該等第二隔離帶之該等第三縱向邊緣或該等第四縱向邊緣。位在每一條第一隔離帶之一側之該等凹陷與位在該條第一隔離帶之另一側之該等凹陷係交錯排列。每一個凹陷對應該等列中之一個列與該等行中之一個行。複數個第一選擇電晶體係排列於該等行中至少兩個第一末端行上。複數個第二選擇電晶體係排列於該等行中至少兩個第二末端行上。複數個記憶體單元係排列於該等第一選擇電晶體與該等第二選擇電晶體之間。每一個第一選擇電晶體、每一個第二選擇電晶體與每一個記憶體單元對應該等凹陷中之一個凹陷，並且包含由半導體材料形成的柱體。每一個由半導體材料形成的柱體係配合對應的凹陷，並且沿半導體基材的法向方向延伸。每一個由半導體材料形成的柱體具有個別的平行半導體基材的法向方向的基礎側面、個別的與基礎側面相對的錐形側面、個別的垂直半導體基材的法向方向的第一頂面、個別的與第一頂面相對的底面、個別的相鄰基礎側面與錐形側面的前側面以及個別的與前側面相對的後側面。在每一個由半導體材料形成的柱體中，個別的第一細長部份夾在基礎側面、前側面、底面以及第一頂面之間係形成個別的源極區域。個別的第二細長部份夾在基礎側面、後側面、底面以及第一頂面之間係形成個別的汲極區域。個別的板狀部份位於基礎側面上且位於第一細長部份與第二細長部份之間係形成個別的通道區域。該個由半導體材料形成的柱體的其他部份係形成個別的本體區域。每一個第一選擇電晶體以及每一個第二選擇電晶體並且包含個別的被覆對應的由半導體材料形成的柱體之基礎側面的第一閘極氧化物薄膜、個別的被覆第一閘極氧化物薄膜之第二閘極氧化物薄膜以及個別的被覆第二閘極氧化物薄膜之選擇 閘極導體。每一個記憶體單元並且包含個別的被覆對應的由半導體材料形成的柱體之第二閘極氧化物薄膜、個別的被覆第二閘極氧化物薄膜之閘極介電多層膜以及個別的被覆閘極介電多層膜之記憶體閘極導體。每一條字元線導體以及每一條選擇閘極線導體係嵌入相鄰的第二隔離帶。每一條位元線導體對應該等列中之一個列，並且連接沿著對應的列排列之該等第一選擇電晶體之該等柱體、該等第二選擇電晶體之該等柱體以及該等記憶體單元之該等柱體。複數條字元線導體係沿半導體基材的法向方向延伸。每一條字元線導體連接該等彼此隔離的記憶體單元層之該等記憶體單元之該等垂直對齊的記憶體閘極導體。複數條選擇閘極線導體係沿半導體基材的法向方向延伸。每一條選擇閘極線導體連接該等彼此隔離的記憶體單元層之該等第一選擇電晶體之該等垂直對齊的選擇閘極導體或該等第二選擇電晶體之該等垂直對齊的選擇閘極導體。
理論上，每一層記憶體單元層具有每單元之面積密度，且其每單元之面積密度係等於或小於製程特徵尺寸的平方兩倍。
根據本發明之一較佳實施例之製造三維記憶體元件的方法，首先，係於半導體基材上，形成複數層半導體層以及複數層隔離絕緣層。半導體基材定義法向方向以及縱向方向。該等半導體層以及該等隔離絕緣層係交替堆疊。複數層半導體層定義複數層彼此隔離的作用層。接著，根據本發明之方法係形成複數條平行半導體基材的縱向方向之第一溝槽。該等第一溝槽穿透該等半導體層以及該等隔離絕緣層。每一條第一溝槽具有個別的第一縱向側壁、個別的第二縱向側壁以及複數個向內突出的突出體。位於該第一縱向側壁上之該等突出體與位於該第二縱向側壁上之該等突出體係交錯排列。接著，根據本發明之方法係形成複數條第一隔離帶。 每一條第一隔離帶係填充於該等第一溝槽中之一條第一溝槽，致使複數條堆疊帶與該等第一隔離帶係交替排列。該等堆疊帶係由該等半導體層與該等隔離絕緣層所構成。接著，根據本發明之方法係形成複數條平行該縱向方向之第二溝槽。每一條第二溝槽係形成於該等堆疊帶中之一條堆疊帶之一部份上，並且穿透該等半導體層以及該等隔離絕緣層。每一條第二溝槽具有個別的第三縱向側壁以及個別的第四縱向側壁。接著，根據本發明之方法係移除該等半導體層之複數個第一殘留部份。每一個第一殘留部份對應該等突出體中之一個突出體，致使在每一層作用層中，複數個凹陷係形成於該第三縱向側壁以及該第四縱向側壁上。位在每一條第一隔離帶之一側之該等凹陷與位在該條第一隔離帶之另一側之該等凹陷係交錯排列。接著，根據本發明之方法係形成由半導體材料形成之複數個柱體以及複數條位元線導體。在每一層作用層中，該等由半導體材料形成的柱體係根據複數個列以及複數個行排列。每一個半導體材料形成的柱體係配合複數個凹陷中之一個凹陷。每一個半導體材料形成的柱體具有個別的平行半導體基材的法向方向的基礎側面、個別的與基礎側面相對的錐形側面、個別的垂直半導體基材的法向方向的第一頂面、個別的與第一頂面相對的底面、個別的相鄰基礎側面與錐形側面的前側面以及個別的與前側面相對的後側面。在每一個半導體材料形成的柱體中，個別的第一細長部份夾在基礎側面、前側面、底面以及第一頂面之間係形成個別的源極區域。個別的第二細長部份夾在基礎側面、後側面、底面以及第一頂面之間係形成個別的汲極區域。個別的板狀部份位於基礎側面上且位於第一細長部份與第二細長部份之間係形成個別的通道區域。並且該個半導體材料形成的柱體的其他部份係形成個別的本體區域。每一條位元線導體對應該等列中之一個列，並且連接沿著對應的列排列之該等柱體。接著，根據本發明之方法係形成複數個第一閘極氧化物薄膜。每一 個第一閘極氧化物薄膜係被覆排列於該等行中至少兩個第一末端行以及至少兩個第二末端行上之該等柱體中一個柱體的基礎側面。接著，根據本發明之方法係形成複數個第二閘極氧化物薄膜。每一個第二閘極氧化物薄膜係被覆排列於該等行中介於至少兩個第一末端行與至少兩個第二末端行之間之該等行上之該等柱體中一個柱體的基礎側面或被覆該等第一閘極氧化物薄膜中之一個第一閘極氧化物薄膜。接著，根據本發明之方法係形成複數個閘極介電多層膜。每一個閘極介電多層膜係被覆排列於該等行中介於至少兩個第一末端行與至少兩個第二末端行之間之該等行上之該等柱體中一個柱體之的第二閘極氧化物薄膜。第二閘極氧化物薄膜係被覆該個柱體的基礎側面。接著，根據本發明之方法係形成複數個導體層。每一個導體層係被覆該等第二溝槽中之一個第二溝槽的第三縱向側壁或第四縱向側壁。接著，根據本發明之方法係對該等導體層進行部份蝕刻，以形成複數個記憶體閘極導體、複數個字元線導體、複數個選擇閘極導體以及複數個選擇閘極線導體。每一個選擇閘極導體被覆該等第二閘極氧化物薄膜中之一個第二閘極氧化物薄膜。每一個記憶體閘極導體被覆該等閘極介電多層膜中之一個閘極介電多層膜。每一個字元線導體係沿半導體基材的法向方向延伸，並且連接在所有該等作用層上排列於該等行中介於至少兩個第一末端行與至少兩個第二末端行之間之該等行上之該等垂直對齊的記憶體閘極導體。每一條選擇閘極線導體係沿半導體基材的法向方向延伸，並且連接在所有該等作用層上排列於至少兩個第一末端行以及至少兩個第二末端行上之該等垂直對齊的選擇閘極導體。最後，根據本發明之方法係形成複數條第二隔離帶。每一條第二隔離帶係填充於該等第二溝槽中之一條第二溝槽。
與先前技術不同，在根據本發明之水平電流型態場效電晶體中，由半導體材料形成的柱體係沿半導體基材的 法向方向延伸，並且形成源極區域的第一細長部份與形成汲極區域的第二細長部份係相對地排列於由半導體材料形成的柱體內的前部與後部。並且，由複數個根據本發明之水平電流型態扇形場效電晶體所構成的三維記憶體元件可以提升其單元密度，並且具有沿水平方向流動的電流。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
1‧‧‧垂直電流型態扇形場效電晶體
10‧‧‧柱體
100‧‧‧基礎側面
101‧‧‧錐形側面
102‧‧‧頂面
103‧‧‧底面
104‧‧‧前側面
105‧‧‧後側面
106‧‧‧第一細長部份
107‧‧‧第二細長部份
108‧‧‧板狀部份
12‧‧‧閘極介電層
14‧‧‧閘極導體
2‧‧‧電晶體
20‧‧‧柱體
200‧‧‧基礎側面
201‧‧‧錐形側面
202‧‧‧第一頂面
203‧‧‧底面
204‧‧‧前側面
205‧‧‧後側面
206‧‧‧第一細長部份
207‧‧‧第二細長部份
208‧‧‧板狀部份
22‧‧‧閘極介電層
222‧‧‧第一閘極氧化物薄膜
224‧‧‧第二閘極氧化物薄膜
226‧‧‧閘極介電多層膜
23‧‧‧閘極導體
24‧‧‧記憶體閘極導體
26‧‧‧選擇閘極導體
3‧‧‧三維記憶體元件
30‧‧‧記憶體單元層
300‧‧‧列
301‧‧‧第一隔離帶
3012‧‧‧第一縱向邊緣
3014‧‧‧第二縱向邊緣
302‧‧‧第二隔離帶
3022‧‧‧第三縱向邊緣
3024‧‧‧第四縱向邊緣
303‧‧‧第一選擇電晶體
304‧‧‧第二選擇電晶體
305‧‧‧記憶體單元
306‧‧‧位元線導體
307‧‧‧字元線導體
308‧‧‧絕緣襯膜
309‧‧‧行
31‧‧‧半導體基材
32‧‧‧選擇閘極線導體
33‧‧‧半導體層
330‧‧‧作用層
332‧‧‧堆疊帶
333‧‧‧第一殘留部份
34‧‧‧隔離絕緣層
342‧‧‧第二殘留部份
35‧‧‧第一溝槽
352‧‧‧第一縱向側壁
354‧‧‧第二縱向側壁
356‧‧‧突出體
36‧‧‧第二溝槽
362‧‧‧第三縱向側壁
364‧‧‧第四縱向側壁
366‧‧‧凹陷
37‧‧‧導體層
420‧‧‧記憶體單元串
440‧‧‧記憶體單元區塊
SGS‧‧‧接地選擇電晶體
SGD‧‧‧串選擇電晶體
CSL‧‧‧共源極線
M0至Mn-1‧‧‧記憶體單元
W0至Wn-1‧‧‧字元線
B0至Bm-1‧‧‧位元線
T‧‧‧橫向方向
N‧‧‧法向方向
L‧‧‧縱向方向
圖1係先前技術的垂直電流型態場效電晶體的外觀視圖。
圖2係圖1中垂直電流型態場效電晶體沿A-A線的剖面視圖。
圖3係根據本發明之一較佳具體實施例的電晶體的外觀視圖。
圖4係圖3中電晶體沿B-B線的剖面視圖。
圖5係根據本發明之一較佳具體實例之三維記憶體元件的記憶體單元陣列之等效電路圖。
圖6係根據本發明之較佳具體實例之三維記憶體元件的外觀視圖。
圖7A係在根據本發明之較佳具體實例之三維記憶體元件內的第一選擇電晶體或第二選擇電晶體的頂視圖。
圖7B係在根據本發明之較佳具體實例之三維記憶體元件內的第一選擇電晶體或第二選擇電晶體之一變形的頂視圖。
圖8A係在根據本發明之較佳具體實例之三維記憶體元件內的記憶體單元的頂視圖。
圖8B係在根據本發明之較佳具體實例之三維記憶體元件內的記憶體單元之一變形的頂視圖。
圖9係根據本發明之較佳具體實例之三維記憶體元件之局部頂視圖以描繪三維記憶體的單元密度。
圖10係由根據本發明之一較佳具體實例之方法所製造的三維記憶體元件的半成品之一頂視圖。
圖11係圖10中三維記憶體元件之半成品沿C-C線的剖面視圖。
圖12係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件的半成品之另一頂視圖。
圖13係圖12中三維記憶體元件之半成品沿D-D線的剖面視圖。
圖14係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件的半成品之另一頂視圖。
圖15係圖14中三維記憶體元件之半成品沿E-E線的剖面視圖。
圖16係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件的半成品之另一頂視圖。
圖17係圖16中三維記憶體元件之半成品沿F-F線的剖面視圖。
圖18係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件的半成品之另一頂視圖。
圖19係圖18中三維記憶體元件之半成品沿G-G線的剖面視圖。
圖20係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件的半成品之另一頂視圖。
圖21係圖20中三維記憶體元件之半成品沿H-H線的剖面視圖。
圖22係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件的半成品之另一頂視圖。
圖23係圖22中三維記憶體元件之半成品沿I-I線的剖面視圖。
圖24係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件的半成品之另一頂視圖。
圖25係圖24中三維記憶體元件之半成品沿J-J線的剖面視圖。
圖26係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件的半成品之另一頂視圖。
圖27係圖26中三維記憶體元件之半成品沿K-K線的剖面視圖。
圖28係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件的半成品之另一頂視圖。
圖29係圖28中三維記憶體元件之半成品沿L-L線的剖面視圖。
圖30係根據本發明之較佳具體實例之三維記憶體元件之一變形之局部頂視圖。
圖31係根據本發明之較佳具體實例之三維記憶體元件之另一變形之局部頂視圖。
圖32係根據本發明之較佳具體實例之三維記憶體元件之另一變形之局部頂視圖。
請參閱圖3及圖4，該等圖式示意地描繪根據本發明之一較佳具體實施例之電晶體2。圖3係以外觀視圖係示意地繪示根據本發明之較佳具體實例的電晶體2。圖4係圖3中電晶體2沿B-B線的剖面視圖。
如圖3及圖4所示，根據本發明之較佳實施例之電晶體2(亦稱為”水平電流型態場效電晶體”)包含由半導體材料形成的柱體20、閘極介電層22以及閘極導體23。
由半導體材料形成的柱體20係沿半導體基材(未繪示於圖3及圖4)的法向方向N延伸。由半導體材料形成的柱體20具有平行半導體基材的法向方向N的基礎側面200、與基礎側面200相對的錐形側面201、垂直法向方向N的第一頂面202、與第一頂面202相對的底面203、相鄰基礎側面200與錐形側面201的前側面204以及與前側面204相對的後側面205。於由半導體材料形成的柱體20中，第一細長部份206夾在基礎側面200、前側面204、底面203以及第一頂面202之間係形成源極區域。第二細長部份207夾在基礎側面200、後側面205、底面203以及第一頂面202之間係形成汲 極區域。板狀部份208位於基礎側面200上，並且位於第一細長部份206與第二細長部份207之間係形成通道區域。由半導體材料形成的柱體20的其他部份係形成本體區域。
於一具體實施例中，形成柱體20的半導體材料可以是多晶矽或單晶矽材料。形成源極區域的第一細長部份206與形成汲極區域的第二細長部份207可以摻雜n型態摻雜劑(例如，磷或砷)或p型態摻雜劑(例如，硼)。形成通道區域的板狀部份208可以摻雜與源極區域及汲極區域不同導電型態的摻雜劑。
閘極介電層22係形成以被覆由半導體材料形成的柱體20的基礎側面200。閘極導體23係形成以被覆閘極介電層22。
閘極介電層22可以是單層結構或多層結構。例如，於一具體實施例中，閘極介電層22是單層氧化物層。於另一具體實施例中，閘極介電層22是雙層薄膜，由氧化物層(於一些具體實施例中稱為穿隧氧化物層)以及介於氧化物層和閘極導體23之間的氮化物層所構成。於一些具體實施例中，閘極介電層22是高介電常數介電層或與多層膜的組合。例如，閘極介電層22可以包含一層金屬氧化物，或一層由Hf、Al、Zr或其組合的矽酸鹽。其他合適的材料包含La、Mg、Ba、Ti、Pb、Zr等以金屬氧化物、金屬合金氧化物及其組合的形式構成的層。示例性的材料包含MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O5、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、Al、YSix及類似材料。
於一具體實施例中，閘極導體23可以由導電材料所製成，例如，已摻雜的多晶矽、氮化鉭、Ta、MoN，其他導電氮化物、鎢、其他金屬或其組合。例如，閘極導體23可以由Ta製成。
顯見地，與先前技術的垂直電流型態場效電晶體不同，在根據本發明之電晶體2(亦稱為水平電流型態場效電晶體)中，由半導體材料形成的柱體20係沿半導體基材的法向方向N延伸，並且形成源極區域的第一細長部份206與形成汲極區域的第二細長部份207係相對地排列於由半導體材料形成的柱體20內的前部與後部。藉由不同的偏壓，電流從形成源極區域的第一細長部份206流至形成汲極區域的第二細長部份207，或者，電流從形成汲極區域的第二細長部份207流至形成源極區域的第一細長部份206。
於一具體實施例中，由半導體材料形成的柱體20的基礎側面200可以是平面、凸面或凹面等。於圖3及圖4中，基礎側面200是平面。
於一具體實施例中，由半導體材料形成的柱體20的第一頂面202、閘極介電層22的第二頂面以及閘極導體23的第三頂面所組成的組合面可以呈現半橢圓形(如圖3所示)、半圓形、三角形、拇指形或梯形等形狀。
於實際應用中，根據本發明之電晶體2可以應用做為記憶體單元或邏輯單元。
請參閱圖5及圖6，圖5係根據本發明之一較佳具體實例之三維記憶體元件3的記憶體單元陣列之等效電路圖。更詳細地說，圖5係具有垂直閘極(vertical gate,VG)結構的三維NAND閃存記憶體元件的等效電路圖。圖6係根據本發明之較佳具體實例之三維記憶體元件3的外觀視圖。根據本發明之較佳具體實例之三維記憶體元件3主要係由複數個如圖3及圖4所示根據本發明之電晶體2所構成。
如圖5所示，根據本發明之三維記憶體元件3包含沿縱向方向L的複數個記憶體單元串420。複數個記憶體單元串420可以構成連接到複數個字元線(W0至Wn-1)的記憶體 單元區塊440。每個記憶體單元串420可以包含串選擇電晶體SGD、複數個記憶體單元(M0至Mn-1)以及接地選擇電晶體SGS。串選擇電晶體SGD、複數個記憶體單元(M0至Mn-1)以及接地選擇電晶體SGS可以透過位元線(B0至Bm-1)沿L方向做串聯設置。複數個字元線(W0至Wn-1)可以分別連接至複數個記憶體單元(M0至Mn-1)，從而控制各個記憶體單元(M0至Mn-1)。記憶體單元(M0至Mn-1)的數量可以根據三維記憶體元件3的容量來調整。
沿縱向方向L延伸的複數條位元線(B0至Bm-1)可以連接至第一列至第m列的記憶體單元串420的頂側，例如，連接至串選擇電晶體SGD的汲極。並且，共源極線CSL可以連接到記憶體單元串420的底側，例如，連接到接地選擇電晶體SGS的源極。於一些具體實施例中，每個記憶體單元串420可以包含複數個記憶體單元(例如，從4個記憶體單元到8192個記憶體單元)。上述記憶體單元的數量僅是示例性的，並不用於限制要求保護的範圍。
在記憶體單元串420的記憶體單元(M0至Mn-1)之間，沿法向方向N延伸的字元線可以共同連接到佈置在同一層中的記憶體單元的閘極電極(例如，佈置在標示M0之同一層中的記憶體單元)。根據字元線(W0至Wn-1)的驅動，資料可以被編程/讀入或從記憶體單元(M0至Mn-1)抹除。
串選擇電晶體SGD可以設置在位元線(例如，位元線B0)與每個記憶體單元串420中的最上面的記憶體單元M0之間。記憶體單元區塊440中的每個串選擇電晶體SGD可以藉由連接到接地選擇電晶體SGS的閘極的共源極線CSL控制位元線(B0至Bm-1)與記憶體單元(M0至Mn-1)之間的資料傳輸。
接地選擇電晶體SGS可以設置在最下面的記憶 體單元Mn-1與共源極線CSL之間。在記憶體單元區塊440中的每個接地選擇電晶體SGS可以藉由連接到接地選擇電晶體SGS的閘極的共源線CSL來控制共源極線CSL與記憶體單元(M0至Mn-1)之間的資料傳輸。
如圖6所示，根據本發明之較佳實施例之三維記憶體元件3包含複數層彼此隔離的記憶體單元層30以及複數條選擇閘極線導體32。複數層彼此隔離的記憶體單元層30係形成於半導體基材31上。半導體基材31定義法向方向N、縱向方向L以及橫向方向T。於圖6中，複數層彼此隔離的記憶體單元層30與複數層隔離絕緣層34係交替堆疊於半導體基材31上。
每一層記憶體單元層30定義複數個列300以及複數個行309。每一層記憶體單元層30包含複數條第一隔離帶301、複數條第二隔離帶302、複數個第一選擇電晶體303、複數個第二選擇電晶體304、複數個記憶體單元305、複數條位元線導體306以及複數條字元線導體307。複數條第一隔離帶301係沿半導體基材31的縱向方向L延伸。複數條第二隔離帶302係沿半導體基材31的縱向方向L延伸。該等第一隔離帶301以及該等第二隔離帶302係交替排列。
每一條第一隔離帶301具有個別的第一縱向邊緣3012以及個別的第二縱向邊緣3014。每一條第二隔離帶302具有個別的第三縱向邊緣3022以及個別的第四縱向邊緣3024。複數個凹陷366係形成於該等第一隔離帶301與該等第二隔離帶302之間，並且面向該等第二隔離帶302之該等第三縱向邊緣3022或該等第四縱向邊緣3024。特別地，位在每一條第一隔離帶301之一側之該等凹陷366與位在該條第一隔離帶301之另一側之該等凹陷366係交錯排列。每一個凹陷366對應該等列300中之一個列300與該等行309中之一個行309。
進一步，同樣如圖6所示，在每一層記憶體單元層30處，每一條第一隔離帶301之個別的第一縱向邊緣3012以及個別的第二縱向邊緣3014係分別被覆絕緣襯膜308。
複數個第一選擇電晶體303係排列於該等行309中至少兩個第一末端行309上。複數個第二選擇電晶體304係排列於該等行309中至少兩個第二末端行309上。複數個記憶體單元305係排列於該等第一選擇電晶體303與該等第二選擇電晶體304之間。每一個第一選擇電晶體303、每一個第二選擇電晶體304與每一個記憶體單元305對應該等凹陷366中之一個凹陷366，並且包含由半導體材料形成的柱體20。第一選擇電晶體303是串選擇電晶體SGD，並且第二選擇電晶體304是接地選擇電晶體SGS。
請再參閱圖3及圖4，每一個由半導體材料形成的柱體20係配合對應的凹陷366，並且沿半導體基材31的法向方向N延伸。每一個由半導體材料形成的柱體20具有個別的平行半導體基材31的法向方向N的基礎側面200、個別的與基礎側面200相對的錐形側面201、個別的垂直半導體基材31的法向方向N的第一頂面202、個別的與第一頂面202相對的底面203、個別的相鄰基礎側面200與錐形側面201的前側面204以及個別的與前側面204相對的後側面205。在每一個由半導體材料形成的柱體20中，個別的第一細長部份206夾在基礎側面200、前側面204、底面203以及第一頂面202之間係形成個別的源極區域。個別的第二細長部份207夾在基礎側面200、後側面205、底面203以及第一頂面202之間係形成個別的汲極區域。個別的板狀部份208位於基礎側面200上且位於第一細長部份206與第二細長部份207之間係形成個別的通道區域。該個由半導體材料形成的柱體20的其他部份係形成個別的本體區域。於圖6中，基礎側面200係凹面。
於一些具體實施例中，形成柱體20的半導體材料可以是多晶矽或單晶矽材料。形成源極區域的第一細長部份206與形成汲極區域的第二細長部份207可以摻雜n型態摻雜劑(例如，磷或砷)或p型態摻雜劑(例如，硼)。形成通道區域的板狀部份208可以摻雜與源極區域及汲極區域不同導電型態的摻雜劑。本體區域遠離通道區域、源極區域及的一部份可選擇地摻雜特定的摻雜劑。
請參閱圖7A、圖7B、圖8A及圖8B，圖7A係第一選擇電晶體303或第二選擇電晶體304的頂視圖。圖7B係第一選擇電晶體303或第二選擇電晶體304之一變形的頂視圖。圖8A係記憶體單元305的頂視圖。圖8B係記憶體單元305之一變形的頂視圖。
如圖7A所示，每一個第一選擇電晶體303以及每一個第二選擇電晶體304並且包含個別的被覆對應的由半導體材料形成的柱體20之基礎側面200的第一閘極氧化物薄膜222、個別的被覆第一閘極氧化物薄膜222之第二閘極氧化物薄膜224以及個別的被覆第二閘極氧化物薄膜224之選擇閘極導體26。如圖7B所示，每一個第一選擇電晶體303以及每一個第二選擇電晶體304之個別的第一閘極氧化物薄膜222以及個別的第二閘極氧化物薄膜224延伸至兩側。於圖7B中，第一閘極氧化物薄膜222以及第二閘極氧化物薄膜224不會影響第一選擇電晶體303或第二選擇電晶體304的功能，並且圖7B所示之結構易於製造。
如圖8A所示，每一個記憶體單元305並且包含個別的被覆對應的由半導體材料形成的柱體20之第二閘極氧化物薄膜224、個別的被覆第二閘極氧化物薄膜224之閘極介電多層膜226以及個別的被覆閘極介電多層膜226之記憶體閘極導體24。如圖8B所示，每一個記憶體單元305之個別的第二閘極氧化物薄膜224以及個別的閘極介電多層膜226 延伸至兩側。於圖8B中，第二閘極氧化物薄膜224以及閘極介電多層膜226不會影響記憶體單元305的功能，並且圖8B所示之結構易於製造。
每一條位元線導體306對應該等列300中之一個列300，並且連接沿著對應的列300排列之該等第一選擇電晶體303之該等柱體20、該等第二選擇電晶體304之該等柱體20以及該等記憶體單元305之該等柱體20。複數條字元線導體307係沿半導體基材31的法向方向N延伸。每一條字元線導體307連接該等彼此隔離的記憶體單元層30之該等記憶體單元305之該等垂直對齊的記憶體閘極導體24。複數條選擇閘極線導體32係沿半導體基材31的法向方向N延伸。每一條選擇閘極線導體32連接該等彼此隔離的記憶體單元層30之該等第一選擇電晶體303之該等垂直對齊的選擇閘極導體26或該等第二選擇電晶體304之該等垂直對齊的選擇閘極導體26。電流在位元線導體306內流動。因此，根據本發明之三維記憶體元件3具有沿水平方向流動的電流。每一條字元線導體307以及每一條選擇閘極線導體32係嵌入相鄰的第二隔離帶302。
於一具體實施例中，同樣地，每一個基礎側面200可以是平面、凸面或凹面等。於圖6中，基礎側面200是凹面。
於一具體實施例中，同樣地，於每一個記憶體單元305內，由半導體材料形成的柱體20的第一頂面202、第二閘極氧化物薄膜224的第二頂面、閘極介電多層膜226的第三頂面以及記憶體閘極導體24的第四頂面所組成的組合面可以呈現半橢圓形、半圓形、三角形、拇指形或梯形等形狀。
請參閱圖9，圖9係根據本發明之較佳具體實例之三維記憶體元件3之局部頂視圖。如圖9所示，兩個記憶 體單元305被以邊長為2F的粗黑線四邊形包圍，其中F表示製程特徵尺寸。藉粗黑線四邊形，記憶體單元層30的面積密度係藉由下列公式計算：
面積密度=2F×2F/2=2F2
同樣如圖9所示，一群記憶體單元305中之每一個記憶體單元305分別被粗黑線三角形包圍。記憶體單元305的間距可以調整，使得粗黑線三角形可以是邊長為2F的正三角形。藉由粗黑線正三角形，記憶體單元層30的面積密度係藉由下列公式計算：
Figure 109100187-A0101-12-0019-38
因此，理論上，每一層記憶體單元層30之每單元的面積密度係等於或小於製程特徵尺寸平方的兩倍。
請參閱圖10至圖29，該等圖式係示意地繪示由根據本發明之較佳具體實例之方法所製造如圖6所示的三維記憶體元件3。
請參閱圖10及圖11，圖10係由根據本發明之一較佳具體實例之方法所製造的三維記憶體元件3的半成品之一頂視圖。圖11係圖10中三維記憶體元件3之半成品沿C-C線的剖面視圖。如圖10及圖11所示，根據本發明之較佳實施例之製造三維記憶體元件3的方法，首先，係於半導體基材31上，形成複數層半導體層33以及複數層隔離絕緣層34。半導體基材31定義法向方向N、橫向方向T以及縱向方向L。該等半導體層33以及該等隔離絕緣層34係交替堆疊。複數層半導體層33定義複數層彼此隔離的作用層330。於圖10中，在最上層半導體層33上的蜿蜒狀虛線代表將形成的第一溝槽35的邊界。
請參閱圖12及圖13，圖12係由根據本發明之 較佳具體實例之方法所製造的三維記憶體元件3的半成品之另一頂視圖。圖13係圖12中三維記憶體元件3之半成品沿D-D線的剖面視圖。如圖12及圖13所示，接著，根據本發明之方法係形成複數條平行半導體基材31的縱向方向L之第一溝槽35。該等第一溝槽35穿透該等半導體層33以及該等隔離絕緣層34。每一條第一溝槽35具有個別的第一縱向側壁352、個別的第二縱向側壁354以及複數個向內突出的突出體356。位於第一縱向側壁352上之該等突出體356與位於第二縱向側壁354上之該等突出體356係交錯排列。
請參閱圖14及圖15，圖14係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件3的半成品之另一頂視圖。圖15係圖14中三維記憶體元件3之半成品沿E-E線的剖面視圖。如圖14及圖15所示，接著，根據本發明之方法係形成複數條第一隔離帶301。每一條第一隔離帶301係填充於該等第一溝槽35中之一條第一溝槽35，致使複數條堆疊帶332與該等第一隔離帶301係交替排列。該等堆疊帶332係由該等半導體層33與該等隔離絕緣層34所構成。每一條第一隔離帶301具有個別的第一縱向邊緣3012以及個別的第二縱向邊緣3014。
請參閱圖16及圖17，圖16係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件3的半成品之另一頂視圖。圖17係圖16中三維記憶體元件3之半成品沿F-F線的剖面視圖。如圖16及圖17所示，接著，根據本發明之方法係形成複數條平行縱向方向L之第二溝槽36。每一條第二溝槽36係形成於該等堆疊帶332中之一條堆疊帶332之一部份上，並且穿透該等半導體層33以及該等隔離絕緣層34。每一條第二溝槽36具有個別的第三縱向側壁362以及個別的第四縱向側壁364。針對先前該等堆疊帶332，該等半導體層33之複數個第一殘留部份333被保留。每一個第一殘留部份 333對應該等突出體356中之一個突出體356。
請參閱圖18及圖19，圖18係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件3的半成品之另一頂視圖。圖19係圖18中三維記憶體元件3之半成品沿G-G線的剖面視圖。如圖18及圖19所示，接著，根據本發明之方法係移除該等半導體層33之複數個第一殘留部份333。每一個第一殘留部份333對應該等突出體356中之一個突出體356，致使在每一層作用層330中，複數個凹陷366係形成於該等第三縱向側壁362以及該等第四縱向側壁364上。特別地，位在每一條第一隔離帶301之一側之該等凹陷366與位在該條第一隔離帶301之另一側之該等凹陷366係交錯排列。
進一步，如圖18及圖19所示，在每一層半導體層33處，每一條第一隔離帶301之個別的第一縱向邊緣3012以及第二縱向邊緣3014係分別被覆絕緣襯膜308。
於一具體實施例中，如圖19所示，在移除該等半導體層33之複數個第一殘留部份333之後，該等隔離絕緣層34之複數個第二殘留部份342形成複數個隔離結構。每一個隔離結構位於該等凹陷366中兩個垂直相鄰的凹陷366之間。
請參閱圖20及圖21，圖20係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件3的半成品之另一頂視圖。圖21係圖20中三維記憶體元件3之半成品沿H-H線的剖面視圖。如圖20及圖21所示，接著，根據本發明之方法係形成由半導體材料形成之複數個柱體20以及複數條位元線導體306。在每一層作用層330中，該等由半導體材料形成的柱體20係根據複數個列300以及複數個行309排列。每一個半導體材料形成的柱體20係配合複數個凹陷366中之 一個凹陷366。每一個半導體材料形成的柱體20具有個別的平行半導體基材31的法向方向N的基礎側面200、個別的與基礎側面200相對的錐形側面201、個別的垂直半導體基材31的法向方向N的第一頂面202、個別的與第一頂面202相對的底面203、個別的相鄰基礎側面200與錐形側面201的前側面204以及個別的與前側面204相對的後側面205。在每一個半導體材料形成的柱體20中，個別的第一細長部份206夾在基礎側面200、前側面204、底面203以及第一頂面202之間係形成個別的源極區域。個別的第二細長部份207夾在基礎側面200、後側面205、底面203以及第一頂面202之間係形成個別的汲極區域。個別的板狀部份208位於基礎側面200上且位於第一細長部份206與第二細長部份207之間係形成個別的通道區域。並且該個半導體材料形成的柱體20的其他部份係形成個別的本體區域。每一條位元線導體306對應該等列300中之一個列300，並且連接沿著對應的列300排列之該等柱體20。
於一些具體實施例中，形成柱體20的半導體材料可以是多晶矽或單晶矽材料。形成源極區域的第一細長部份206與形成汲極區域的第二細長部份207可以摻雜n型態摻雜劑(例如，磷或砷)或p型態摻雜劑(例如，硼)。形成通道區域的板狀部份208可以摻雜與源極區域及汲極區域不同導電型態的摻雜劑。本體區域遠離通道區域、源極區域及汲極區域的一部份可選擇地摻雜特定的摻雜劑。
於一具體實施例中，為了易於製造，形成柱體20的半導體材料也可以被覆於該等隔離絕緣層34之複數個第二殘留部份342上。
請參閱圖22及圖23，圖22係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件3的半成品之另一頂視圖。圖23係圖22中三維記憶體元件3之半成品沿 I-I線的剖面視圖。如圖22及圖23所示，接著，根據本發明之方法係形成複數個第一閘極氧化物薄膜222。每一個第一閘極氧化物薄膜222係被覆排列於該等行309中至少兩個第一末端行309以及至少兩個第二末端行309上之該等柱體20中一個柱體20的基礎側面200。
同樣如圖22及圖23所示，接著，根據本發明之方法係形成複數個第二閘極氧化物薄膜224。每一個第二閘極氧化物薄膜224係被覆排列於該等行309中介於至少兩個第一末端行309與至少兩個第二末端行309之間之該等行309上之該等柱體20中一個柱體20的基礎側面200或被覆該等第一閘極氧化物薄膜222中之一個第一閘極氧化物薄膜222。
同樣如圖22及圖23所示，接著，根據本發明之方法係形成複數個閘極介電多層膜226。每一個閘極介電多層膜226係被覆排列於該等行309中介於至少兩個第一末端行309與至少兩個第二末端行309之間之該等行309上之該等柱體20中一個柱體20之的第二閘極氧化物薄膜224。第二閘極氧化物薄膜224係被覆該個柱體20的基礎側面200。
於一具體實施例中，為了易於製造，第一閘極氧化物薄膜222、第二閘極氧化物薄膜224及閘極介電多層膜226也可以被覆於被覆第二殘留部份342之形成柱體20的半導體材料上。請參閱圖24及圖25，圖24係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件3的半成品之另一頂視圖。圖25係圖24中三維記憶體元件3之半成品沿J-J線的剖面視圖。如圖24及圖25所示，接著，根據本發明之方法係形成複數個導體層37。每一個導體層37係被覆該等第二溝槽36中之一個第二溝槽36的第三縱向側壁362或第四縱向側壁364。
請參閱圖26及圖27，圖26係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件3的半成品之另一頂視圖。圖27係圖26中三維記憶體元件3之半成品沿K-K線的剖面視圖。如圖26及圖27所示，接著，根據本發明之方法係對該等導體層37進行部份蝕刻，以形成複數個記憶體閘極導體24、複數個字元線導體307、複數個選擇閘極導體26以及複數個選擇閘極線導體32。每一個選擇閘極導體26被覆該等第二閘極氧化物薄膜224中之一個第二閘極氧化物薄膜224。每一個記憶體閘極導體24被覆該等閘極介電多層膜226中之一個閘極介電多層膜226。每一個字元線導體307係沿半導體基材31的法向方向N延伸，並且連接在所有該等作用層330上排列於該等行309中介於至少兩個第一末端行309與至少兩個第二末端行309之間之該等行309上之該等垂直對齊的記憶體閘極導體24。每一條選擇閘極線導體32係沿半導體基材31的法向方向N延伸，並且連接在所有該等作用層330上排列於至少兩個第一末端行309以及至少兩個第二末端行309上之該等垂直對齊的選擇閘極導體26。
請參閱圖28及圖29，圖28係由根據本發明之較佳具體實例之方法所製造的三維記憶體元件3的半成品之另一頂視圖。圖29係圖28中三維記憶體元件3之半成品沿L-L線的剖面視圖。如圖28及圖29所示，最後，根據本發明之方法係形成複數條第二隔離帶302。每一條第二隔離帶302係填充於該等第二溝槽36中之一條第二溝槽36。每一條第二隔離帶302具有個別的第三縱向邊緣3022以及個別的第四縱向邊緣3024。每一個記憶體閘極導體24、每一個字元線導體307、每一個選擇閘極導體26以及每一個選擇閘極線導體32面向該等第二隔離帶302中之一條第二隔離帶302的第三縱向邊緣3022或第四縱向邊緣3024。最後，鈍化層(未繪示於圖28、圖29)係形成以被覆圖28、圖29所示三維記憶體元件3的結構，進而保護根據本發明之三維記憶體元件3的結構。
請參閱圖30、圖31及圖32，並請再參閱圖28。圖30係根據本發明之較佳具體實例之三維記憶體元件3之一變形的局部頂視圖。圖31係根據本發明之較佳具體實例之三維記憶體元件3之另一變形的局部頂視圖。圖32係根據本發明之較佳具體實例之三維記憶體元件3之另一變形的局部頂視圖。
如圖28、圖30、圖31及圖32所示，該等圖中虛線箭頭代表排列在每一條第一隔離帶301的第一縱向邊緣3012上的記憶體單元305(或第一選擇電晶體303，或第二選擇電晶體304)映射排列在該條第一隔離帶301的第二縱向邊緣3014上的記憶體單元305(或第一選擇電晶體303，或第二選擇電晶體304)的方向。圖28、圖30、圖31及圖32中所示相鄰第一隔離帶301上標示的虛線箭頭方向各有不同的組合，也就是說根據本發明之較佳具體實例之三維記憶體元件3排列在相鄰第一隔離帶301的第一縱向邊緣3012、第二縱向邊緣3014上的記憶體單元305(或第一選擇電晶體303，或第二選擇電晶體304)其對稱性有如圖28、圖30、圖31及圖32中所示的組合。圖30、圖31及圖32中所示的三維記憶體元件3同樣具有圖28所示的三維記憶體元件的所有結構特徵。圖30、圖31及圖32中具有與圖28相同號碼標記之組件與結構，有相同或類似的結構以及功能，在此不多做贅述。
藉由以上對本發明之詳述，可以清楚了解在根據本發明之水平電流型態場效電晶體中，由半導體材料形成的柱體係沿半導體基材的法向方向延伸，並且形成源極區域的第一細長部份與形成汲極區域的第二細長部份係相對地排列於由半導體材料形成的柱體內的前部與後部。並且，由複數個根據本發明之水平電流型態扇形場效電晶體所構成的三維記憶體元件可以提升其單元密度，並且具有沿水平方向流動的電流。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之面向加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的面向內。因此，本發明所申請之專利範圍的面向應該根據上述的說明作最寬廣的解釋，以致使其涵蓋所有可能的改變以及具相等性的安排。
20‧‧‧柱體
200‧‧‧基礎側面
222‧‧‧第一閘極氧化物薄膜
224‧‧‧第二閘極氧化物薄膜
226‧‧‧閘極介電多層膜
24‧‧‧記憶體閘極導體
26‧‧‧選擇閘極導體
3‧‧‧三維記憶體元件
30‧‧‧記憶體單元層
300‧‧‧列
301‧‧‧第一隔離帶
3012‧‧‧第一縱向邊緣
3014‧‧‧第二縱向邊緣
302‧‧‧第二隔離帶
3022‧‧‧第三縱向邊緣
3024‧‧‧第四縱向邊緣
303‧‧‧第一選擇電晶體
304‧‧‧第二選擇電晶體
305‧‧‧記憶體單元
306‧‧‧位元線導體
307‧‧‧字元線導體
308‧‧‧絕緣襯膜
309‧‧‧行
31‧‧‧半導體基材
32‧‧‧選擇閘極線導體
34‧‧‧隔離絕緣層
366‧‧‧凹陷
N‧‧‧法向方向
L‧‧‧縱向方向
T‧‧‧橫向方向

Claims (11)

  1. 一種電晶體，包含：
    一由一半導體材料形成之柱體，該柱體係沿一半導體基材之一法向方向延伸，該柱體具有一平行該法向方向之基礎側面、一與該基礎側面相對之錐形側面、一垂直該法向方向之第一頂面、一與該第一頂面相對之底面、一相鄰該基礎側面與該錐形側面之前側面以及一與該前側面相對之後側面，於該柱體中，一第一細長部份夾在該基礎側面、該前側面、該底面以及該第一頂面之間係形成一源極區域，一第二細長部份夾在該基礎側面、該後側面、該底面以及該第一頂面之間係形成一汲極區域，一板狀部份位於該基礎側面上且位於該第一細長部份與該第二細長部份之間係形成一通道區域，該柱體之一其他部份係形成一本體區域；
    一閘極介電層，係形成以被覆該柱體之該基礎側面；以及
    一閘極導體，係形成以被覆該閘極介電層。
  2. 如請求項1所述之電晶體，其中該基礎側面係一平面、一凸面或一凹面。
  3. 如請求項2所述之電晶體，其中由該柱體之該第一頂面、該閘極介電層之一第二頂面以及該閘極導體之一第三頂面所組成之一組合面呈現選自由一半橢圓形、一半圓形、一三角形、一拇指形以及一梯形所組成之群組中之其一。
  4. 一種三維記憶體元件，包含：
    複數層彼此隔離的記憶體單元層，係形成於一半導體基材上，該半導體基材定義一法向方向以及一縱向方向，每一層記憶體單元層定義複數個列以及複數個行，並且包含：
    複數條第一隔離帶，係沿該縱向方向延伸；
    複數條第二隔離帶，係沿該縱向方向延伸，該等第一隔離帶以及該等第二隔離帶係交替排列，每一條第一隔離帶具有一個別的第一縱向邊緣以及一個別的第二縱向邊緣，每一條第二隔離帶具有一個別的第三縱向邊緣以及一個別的第四縱向邊緣，其中複數個凹陷係形成於該等第一隔離帶與該等第二隔離帶之間並且面向該等第二隔離帶之該等第三縱向邊緣或該等第四縱向邊緣，位在每一條第一隔離帶之一側之該等凹陷與位在該條第一隔離帶之另一側之該等凹陷係交錯排列，每一個凹陷對應該等列中之一個列與該等行中之一個行；
    複數個第一選擇電晶體，係排列於該等行中至少兩個第一末端行上；
    複數個第二選擇電晶體，係排列於該等行中至少兩個第二末端行上；
    複數個記憶體單元，係排列於該等第一選擇電晶體與該等第二選擇電晶體之間，每一個第一選擇電晶體、每一個第二選擇電晶體與每一個記憶體單元對應該等凹陷中之一個凹陷並且包含一由一半導體材料形成之柱體，每一個柱體係配合該對應的凹陷且沿該法向方向延伸，每一個柱體具有一個別的平行該法向方向之基礎側面、一個別的與該 基礎側面相對之錐形側面、一個別的垂直該法向方向之第一頂面、一個別的與該第一頂面相對之底面、一個別的相鄰該基礎側面與該錐形側面之前側面以及一個別的與該前側面相對之後側面，在每一個柱體中，一個別的第一細長部份夾在該基礎側面、該前側面、該底面以及該第一頂面之間係形成一個別的源極區域，一個別的第二細長部份夾在該基礎側面、該後側面、該底面以及該第一頂面之間係形成一個別的汲極區域，一個別的板狀部份位於該基礎側面上且位於該第一細長部份與該第二細長部份之間係形成一個別的通道區域，該個柱體之一其他部份係形成一個別的本體區域，每一個第一選擇電晶體以及每一個第二選擇電晶體並且包含一個別的被覆該對應的柱體之該基礎側面之第一閘極氧化物薄膜、一個別的被覆該第一閘極氧化物薄膜之第二閘極氧化物薄膜以及一個別的被覆該第二閘極氧化物薄膜之選擇閘極導體，每一個記憶體單元並且包含該個別的被覆該對應的柱體之第二閘極氧化物薄膜、一個別的被覆該第二閘極氧化物薄膜之閘極介電多層膜以及一個別的被覆該閘極介電多層膜之記憶體閘極導體，每一條字元線導體以及每一條選擇閘極線導體係嵌入該相鄰的第二隔離帶；
    複數條位元線導體，每一條位元線導體對應該等列中之一個列並且連接沿著該對應的列排列之該等第一選擇電晶體之該等柱體、該等第二選擇電晶體之該等柱體以及該等記憶體單元之該等柱體；以及複數條字元線導體，係沿該法向方向延伸，每一條字元線導體連接該等彼此隔離的記憶體單元層之該等記憶體單元之該等記憶體閘極導體，其中每一條字元線導體所連接之該等記憶體閘極導體係垂直對齊的；以及複數條選擇閘極線導體，係沿該法向方向延伸，每一條選擇閘極線導體連接該等彼此隔離的記憶體單元層之該等第一選擇電晶體之該等選擇閘極導體或該等第二選擇電晶體之該等選擇閘極導體，其中每一條選擇閘極線導體所連接該等選擇閘極導體係垂直對齊的。
  5. 如請求項4所述之三維記憶體元件，其中每一個基礎側面係一平面、一凸面或一凹面。
  6. 如請求項5所述之三維記憶體元件，其中於每一個記憶體單元中，由該柱體之該第一頂面、該第二閘極氧化物薄膜之一第二頂面、該閘極介電多層膜之一第三頂面以及該記憶體閘極導體之一第四頂面所組成之一組合面呈現選自由一半橢圓形、一半圓形、一三角形、一拇指形以及一梯形所組成之群組中之其一。
  7. 如請求項6所述之三維記憶體元件，其中每一層記憶體單元層具有一每單元之面積密度，該每單元之面積密度係等於或小於一製程特徵尺寸平方的兩倍。
  8. 一種製造一三維記憶體元件之方法，包含下列步驟：於一半導體基材上，形成複數層半導體層以及複數層隔離絕緣層，該半導體基材定義一法向方向以及一縱向方向，其中該等半導體層以及該等隔離絕緣層係交替堆疊，該複數層半導體層定義複數層彼此隔離的作用層；
    形成複數條平行該縱向方向之第一溝槽，該等第一溝槽穿透該等半導體層以及該等隔離絕緣層，其中每一條第一溝槽具有一個別的第一縱向側壁、一個別的第二縱向側壁以及複數個向內突出的突出體，位於該第一縱向側壁上之該等突出體與位於該第二縱向側壁上之該等突出體係交錯排列；
    形成複數條第一隔離帶，每一條第一隔離帶係填充於該等第一溝槽中之一條第一溝槽，致使複數條堆疊帶與該等第一隔離帶係交替排列，該等堆疊帶係由該等半導體層與該等隔離絕緣層所構成；
    形成複數條平行該縱向方向之第二溝槽，其中每一條第二溝槽係形成於該等堆疊帶中之一條堆疊帶之一部份上且穿透該等半導體層以及該等隔離絕緣層，每一條第二溝槽具有一個別的第三縱向側壁以及一個別的第四縱向側壁；
    移除該等半導體層之複數個第一殘留部份，每一個第一殘留部份對應該等突出體中之一個突出體，致使在每一層作用層中，複數個凹陷係形成於該第三縱向側壁以及該第四縱向側壁上，位在每一條第一隔離帶之一側之該等凹陷與位在該條第一隔離帶之另一側之該等凹陷係交錯排列；
    形成由一半導體材料形成之複數個柱體以及複數條位元線導體，其中在每一層作用層中，該等柱體係根據複數個列以及複數個行排列，每一個柱體係配合該複數個凹陷中之一個凹陷，每一個柱體具有一個別的平行該法向方向之 基礎側面、一個別的與該基礎側面相對之錐形側面、一個別的垂直該法向方向之第一頂面、一個別的與該第一頂面相對之底面、一個別的相鄰該基礎側面與該錐形側面之前側面以及一個別的與該前側面相對之後側面，在每一個柱體中，一個別的第一細長部份夾在該基礎側面、該前側面、該底面以及該第一頂面之間係形成一個別的源極區域，一個別的第二細長部份夾在該基礎側面、該後側面、該底面以及該第一頂面之間係形成一個別的汲極區域，一個別的板狀部份位於該基礎側面上且位於該第一細長部份與該第二細長部份之間係形成一個別的通道區域，以及該個柱體之一其他部份係形成一個別的本體區域，每一條位元線導體對應該等列中之一個列並且連接沿著該對應的列排列之該等柱體；
    形成複數個第一閘極氧化物薄膜，每一個第一閘極氧化物薄膜係被覆排列於該等行中至少兩個第一末端行以及至少兩個第二末端行上之該等柱體中一個柱體之該基礎側面；
    形成複數個第二閘極氧化物薄膜，每一個第二閘極氧化物薄膜係被覆排列於該等行中介於該至少兩個第一末端行與該至少兩個第二末端行之間之該等行上之該等柱體中一個柱體之該基礎側面或被覆該等第一閘極氧化物薄膜中之一個第一閘極氧化物薄膜；
    形成複數個閘極介電多層膜，每一個閘極介電多層膜係被覆排列於該等行中介於該至少兩個第一末端行與該至少兩個第二末端行之間之該等行上之該等柱體中一個柱體之該第二閘極氧化物薄膜，該第二閘極氧化物薄膜係被覆該個柱體之該基礎側面；形成複數個導體層，每一個導體層係被覆該等第二溝槽中之一個第二溝槽之該第三縱向側壁或該第四縱向側壁；對該等導體層進行部份蝕刻，以形成複數個記憶體閘極導體、複數個字元線導體、複數個選擇閘極導體以及複數個選擇閘極線導體，其中每一個選擇閘極導體被覆該等第二閘極氧化物薄膜中之一個第二閘極氧化物薄膜，每一個記憶體閘極導體被覆該等閘極介電多層膜中之一個閘極介電多層膜，每一個字元線導體係沿該法向方向延伸並且連接在所有該等作用層上排列於該等行中介於該至少兩個第一末端行與該至少兩個第二末端行之間之該等行上之該等記憶體閘極導體，每一個字元線導體所連接之該等記憶體閘極導體係垂直對齊的，每一條選擇閘極線導體係沿該法向方向延伸並且連接在所有該等作用層上排列於該至少兩個第一末端行以及該至少兩個第二末端行上之該等選擇閘極導體，每一條選擇閘極線導體所連接之該等選擇閘極導體係垂直對齊的；以及形成複數條第二隔離帶，每一條第二隔離帶係填充於該等第二溝槽中之一條第二溝槽。
  9. 如請求項8所述之方法，其中於移除該等半導體層之該複數個第一殘留部份步驟中，該等隔離絕緣層之複數個第二殘留部份形成複數個隔離結構，每一個隔離結構位於該等凹陷中兩個垂直相鄰的凹陷之間。
  10. 如請求項9所述之方法，其中每一個基礎側面係一平面、一凸面或一凹面。
  11. 如請求項10所述之方法，其中由排列於該等行中介於該至少兩個第一末端行與該至少兩個第二末端行之間之該等行上之該等柱體中一個柱體之該第一頂面、該第二閘極氧化物薄膜之一第二頂面、該閘極介電多層膜之一第三頂面以及該記憶體閘極導體之一第四頂面所組成之一組合面呈現選自由一半橢圓形、一半圓形、一三角形、一拇指形以及一梯形所組成之群組中之其一。
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