JPH0214582A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に１ビツトが１個の
トランジスタで構成される電気的に書換え可能な読出専
用半導体記憶装置の構造に関するものである。

［従来の技術］ 半導体記憶装置の１つとして、記憶情報を電気的に書換
え可能な読出専用メモリ（ＥｌｅｃｔｒｉｃａｌＬｙ　
　Ｅｒａｓａｂｌｅ　　ａｎｄ　　Ｐｒｏｇｒａｍｍａ
ｂｌｅ　　Ｒｅａｄ　　０ｎｌｙ　　Ｍｅｍｏ　ｒ　ｙ
　；以下ＥＥＰＲＯＭと称す）がある。

従来のＥＥＰＲＯＭとしては、たとえば特公昭６２−４
１４３１号公報に示されているものかある。

近年、半導体記憶装置においては、記憶容量の増大化お
よび素子構造の微細化などの要求から高集積化に対する
技術開発が盛んに行なわれている。

ところが、この従来のＥＥＰＲＯＭは、単位情報を３己
憶するための基本セルが２個のトランジスタで構成され
ている。したがって、装置の高集積化を図ろうとすれば
、それに伴ってチップ面積の増加が大きいという問題が
あった。この点を改良するために、基本セルを１個のト
ランジスタで構成し、電気的に一括消去することができ
る、いわゆるフラッシュＥＥＰＲＯＭが提案された。た
とえば、第７Ａ図ないし第７Ｃ図は、ＩＥＥＥ　　Ｊ。

５ｏｌｉｄ−Ｓｔａｔｅ　　Ｃ１ｒｃｕｉｔ　　Ｖ。

１．５Ｃ−２２Ｎｏ、５．１９８７に示されている従来
の１トランジスタ型フラッシュＥＥＰＲＯＭの構造を示
している。第７Ａ図はその平面図を示しており、第７Ｂ
図および第７Ｃ図は、その平面図中に示された切断線Ｂ
−Ｂおよび切断線Ｃ−Ｃに沿った方向から見た断面図で
ある。以下、これらの図を用いて従来のフラッシュ型Ｅ
ＥＰＲＯＭのメモリセルの構造について説明する。

フラッシュＥＥＰＲＯＭの単位メモリセルは、記憶保持
用トランジスタとメモリセル選択用トランジスタとが直
列に接続されて構成されている。

まず、半導体基板３１の表面上に薄いゲート酸化膜４１
を介して浮遊ゲート３２が形成されている。

さらに、半導体基板３１の表面上には相対的に厚いゲー
ト酸化膜４２を介して制御ゲート３３が？ｆ−遊ゲート
３２と並んで形成されている。制御ゲート３３は、その
一部か両ゲート間の層間絶縁膜４３を介して浮遊ゲート
３２の表面上に乗り上げた構造を有している。また、半
導体基板３１の表面には、浮遊ゲート３２および制御ゲ
ート３３をその両側から挾み込むような位置関係で不純
物拡散領域のソース領域３４およびドレイン領域３５が
形成されている。ドレイ領域３５にはコンタクトホール
３７を介してアルミ配線が接続され、このアルミ配線が
ビット線３６を構成する。半導体基板３１表面上は素子
の絶縁用の層間絶縁膜３８て覆われている。

このように、フラッシュＥＥＦＲＯＭのメモリセルは、
ソース領域３４、ドレイン領域３５および浮遊ゲート３
２、制御ゲート３３によってゲートか構成された１個の
トランジスタ構造で形成されている。なお、このような
トランジスタ１１カ造は、フィールド酸化膜３９によっ
て各々隣接するメモノテルと絶縁分離されている。さら
に、フィールド酸化膜３つの下部領域にはチャネルスト
ッパ領域４０が形成されている。

［、゛そ明か解決しようとする課題］ ところが、このような構造のフラッシュＥＥＦＲＯＭに
対してもさらに高集積化を図るための方法か考えられた
。それは、メモリセルを１１カ成するトランジスタのゲ
ート構造を微細化することである。たとえば、トランジ
スタのゲート長を微細化し、短チヤネルトランジスタ構
造とすること、あるいは浮遊イー１［極や制御ゲート電
極のゲート幅を微細化し、セル面積を減少させることな
どの方法である。

ところが、これらの方法に対しては、 （ａ）　　トランジスタのゲート長の微細化は、このト
ランジスタの製造プロセスに用いられるフォトリソグラ
フィ手法の寸法制御によって限界か制限される。すなわ
ち、フォトリソグラフィ手法の寸法制御は、マスク合わ
せ誤差などを含んでおり、所望の寸法の微細化を進める
には限界かある。

（ｂ）　　トランジスタの／Ｖ遊ゲートと制御ゲートの
重なり領域は、容量を構成し、この容量部かメモリへの
記憶情報の書込特性を規定する要因となる。したがって
、このメモリへの書込特性上の要求から、浮遊ゲートと
制御ゲートの重なり領域の面積の減少は制限される。す
なわち、浮遊ゲートと制御ゲートの重なり領域の面積の
減少は、この両ゲート間に構成される容量を小さくし、
さらに、これによってｔ？遊ゲートと基板との間に形成
される容量の相対的比率を上昇させる。そして、このこ
とが制御ゲートと基板間に印加されるプログラム電圧の
うち、浮遊ゲートに記憶情報となる電荷を蓄積するため
に必要とされる浮遊ゲートと基板間に分配される電位を
減少させる。これによって、浮遊ゲートへの電荷の蓄債
が十分に行なわれなかったり、書込時間が遅くなったり
して、記憶情報の書込特性を劣化させる。

などの問題があり、容品にフラッシュＥＥＰＲＯＭの高
集積化を達成することかできなかった。

したがって、本発明は上記のような問題を解消するため
になされたもので、記憶情報の書込み、あるいは消去の
動作特性を損なうことなく高集積化および高速動作を実
現することができる半導体記憶装置を提供することを目
的とする。

［課題を解決するための手段］ 本発明による半導体記憶装置は、半導体基板中に間を隔
てて形成された２つの不純物拡散層と、この不純物拡散
層の間に位置する半導体基板上に形成された第１導体層
と、不純物拡散層の間に位置する゛Ｉ６導体基板上に形
成され、その一部か絶縁膜を介して第１導体層上に乗り
上げた構造の第２導体層とを含んでおり、この不純物拡
散層と第１導体層とが記憶保持用能動素子を構成し、さ
らに不純物拡散層と第２導体層とがメモリセル選択用能
動素子を構成している。さらに、記憶保持用能動素子と
メモリセル選択用能動素子とが単位記憶回路を構成して
いる。そして、半導体基板表面には’／Ｍが形成され、
この溝の側壁面に記憶保持用能動素子とメモリセル選択
用能動素子とが形成されている。

さらに、他の発明においては、半導体基板表面には同様
に溝が形成されており、半導体記憶装置の第１導体層の
一部とこの第１導体層の上に乗り上げた第２導体層の一
部とが溝の内部に延びて形成されている。

［作用］ 半導体基板表面に形成された溝の側壁面に、半導体記憶
装置の記憶保持用能動素子とメモリセル選択用能動素子
とを形成すると、半導体基板の主面に対してほぼ垂直に
位置する溝の側壁面が素子の積層構造の基弗平面となる
。したがって、この基＄平面に対して直交する方向に積
層される各層の厚さの１１法精度は、フォトリソグラフ
ィ手法などを用いたバターニング手法の精度によって規
定される。また、逆に基■平面に対して平行な各層の長
さや幅の寸法精度は、半導体基板の主面直角方向に対す
る薄膜堆積技術によって規定される。

一般に、薄膜堆積技術の膜厚制御の精度は、フォトリソ
グラフィ手法などのパターニング技術の寸法精度に比べ
て格段に精度か良い。したがって、この膜厚制御技術を
用いて短チャネルの単位記憶回路を形成することができ
る。

さらに、記憶保持用能動素子とメモリセル選択用能動素
子とは、通常、積層方向の厚みが各層の平面方向の幅や
長さに比べて小さく構成されているので、溝の側壁面に
形成することによって、半導体基板の主面方向の面積は
両能動素子の積層方向の厚みによって支配されることに
なり、その面積は縮小される。

また、さらに他の発明のように、第１導体層と第２導体
層の一部を溝内部に延長して形成した場合には、この第
１導体層と第２導体層の延長部分の長さを調整すること
によって両導体層間に形成される容量の値を所望の設計
値に調整することができる。このために、延長部分を長
くとる必要がある場合においても、溝の深さで調整する
ことにより半導体基板の主面上の占有面積を増加させる
ことなく、さらには縮小することが可能となる。

［実施例］ 以下、本発明の一実施例を図を用いて詳１１１に説明す
る。

まず、第１Ａ図、第１Ｂ図は、第１の発明の一実施例の
フラッシュＥＥＰＲＯＭの素子（１１４造を示す平面図
およびその平面図中の切断線Ｂ−Ｂ方向から見た断面図
である。これらの図を参照して、半導体基板１は、ｎ＋
型シリコン結晶層１ａの表面上にｐ型のシリコン層１ｂ
をエピタキシャル成長させて形成されたｐｎ接合構造を
有している。

半導体基板１表面には幅および深さが数μｍオーダの溝
１４か形成されている。溝１４の両側壁面上には２個の
メモリセルトランジスタが形成されている。すなわち、
溝１４の側壁面には、ゲート酸化膜１１．１２を介して
各々浮遊ゲート２と制御イーｈ　３とが溝１４の側壁面
に対して積層した関係で形成されている。さらに、制御
ゲート３は、その一部か層間絶縁膜１３を介して浮遊ゲ
ート２上に乗り上げた構造を有している。側壁面の上端
部には、その端部が浮遊ゲート２の上端部とほぼ一致す
るような位置関係でドレイン領域５が形成されている。

さらに、ドレイ領域５の側壁表面上にはビット線６が接
触して配線されている。−方、半導体基板１のｎ＋型シ
リコン結晶層１ａはメモリセルトランジスタのソース領
域４を構成する。さらに、溝１４の底部および溝１４の
両側の凸部の表面には素子分離用のフィールド酸化膜９
が形成されている。そして、半導体基板１の凸部に形成
されたフィールド酸化膜９の下部領域には、チャネルス
トッパ領域１０が形成されている。そして、これらの素
子構造の表面上には保護絶縁膜８が堆積されている。

このように、半導体基板１表面に形成されたＦｊ１４の
画側壁面を利用してフラッシュＥＥＰＲＯＭのメモリセ
ルを対称的に形成することができる。

次に、上記のフラッシュＥ　Ｅ　Ｐ　ＲＯＭの製造プロ
セスを第２Ａ図ないし第２Ｅ図を用いて説明する。

まず、第２Ａ図に示すように、ｎ＋型シリコン結晶ＪＷ
１ａ表面上にｐ型シリコン層１ｂをエピタキシャル成長
させてｐｎ接合を有する半導体基板１を形成する。そし
て、この半導体基板１表面をエツチングしてｎ＋型シリ
コン結晶層１ａ表面に達する溝１４を形成する。その後
、溝１４の底部と半導体基板１の凸部表面とに素子分離
用のフィールド酸化膜９を形成する。さらに、半導体基
板１の凸部表面のフィールド酸化膜９直下領域にはチャ
ネルストッパ領域１０を形成する。

次に、第２Ｂ図に示すように、溝１４の側壁を酸化して
酸化膜を形成した後、その内部にドープトポリシリコン
を充填する。そして、この酸化膜とドープトポリシリコ
ン層を溝１４の所定の深さまでエツチング除去する。こ
の工程によってメモリセル選択用トランジスタのゲート
酸化膜１２と、将来的に制御ゲートを構成するポリシリ
コン層３ａが形成される。

さらに、第２Ｃ図に示すように、溝１４の内部を酸化処
理し、ポリシリコン層３ａと溝１４の側壁上に酸化膜を
形成する。１ｇ　１４の側壁に形成された薄い酸化膜は
記憶保持用トランジスタのゲート酸化膜１１を構成する
。さらに、溝内部にドープトポリシリコン膜を堆積し、
これを異方性エツチングすることによって溝１４の側壁
部に額縁状のポリシリコン層２を形成する。このポリシ
リコン層２が浮遊ゲート２を構成する。さらにこの浮遊
ゲート２の表面上に酸化膜１３を形成する。この酸化膜
１３は浮遊ゲート２と制御ゲート３との間の層間絶縁膜
１３を構成する。さらに、その表面上にドープトポリシ
リコン薄膜を堆積し、これを異方性エツチングを用いて
除去することにより、層間絶縁膜１３の表面上にさらに
額縁状のポリシリコン層３ｂを形成する。そして、この
ポリシリコン層３ｂをマスクとして、溝１４の底部に形
成されたポリシリコン層３ａの表面上の酸化膜をエツチ
ングし、ポリシリコン層３ａの溝１４内部の表面領域を
露出させる。

さらに、第２Ｄ図に示すように、再度溝１４の内部にド
ープトポリシリコンを堆積し、さらに異方性エツチング
することによって浮遊ゲート２の上部に層間絶縁膜１３
を介してその一部が乗り上げた構造を有する制御ゲート
３が形成される。また、このとき同時に制御ゲート３の
底部を構成していたポリシリコン層３ａの中央領域が溝
１４の底部に形成されたフィールド酸化膜９に達するま
で除去される。これによって、溝１４の両側壁面に形成
されるトランジスタが完全に分離されたことになる。ま
た、この工程においては、溝１４の上部側壁面に堆積し
たドープトポリシリコン層６ａから不純物が拡散されて
、その側壁にドレイン領域らが形成される。

さらに、第２Ｅ図に示すように、溝１４の内部に絶縁物
を堆積した後、ドープトポリシリコン層を堆積してビッ
ト線６を形成する。なお、ビット線材料としてはポリサ
イドあるいは金属層などを用いてもよい。

以上のような工程によって溝１４の内部にメモリセルト
ランジスタか並列して形成される。

このように、半導体基板１表面に形成した溝１４の側壁
面を利用してＥＥＦＲＯＭのメモリトランジスタを形成
した場合には、浮遊ゲート２や制御ゲート３のゲート長
はこの両ゲートを構成するポリシリコン層の堆積プロセ
スにおける膜厚制御（＝よってその長さを規定すること
ができる。したかって、膜厚制御技術の高精度を浮遊ゲ
ート２や制御ゲート３のゲート長方向の製造プロセスに
取込むことにより微細構造の短チヤネルトランジスタ構
造を実現することができる。さらに、トランジスタの素
子構造の寸法が小さい積層方向を半導体基板の主甲面方
向に並ぶようにメモリセルトランジスタを形成すること
ができるので、半導体基板表面の占有面積を縮小するこ
とかできる。これによって、半導体記憶装置の高集積化
を達成することかできる。

なお、上記実施例においては、半導体基板としてｎ＋型
ンリコン結晶層上にｐ型シリコン層をエピタキシャル成
長させてｐｎ接合を形成したホモ・エピタキシャル基板
を用いた場合について説明したが、これに限定されるこ
となく、例えばｐｎ接合を形成したヘテロエピタキシャ
ル基板なとを用いても構わない。そして、このようなｐ
ｎ接合を含むエピタキシャル基板を用いることによって
、基板表面に形成される複数の溝の深さを均一に精度よ
く形成することができる。

次に、他の発明の一実施例のフラッシュＥＥＰＲＯＭの
構造について第３Ａ図ないし第３Ｄ図を用いて説明する
。本発明は、上記第１の発明のフラッシュＥ　Ｅ　Ｐ　
ＲＯＭに対して、半導体基板１表面に形成した溝の内部
にフラッシュＥＥＰＲＯＭのメモリセルトランジスタの
ゲート電極の一部を折曲げるような形状で作り込んだも
のである。

第３Ａ図は、そのＥＥＦＲＯＭのメモリセルの一＋２而
図を示しており、第３Ｂ図、第３Ｃ図および第３Ｄ図は
、各々第３Ａ図中に示した切断線Ｂ−Ｂ１切断線Ｃ−Ｃ
および切断線Ｄ−Ｄに沿った方向からの断面（１■造図
を示している。これらの図を参照して、半導体基板１の
表面には複数の溝１４が基板１の主平面方向に平行に延
びて形成されている。さらに、半導体基板１表面上には
、この溝１４に直交する方向に浮遊ゲート２および制御
ゲート３が形成されている。さらに、半導体基板１の溝
１４に挾まれた凸部表面上には、ビット線６か溝１４と
平行方向に延びて形成されている。この半導体基板１の
凸部表面には、１７遊ゲート２および制御ゲート３をそ
の両側から挾み込むような位置関係でソース領域４およ
びドレイン領域５が形成されている。そして、ソース領
域４にはコンタクトホール１６を介してソース線１５が
接続されている。さらに、ドレイン領域５にはコンタク
トホール７を介してビット線６が接続されている。

また、半導体基板１表面と浮遊ゲート２との間には薄い
ゲート酸化膜１１が形成されている。そして、同じく半
導体基板１表面と制御ゲート３との間にはゲート酸化膜
１２が形成されている。そして、浮遊ゲート２の表面上
には層間絶縁膜１３を介して制御ゲート３の一部が乗り
上げた構造を形成している。さらに、溝１４の内部には
浮遊ゲート２と制御ゲート３およびその間の層間絶縁膜
１３の両端部が折曲げられて埋込まれている。溝１４内
に位置する浮遊ゲート２の両端部は、溝の側壁との間に
形成された分離絶縁膜９によって半導体基板１側と絶縁
分離されている。溝１４の中央部には制御ゲート３の延
長部か埋込まれており、浮遊ゲート２の延長部と層間絶
縁膜１３を介して対向している。

このような１１１Ｓ造では、溝をＩＩＩ用してその内部
に浮遊ゲート２と制御ゲート３との重なりｆｌＪ’ｌ域
の両端部を折曲げることにより半導体基板１表面上の平
面的な占Ｈ面積を減少させている。なおかっ、溝の深さ
方向に対して浮遊ゲート２と制御ゲート３との９効な重
なり領域を確保することにより、装置の設計上要求され
る両ゲート間の重なり面積を確保している。

次に、この発明によるフラッシュＥＥＰＲＯＭの製造プ
ロセスを第４Ａ図ないし第４Ｄ図を用いて説明する。

まず、第４Ａ図に示すように、半導体基板１表面に薄い
酸化膜１１を形成した後、窒化膜２１を堆積し、さらに
その上にレジスト２２を塗布する。

そしてレジスト２２をバターニングした後、これをマク
スとして窒化膜２１、酸化膜１］および半導体基板１表
面を順次異方性エツチングにより除去する。この工程に
より溝１４が形成される。

次に、第４Ｂ図に示すように、溝１４の内部にチャネル
ストッパ領域１０を形成した後、ＬＯＧＯ３（Ｌｏｃａ
ｌ　　０ｘｉｄａｔｉｏｎ　　ｏｆＳｉｌｉｃｏｎ）法
を用いて溝１４の底部および側壁に厚い酸化膜９を選択
的に形成する。その後、窒化膜２１を除去し、厚い酸化
膜９を再度酸化処理してフィールド酸化膜９を形成する
。

さらに、第４Ｃ図に示すように、高濃度の不純物を含ん
だポリシリコン層を半導体基板１表面に堆積した後、バ
ターニングして浮遊ゲート２を形成する。さらに、その
表面に酸化膜もしくは酸化膜と窒化膜との多層複合膜か
らなる層間絶縁膜１３を形成する。

その後、第４Ｄ図に示すように、高濃度の不純物をドー
プされたポリシリコン層を堆積し、パタニングする。こ
れによって制御ゲート３が形成される。

この後、さらに半導体基板１の溝１４に挾まれた凸部表
面に制御ゲート３をマスクとして不純物イオン注入し、
ソースおよびドレイン領域４．５をセルファライン技術
で形成する（図示せず）。

そしてさらに、ソース線１５を形成した後、層間絶縁膜
８およびコンタクトホール７を形成する。

そして、その上にアルミ配線を形成してビット線６を形
成する（図示せず）。このような製造プロセスを経てフ
ラッシュＥＥＰＲＯＭが製造される。

次に、上記の２つの発明によるフラッシュＥＥＦＲＯＭ
の動作について説明する。第５図は、メモリセルトラン
ジスタの等価回路図であり、第６図は、４ビット分のメ
モリセルアレイを配置したときの等価回路図である。

これらの図を参照して、浮遊ゲート２に電子が注入され
るときには、制御ゲート３には書込電圧ｖｃｌ’＜　ド
レイン領域５には電圧ｖＤとが印加され、ソース領域４
と基板１は接地電位に保たれる。

このとき、浮遊ゲート２の電位は、制御ゲート３と浮遊
ゲート２との間の容量結合によりＶＦＰ　となる。その
結果、制御イー１−１−ランジスタ部（メモリでル選択
用能動素子）と浮遊ゲートトランジスタＭ’−（記憶保
持用能動素子）はともにオフ状態となり、浮遊ゲート２
直下のドレイン領域５の端部近曖てアバランンエブレー
クダウンが生じ、いわゆるホットエレクトロンが大量に
発生する。そして、このホットエレクトンの一部がゲー
ト絶縁膜１１のバリヤを越えて浮遊ゲート２内へ突入し
、そこで保持される。

逆に、浮遊ゲート２から電子を引浅くときには、制御ゲ
ート３と基板１は接地電位に、またソース領域４はフロ
ーティング状態に設定される。このとき、ドレイン領域
５には消去電位Ｖ、εが印加され、ドレイン５と浮遊ゲ
ート２との重なり部分に位置するゲート絶縁膜１１の一
部を通してトンネル効果（Ｆｏｗｌｔｒ−Ｎｏｒｄｈｉ
ｍｅ　　Ｔｕｎｎｅｌｉｎｇ）によって浮遊ゲート２の
中の電子がドレイン領域５へ引き抜かれる。

また、メモリの読出動作時には、制御ゲート３を読出電
位■ｃえとし、制御ゲートトランジスタ部をオン状態に
する。ソース領域４の電位は接地電位とし、ドレイン領
域５に電位ＶＤ、が印加される。この状態で、浮遊ゲー
トトランジスタ部がオン状態かオフ状態か、すなわちド
レイン領域５と制御ゲート３との間に位置する浮遊ゲー
ト２の直下領域にチャネルが形成されているか否かが判
定される。その結果によって、ｌｆ遊アゲート２バイナ
リ状態が判定される。

なお、書込時と読出動作時には、必要とされるビット線
とワード線にのみ所定の電圧が印加される。そして、消
去時には、すべてのビット線に消去電圧ＶＤＥが印加さ
れる。その結果、消去動作はすべてのビット線が一括で
行なわれる。なお、電圧Ｖ（Ｐ　％　ｖＤ　Ｐ　ｓ　ｖ
ＣＲ、”Ｄ　Ｒは同一であってもあるいは異なった値で
あってもよい。

このように、本発明においては、半導体基板表面に溝部
を形成し、この溝部の側壁面あるいは鉛直方向空間を利
用して、半導体記憶装置の一部あるいは素子構造全体を
半導体基板の主平面に対してほぼ鉛直方向に形成するこ
とにより、半導体基板の主平面に占める素子形成領域の
面積を減少し、半導体記憶装置の高集積化を達成するこ
とができる。

［発明の効果］ 以上のように、本発明による半導体記憶装置は、半導体
基板の表面に形成した溝の側壁面に縦型のフラッシュＥ
ＥＰＲＯＭトランジスタを形成することにより短チャネ
ル長のメモリトランジスタを有する半導体記憶装置を高
集積化することができる。さらに、同様に形成された溝
の内部に、ゲートを構成する導体層の重なり部分を延長
することにより、書込みおよび消去特性が良好で、かつ
高密度、高集積化された半導体記憶装置を実現すること
ができる。

【図面の簡単な説明】

第１Ａ図は、第１の発明におけるフラッシュＥＥＰＲＯ
Ｍのメモリセルの平面構造図である。第１Ｂ図は、第１
八図中の切断線Ｂ−Ｂに沿った方向からの断面構造図で
ある。そして、第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ
図および第２Ｅ図は、第１Ａ図および第１Ｂ図に示した
フラッシュＥＥＰ　ＲＯＭのメモリセルの断面構造をそ
の製造工程順に示した断面構造図である。 第３Ａ図は、第２の発明によるフラッシュＥＥＰＲＯＭ
の平面構造図である。第３Ｂ図は、第３ＡＩＶ中におい
て切断線Ｂ−Ｂに沿った方向からの断面図である。第３
Ｃ図は、第３八図中の切断線Ｃ−Ｃに沿った方向からの
断面構造図である。また、第３Ｄ図は、第３八図中の切
断線Ｄ−Ｄに沿った方向からの断面構造図である。そし
て、第４Ａ図、第４Ｂ図、第４Ｃ図および第４Ｄ図は、
第３Ｂ図に示されたフラッシュＥＥＰＲＯＭのメモリセ
ルの断面構造をその製造工程順に示した断面構造図であ
る。 第５図は、上記第１および第２の発明によるフラッシュ
ＥＥＰＲＯＭのメモリセルトランジスタの笠吐回路図で
あり、第６図は、４ビット分のメモリトランジスタが配
置されたメモリセルアレイの等価回路図である。 第７Ａ図は、従来のフラッシュＥＥＦＲＯＭのメモリセ
ルの平面構造図である。第７Ｂ図は、第７八図中の切断
線Ｂ−Ｂに沿った方向からの断面（ｊ−１造図である。 第７Ｃ図は、第７Ａ図中の切断線Ｃ−Ｃに沿った方向か
らの橋面構造図である。 図において、１は半導体基板、２は浮遊ゲート、３は制
御ゲート、４はソース領域、５はドレイン領域、１３は
浮遊ゲート２と制御ゲート３との間の層間絶縁膜、１４
は溝を示す。 なお、図中、同一符号は同一または相当部分を示す。 第３Ｄ図 第４Ａ図 第５図 第６図 刀 第７Ｂ図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に記憶保持用能動素子とメモリセル
   選択用能動素子とが直列に接続されて構成された単位記
   憶回路を複数個配列して形成した記憶領域を含む半導体
   記憶装置において、前記記憶保持用能動素子と前記メモ
   リセル選択用能動素子とが前記半導体基板表面に形成さ
   れた溝の側壁面に形成されていることを特徴とする、半
   導体記憶装置。
2. （２）半導体基板中に間を隔てて形成された２つの不純
   物拡散層と、前記２つの不純物拡散層の間に位置する前
   記半導体基板上に形成された第１導体層と、 前記２つの不純物拡散層の間に位置する前記半導体基板
   上に形成され、その一部が絶縁膜を介して前記第１導体
   層上に乗り上げた構造の第２導体層とを含み、 前記不純物拡散層と前記第１導体層とが記憶保持用能動
   素子を構成し、 前記不純物拡散層と前記第２導体層とがメモリセル選択
   用能動素子を構成し、 さらに前記記憶保持用能動素子と前記メモリセル選択用
   能動素子とが単位記憶回路を構成している半導体記憶装
   置において、 前記半導体基板表面には溝が形成されており、前記第１
   導体層の一部と前記第１導体層上に乗り上げた前記第２
   導体層の一部とが前記溝の内部に延びて形成されている
   ことを特徴とする、半導体記憶装置。