CN112909011A - Nor型存储器件及其制造方法及包括存储器件的电子设备 - Google Patents
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Abstract
公开了一种NOR型存储器件及其制造方法及包括该NOR型存储器件的电子设备。根据实施例，该NOR型存储器件可以包括：设置在衬底上的多个器件层，每个器件层包括第一源/漏层、第一沟道层和第二源/漏层的叠层；以及相对于衬底竖直延伸以穿过各个器件层中的叠层的栅堆叠，栅堆叠包括栅导体层和设置在栅导体层与叠层之间的存储功能层，在栅堆叠与叠层相相交之处限定存储单元。
Description
技术领域
本公开涉及半导体领域，具体地，涉及NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。
对于竖直型器件，可以通过彼此叠置来增加集成密度。但是，这可能会导致性能变差。因为为了方便叠置多个器件，通常使用多晶硅来作为沟道材料，导致与单晶硅的沟道材料相比电阻变大。另外，也期望能够单独调节源/漏区与沟道中的掺杂水平。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。
根据本公开的一个方面，提供了一种竖直型存储器件，包括：设置在衬底上的多个器件层，每个器件层包括第一源/漏层、第一沟道层和第二源/漏层的叠层；以及相对于衬底竖直延伸以穿过各个器件层中的叠层的栅堆叠，栅堆叠包括栅导体层和设置在栅导体层与叠层之间的存储功能层，在栅堆叠与叠层相交之处限定存储单元。
根据本公开的另一方面，提供了一种制造竖直型存储器件的方法，包括：在衬底上设置多个器件层，每个器件层包括第一源/漏层、第一沟道层和第二源/漏层的叠层；形成相对于衬底竖直延伸以穿过各个器件层中的叠层的加工通道；以及在加工通道中形成栅堆叠，栅堆叠包括栅导体层和设置在栅导体层与叠层之间的存储功能层，在栅堆叠与叠层相交之处限定存储单元。
根据本公开的另一方面，提供了一种电子设备，包括上述NOR型存储器件。
根据本公开的实施例，可以使用单晶材料的叠层作为构建模块，来建立三维(3D)NOR型存储器件。因此，在彼此叠置多个存储单元时，可以抑制电阻的增大。另外，各层可以分别掺杂，从而能够实现对源/漏区与沟道区中掺杂水平的分别调节。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至11(c)示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图；
图12(a)和12(b)示出了根据本公开另一实施例的制造NOR型存储器件的流程中部分阶段的示意图；
图13示出了根据本公开另一实施例的制造NOR型存储器件的流程中部分阶段的示意图；
图14和15示出了根据本公开另一实施例的制造NOR型存储器件的流程中部分阶段的示意图；
图16(a)至17(b)示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图；
图18示意性示出了根据本公开实施例的NOR型存储器件的等效电路图，
其中，图2(a)、7(a)、11(a)、12(a)是俯视图，图2(a)中示出了AA′线、BB′线的位置，
图1、2(b)、3至6、7(b)、8(a)、9(a)、10(a)、11(b)、12(b)、16(a)、17(a)是沿AA′线的截面图，
图7(c)、8(b)、9(b)、10(b)、11(c)、13至15、16(b)、17(b)是沿BB′线的截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的存储器件基于竖直型器件。竖直型器件可以包括在衬底上沿竖直方向(大致垂直于衬底表面的方向)设置的有源区，包括设于上下两端的源/漏区以及位于源/漏区之间的沟道区。源/漏区之间可以通过沟道区形成导电通道。在有源区中，源/漏区和沟道区例如可以通过掺杂浓度来限定。
根据本公开的实施例，有源区可以通过衬底上第一源/漏层、第一沟道层和第二源/漏层的叠层来限定。源/漏区可以分别形成在第一源/漏层和第二源/漏层中，而沟道区可以形成在第一沟道层中。栅堆叠可以延伸穿过该叠层，从而有源区可以围绕栅堆叠的外周。在此，栅堆叠可以包括存储功能层如电荷捕获材料或铁电材料中至少之一，以便实现存储功能。这样，栅堆叠同与之相对的有源区相配合而限定存储单元。在此，存储单元可以是闪存(flash)单元。
可以设置多个栅堆叠以穿过该叠层，从而在这多个栅堆叠与该叠层相交之处限定多个存储单元。这些存储单元在该叠层所在的平面内排列成与该多个栅堆叠相对应的阵列(例如，通常是按行和列排列的二维阵列)。
由于竖直型器件易于叠置的特性，根据本公开实施例的存储器件可以是三维(3D)阵列。具体地，可以在竖直方向上设置多个这样的叠层。栅堆叠可以竖直延伸，从而穿过这多个叠层。这样，对于单个栅堆叠而言，与竖直方向上叠置的这多个叠层相交而限定在竖直方向上叠置的多个存储单元。
在NOR(“或非”)型存储器件中，各存储单元可以连接到公共的源极线。鉴于这种配置，为节省布线，在竖直方向上，每两个相邻的存储单元可以共用相同的源极线连接。例如，上述叠层可以进一步包括第二沟道层和第三源/漏层。这样，第一源/漏层、第一沟道层和第二源/漏层可以如上所述与栅堆叠相配合而限定第一存储单元，另外第二源/漏层、第二沟道层和第三源/漏层同样可以与栅堆叠相配合而限定第二存储单元。第一存储单元和第二存储单元彼此叠置，且共用相同的第二源/漏层，该第二源/漏层可以电连接到源极线。
上述叠层可以通过在衬底上外延生长而形成，并可以为单晶半导体材料。与形成彼此叠置的多个栅堆叠，再形成穿过这些栅堆叠的竖直有源区的常规工艺相比，更容易形成单晶的有源区(特别是沟道层)。另外，在生长时，可以对叠层中的各层分别进行原位掺杂，不同掺杂的层之间可以具有掺杂浓度界面。这样，可以更好地控制竖直方向上的掺杂分布。第一源/漏层、沟道层和第二源/漏层的叠层可以构成体(bulk)材料，且因此沟道区形成在体材料中。这种情况下，工艺较为简单。
这种竖直型存储器件例如可以如下制造。具体地，可以在衬底上设置多个器件层，每个器件层包括第一源/漏层、第一沟道层和第二源/漏层(以及可选地，如上所述的第二沟道层和第三源/漏层)的叠层。例如，可以通过外延生长来提供这些层。在外延生长时，可以控制所生长的各层特别是沟道层的厚度。另外，在外延生长时，可以进行原位掺杂，以实现所需的掺杂极性和掺杂浓度。在此，该叠层中的各层可以包括相同的材料。这种情况下，所谓“层”可以通过它们之间的掺杂浓度界面来限定。
在至少一部分乃至全部相邻的器件层之间，可以形成牺牲层。这种牺牲层随后可以被替换为隔离层，以电隔离相邻的位线。牺牲层可以相对于器件层具有刻蚀选择性。
可以形成相对于衬底竖直延伸以穿过各个器件层中的叠层的加工通道。在加工通道中，可以露出牺牲层的侧壁，从而可以将之替换为隔离层。在加工通道中，可以形成栅堆叠。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成电极、互连结构等)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至11(c)示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底如Si晶片为例进行描述。
在衬底1001上，可以如下所述形成存储器件，例如NOR型闪存(flash)。存储器件中的存储单元(cell)可以是n型器件或p型器件。在此，以n型存储单元为例进行描述，为此衬底1001中可以形成有p型阱。因此，以下的描述，特别是关于掺杂类型的描述，针对n型器件的形成。但是，本公开不限于此。
在衬底1001上，可以通过例如外延生长，形成用于限定隔离层的牺牲层10031、用于限定源/漏区的第一源/漏层10051、用于限定沟道区的第一沟道层10071、用于限定源/漏区的第二源/漏层10091、用于限定沟道区的第二沟道层10111以及用于限定源/漏区的第三源/漏层10131。第一源/漏层10051、第一沟道层10071、第二源/漏层10091、第二沟道层10111和第三源/漏层10131随后将限定器件的有源区，可以将它们称作“器件层”，图中标示为L1。
衬底1001上所生长的各层可以是单晶的半导体层。这些层由于分别生长或者掺杂，从而彼此之间可以具有晶体界面或掺杂浓度界面。
牺牲层10031随后可以被替换为用于将器件与衬底隔离的隔离层，其厚度可以对应于希望形成的隔离层的厚度，例如为约10nm-50nm。根据电路设计，也可以不设置牺牲层10031。第一源/漏层10051、第二源/漏层10091和第三源/漏层10131可以通过掺杂(例如，在生长时原位掺杂)而形成源/漏区，其厚度例如可以为约20nm-50nm。第一沟道层10071和第二沟道层10111可以限定栅长，其厚度可以对应于希望形成的栅长，例如为约15nm-100nm。
这些半导体层可以包括各种合适的半导体材料，例如元素半导体材料如Si或Ge、化合物半导体材料如SiGe等。考虑以下将牺牲层10031替换为隔离层的工艺，牺牲层10031可以相对于器件层具备刻蚀选择性。例如，牺牲层10031可以包括SiGe(Ge的原子百分比例如为约15％-30％)，器件层可以包括Si。在该示例中，器件层中的源/漏层和沟道层均包括Si，但是本公开不限于此。例如，器件层中彼此相邻的层之间也可以具备刻蚀选择性。
在生长第一源/漏层10051、第二源/漏层10091和第三源/漏层10131时，可以对它们进行原位掺杂，以便随后形成源/漏区。例如，对于n型器件，可以进行n型掺杂，掺杂浓度可以为例如约1E19-1E21cm-3。另外，第一沟道层10071和第二沟道层10111可以并未有意掺杂，或者通过在生长时原位掺杂而被轻掺杂，以改善短沟道效应、调节器件阈值电压(Vt)等。例如，对于n型器件，可以进行p型掺杂，掺杂浓度为约1E17-1E19cm-3。
为增加集成密度，可以设置多个器件层。例如，可以通过外延生长，在器件层L1上设置器件层L2，器件层之间通过用于限定隔离层的牺牲层10032间隔开。尽管图1中仅示出了两个器件层，但是本公开不限于此。根据电路设计，某些器件层之间也可以不设置隔离层。类似地，器件层L2可以具有第一源/漏层10052、第一沟道层10072、第二源/漏层10092、第二沟道层10112以及第三源/漏层10132。各器件层中相应的层可以具有相同或相似的厚度和/或材料，也可以具有不同的厚度和/或材料。在此，仅为方便描述起见，假设各器件层L1和L2具有相同的配置。
在衬底1001上形成的这些层上，可以设置硬掩模层1015，以方便构图。例如，硬掩模层1015可以包括氮化物(例如，氮化硅)，厚度为约50nm-200nm。
在硬掩模层1015与器件层L2之间，也可以设置用于限定隔离层的牺牲层10033。关于牺牲层10032和10033，可以参见以上关于牺牲层10031的描述。
以下，一方面，需要能到达牺牲层的加工通道，以便将牺牲层替换为隔离层；另一方面，需要限定用于形成栅的区域。根据本公开的实施例，这两者可以结合进行。具体地，可以利用加工通道来限定栅区域。
例如，如图2(a)和2(b)所示，可以在硬掩模层1015上形成光刻胶1017，并通过光刻将其构图为具有一系列开口，这些开口可以限定加工通道的位置。开口可以是各种合适的形状，例如圆形、矩形、方形、多边形等，并具有合适的大小，例如直径或边长为约20nm-500nm。在此，这些开口(特别是在器件区中)可以排列成阵列形式，例如沿图2(a)中纸面内水平方向和竖直方向的二维阵列。该阵列随后可以限定存储单元的阵列。尽管在图2(a)中将开口示出为以基本上一致的大小、大致均匀的密度形成在衬底(包括随后将制作存储单元的器件区以及随后将制作接触部的接触区)上，但是本公开不限于此。开口的大小和/或密度可以改变，例如接触区中开口的密度可以小于器件区中开口的密度，以降低接触区中的电阻。
如图3所示，可以如此构图的光刻胶1017作为刻蚀掩模，通过各向异性刻蚀如反应离子刻蚀(RIE)，来刻蚀衬底1001上的各层，以便形成加工通道T。RIE可以沿大致竖直的方向(例如，垂直于衬底表面的方向)进行，并可以进行到衬底1001中。于是，在衬底1001上留下了一系列竖直的加工通道T。器件区中的加工通道T还限定了栅区域。之后，可以去除光刻胶1017。
当前，牺牲层的侧壁在加工通道T中露出。于是，可以经由露出的侧壁，将牺牲层替换为隔离层。考虑到替换时对器件层L1、L2的支撑功能，可以形成支撑层。
例如，如图4所示，可以通过例如淀积如化学气相淀积(CVD)等，在衬底1001上形成支撑材料层。支撑材料层可以大致共形的方式形成。考虑到刻蚀选择性，特别是相对于硬掩模层1015(在该示例中为氮化物)以及随后形成的隔离层(在该示例中为氧化物)，支撑材料层可以包括例如SiC。可以例如通过形成光刻胶1021，并配合光刻胶1021进行选择性刻蚀如RIE，去除部分加工通道T中的支撑材料层，而保留其余加工通道T中的支撑材料层。留下的支撑材料层形成支撑层1019。这样，一方面可以通过其中没有形成支撑层1019的加工通道来替换牺牲层，另一方面可以通过其他加工通道中的支撑层1019来支撑器件层L1、L2。之后，可以去除光刻胶1021。
其中形成有支撑层1019的加工通道与其中没有形成支撑层1019的加工通道的排布可以通过光刻胶1021的构图来实现，并且为了工艺的一致性和均匀性，它们可以大致均匀地分布。如图4中所示，其中形成有支撑层1019的加工通道与其中没有形成支撑层1019的加工通道可以交替排列。
然后，如图5所示，可以经由加工通道T，通过选择性刻蚀，去除牺牲层10031、10032和10033。由于支撑层1019的存在，可以保持器件层L1、L2不会坍塌。在由于牺牲层的去除而留下的空隙中，可以通过例如淀积(例如，原子层淀积(ALD)，以更好地控制膜厚)然后回蚀(例如，竖直方向的RIE)的工艺，填充电介质材料以形成隔离层10231、10232和10233。可以出于各种目的例如优化隔离的可靠性、漏电流或电容等，选择合适的电介质材料，例如氧化物、氮化物、SiC或其组合。在此，考虑到刻蚀选择性，隔离层10231、10232和10233可以包括氧化物(例如，氧化硅)。
之后，可以通过选择性刻蚀，去除支撑层1019。
在加工通道，特别是器件区的加工通道中，可以形成栅堆叠。在此，要形成存储器件，可以通过栅堆叠来实现存储功能。例如，栅堆叠中可以包括存储结构，如电荷捕获层或铁电材料等。
如图6所示，可以例如通过淀积，依次形成存储功能层1025和栅导体层1027。存储功能层1025可以大致共形的方式形成，栅导体层1027可以填充加工通道T中形成存储功能层1025之后剩余的空隙。可以对形成的栅导体层1027和存储功能层1025进行平坦化处理如化学机械抛光(CMP，例如可以停止于硬掩模层1015)，从而栅导体层1027和存储功能层1025可以留于加工通道T中，形成栅堆叠。
存储功能层1025可以基于介电电荷捕获、铁电材料效应或带隙工程电荷存储(SONOS)等。例如，存储功能层1025可以包括电介质隧穿层(例如厚度为约1nm-5nm的氧化物，可通过氧化或ALD形成)-能带偏移层(例如厚度为约2nm-10nm的氮化物，可通过CVD或ALD形成)-隔离层(例如厚度为约2nm-6nm的氧化物，可通过氧化、CVD或ALD形成)。这种三层结构可导致捕获电子或空穴的能带结构。或者，存储功能层1025可以包括铁电材料层，例如厚度为约2nm-20nm的HfZrO2。
栅导体层1027可以包括例如(掺杂的，例如在n型器件的情况下p型掺杂)多晶硅或金属栅材料。
如图6所示，具有存储功能层的栅堆叠(1025/1027)被有源区围绕。栅堆叠与有源区(源/漏层、沟道层和源/漏层的叠层)相配合，限定存储单元，如图6中的虚线圈所示。沟道层中形成的沟道区可以连接相对两端源/漏层中形成的源/漏区，沟道区可以受栅堆叠的控制。
栅堆叠在竖直方向上呈柱状延伸，与多个器件层相交迭，从而可以限定在竖直方向上彼此叠置的多个存储单元。与单个栅堆叠柱相关联的存储单元可以形成存储单元串。与栅堆叠柱的布局(对应于上述加工通道T的布局，例如二维阵列)相对应，在衬底上布置有多个这样的存储单元串，从而形成存储单元的三维(3D)阵列。
在本实施例中，单个栅堆叠柱在单个器件层中可以限定两个存储单元，如图6中器件层L1中的两个虚线圈所示。在NOR型存储器件中，这两个存储单元可以共用相同的源/漏层(中间的第二源/漏层10091或10092)，并电连接到源极线。另外，这两个存储单元分别通过上下两侧的源/漏层(第一源/漏层10051或10052以及第三源/漏层10131或10132)电连接到位线。
这样，就完成了(器件区中)存储单元的制作。然后，可以(在接触区中)制作各种电接触部以实现所需的电连接。
为实现到各器件层的电连接，在接触区中可以形成阶梯结构。本领域存在多种方式来形成这样的阶梯结构。根据本公开的实施例，阶梯结构例如可以如下形成。
如图6所示，当前的栅堆叠在硬掩模层1015的表面处露出。为了以下在制作阶梯结构时保护(器件区中的)栅堆叠，可以在硬掩模层1015上先形成另一硬掩模层1029，如图7(a)、7(b)和7(c)所示。例如，硬掩模层1029可以包括氧化物。在硬掩模层1029上，可以形成光刻胶1031，并将其通过光刻构图为遮蔽器件区而露出接触区。可以光刻胶1031作为刻蚀掩模，通过选择性刻蚀如RIE，刻蚀硬掩模层1029、硬掩模层1015、隔离层10233和栅堆叠，以露出器件层。可以通过控制刻蚀深度，使得刻蚀后接触区中被光刻胶1031露出的表面大致平坦。例如，可以先刻蚀硬掩模层1029；然后刻蚀栅导体层1027，对栅导体层1027的刻蚀可以停止在器件层L2的顶面附近；然后，可以依次刻蚀硬掩模层1015和隔离层10233；如此刻蚀之后，存储功能层1025的顶端可以突出于器件层L2的顶面上方，并可以通过RIE去除。这样，在接触区与器件区之间形成了一个台阶。之后，可以去除光刻胶1031。
如图8(a)和8(b)所示，可以通过侧墙(spacer)形成工艺，在接触区与器件区之间的台阶处形成侧墙1033。例如，可以通过以大致共形的方式淀积一层电介质如氧化物，然后对淀积的电介质进行各向异性刻蚀如竖直方向上的RIE，以去除所淀积电介质的横向延伸部分，而留下其竖直延伸部分，从而形成侧墙1033。在此，考虑到硬掩模层1029也包括氧化物，可以控制RIE的刻蚀深度实质上等于或稍大于电介质的淀积厚度，以避免完全去除硬掩模层1029。侧墙1033的宽度(在图中水平方向上)可以基本等于电介质的淀积厚度。侧墙1033的宽度限定了随后到器件层L2中的第三源/漏层10132的接触部的着落垫(1andingpad)的大小。
以如此形成的侧墙1033作为刻蚀掩模，可以通过选择性刻蚀如RIE，来刻蚀露出的第三源/漏层10132以及栅堆叠，以露出器件层L2中的第二沟道层10112。可以通过控制刻蚀深度，使得刻蚀后接触区中被侧墙1033露出的表面大致平坦。例如，可以先刻蚀第三源/漏层10132和栅导体层1027(例如，分别为Si和多晶Si；如果栅导体层1027包括金属栅，则它们可以分别刻蚀)，对它们的刻蚀可以停止于第二沟道层10112的顶面附近；如此刻蚀之后，存储功能层1025的顶端可以突出于第二沟道层10112的顶面上方，并可以通过RIE去除。这样，在接触区中在第三源/漏层10132与被侧墙1033露出的表面之间形成了又一台阶。
可以按照以上结合图8(a)和8(b)描述的工艺，通过形成侧墙，以侧墙为刻蚀掩模进行刻蚀，来在接触区中形成多个台阶，如图9(a)和9(b)所示。这些台阶形成这样的阶梯结构，使得对于各器件层中需要电连接的各层，例如上述源/漏层以及可选地沟道层，其相对于上方的层，端部相对突出，以限定到该层的接触部的着落焊盘。图9(a)和9(b)中的1035表示各次形成的侧墙在处理之后的留下部分。由于这些侧墙1035与隔离层均为氧化物，在此将它们示出为一体。
之后，可以制作接触部。
例如，如图10(a)和10(b)所示，可以通过淀积氧化物并平坦化如CMP，来形成层间电介质层1037。在此，由于均为氧化物，将之前的隔离层和侧墙1035均示出为与层间电介质层1037一体。然后，如图11(a)、11(b)和11(c)所示，可以在层间电介质层1037中形成接触部1039、1041。具体地，接触部1039形成在器件区中，电连接到栅堆叠中的栅导体层1027；接触部1041形成在接触区中，电连接到各源/漏层和沟道层。接触区中的接触部1041可以避开接触区中残留的栅堆叠。这些接触部可以通过在层间电介质层1037中刻蚀孔洞，并在其中填充导电材料如金属来形成。
在此，接触部1039可以电连接到字线。通过字线，经由接触部1039，可以向栅导体层1027施加栅控制信号。对于同一器件层中彼此叠置的两个存储单元，位于中间的源/漏层，即第二源/漏层10091、10092，由这两个存储单元共享，并可以经由接触部1041而电连接到源极线；位于上下两端的源/漏层，即第一源/漏层10051、10052和第三源/漏层10131、10132，可以经由接触部1041而分别电连接到位线。这样，可以得到NOR型配置。在此，还形成了到沟道层的接触部。这种接触部可以称为体接触部，并可以接收体偏置，以调节器件阈值电压。
在此，在一个器件层中形成两个存储单元，可以减少布线数量。但是，本公开不限于此。例如，在一个器件层中可以仅形成单个存储单元。这种情况下，器件层中可以仅设置第一源/漏层、第一沟道层和第二源/漏层，而无需设置第二沟道层和第三源/漏层。
图18示意性示出了根据本公开实施例的NOR型存储器件的等效电路图。
在图18的示例中，示意性示出了三条字线WL1、WL2、WL3以及八条位线BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8。但是，位线和字线的具体数目不限于此。在位线与字线交叉之处，设置有存储单元MC。图18中还示出了四条源极线SL1、SL2、SL3、SL4。如上所述，竖直方向上每两层相邻的存储单元可以共用相同的源极线连接。另外，各条源极线可以彼此连接，从而各存储单元MC可以连接到公共的源极线。另外，图18中还以虚线示意性示出了可选的到各存储单元的体连接。如下所述，各存储单元的体连接可以电连接到该存储单元的源极线连接。
在此，仅为图示方便起见，示出了存储单元MC的二维阵列。可以在与此二维阵列相交的方向上(例如，图中垂直于纸面的方向)，设置多个这样的二维阵列，从而得到三维阵列。
图18中字线WL1至WL3的延伸方向可以对应于栅堆叠的延伸方向，即，前述实施例中相对于衬底的竖直方向。在该方向上，相邻的位线之间彼此隔离。这也是在上述实施例中，在竖直方向上相邻的器件层之间设置隔离层的原因。
在上述实施例中，接触区中的接触部1041需要避开接触区中残留的栅堆叠。根据本公开的另一实施例，可以在接触区中残留的栅堆叠顶端形成隔离如电介质材料，从而无需刻意避开这些残留的栅堆叠。
例如，如图12(a)和12(b)所示，在如以上结合图7(a)至9(b)所述在接触区中形成阶梯结构之后，可以通过选择性刻蚀如RIE，去除隔离层和侧墙1035，以(在器件区以及接触区中)露出各栅堆叠的顶端。可以通过遮蔽层例如光刻胶，遮蔽器件区中的栅堆叠，而露出接触区中的栅堆叠。对接触区中露出的栅堆叠，可以通过选择性刻蚀如RIE，使得栅导体层凹进例如约50nm-150nm。之后，可以去除遮蔽层。在接触区中由于栅导体层的凹进而形成的空隙中，可以通过例如淀积然后回蚀，填充电介质材料如SiC，以形成隔离插塞1043。
然后，可以按照上述实施例形成层间电介质层并在其中形成接触部1039、1041′。在该示例中，接触区中的接触部1041′可以延伸到隔离插塞1043中。因此，接触部1041′可以不限于上述插塞的形式，而是可以形成为条形，以降低接触电阻。条形接触部1041′可以沿着相应层的着落垫(即，阶梯结构中的台阶)延伸。
在上述实施例中，由于沟道层轻掺杂或未有意掺杂，体接触部与沟道层之间的接触电阻可能相对较大。根据本公开的另一实施例，可以在沟道层与体接触部相接触之处形成相对高掺杂的区域，以降低接触电阻。例如，在如上所述形成层间电介质层并在层间电介质层中刻蚀出用于接触部的孔洞之后，可以形成光刻胶1045，并通过光刻将光刻胶1045构图为露出要形成体接触部的孔洞。可以经由这些孔洞，例如通过离子注入，在沟道层的着落垫中，形成高掺杂区1047。高掺杂区1047中的掺杂类型可以与沟道层的掺杂类型相同，但掺杂浓度相对于沟道层中其余的至少一部分较高。之后，可以去除光刻胶1045。然后，可以在层间电介质层的孔洞中形成接触部。
在上述实施例中，单独提供体接触部。根据本公开的其他实施例，体接触部可以与源极线接触部一体，以节省面积。例如，如图14和15所示，接触部1041″、1041″′可以与各器件层中的第二源/漏层及第二源/漏层上下的第一沟道层和第二沟道层相接触。图14与15中实施例的不同之处在于，接触区中阶梯结构不同。在图14所示的实施例中，在第二源/漏层与第一沟道层之间以及在第二源/漏层与第二沟道层之间，均可以形成台阶。但是，在图15所示的实施例中，在第二源/漏层与第二沟道层之间，可以不形成台阶，以进一步节省面积。
在上述实施例中，接触部与相应的着落垫直接接触。根据本公开的其他实施例，可以在着落垫处形成硅化物，以降低接触电阻。更具体地，在接触区的各台阶处，台阶的横向表面用作着落垫，可以在其上形成硅化物。另一方面，在台阶的竖直表面上，可以不形成硅化物，以免使相邻台阶各自的着落垫之间短路。
例如，如图16(a)和16(b)所示，在如以上结合图7(a)至9(b)所述在接触区中形成阶梯结构之后，可以通过选择性刻蚀如RIE，去除隔离层和侧墙1035，以在接触区中露出各台阶的表面。可以通过侧墙形成工艺，在各台阶的竖直表面上形成电介质侧墙1049如氮化物，以将这些竖直表面遮蔽以免随后发生硅化反应。然后，可以对各台阶露出的横向表面进行硅化处理。例如，可以淀积金属如NiPt，并进行退火，使得淀积的金属与各台阶的横向表面处的半导体材料(例如，Si)发生硅化反应，从而生成导电的金属硅化物1051如NiPtSi。之后，可以去除未反应的金属。
在所示出的示例中，栅导体层1027例如是多晶硅，因此其顶端也可以发生硅化反应从而被硅化物覆盖。在栅导体层1027是金属栅的情况下，可以先在器件区上形成保护层(例如，氮化物)以覆盖栅堆叠再进行硅化处理。于是，可以避免栅导体层1027在硅化处理工艺中去除金属时被刻蚀损坏。
之后，如图17(a)和17(b)所示，可以如上所述形成层间电介质层，并在其中形成接触部1039、1041。在刻蚀用于接触部的孔洞时，可以硅化物1051作为刻蚀停止层。因此，可以更好地控制孔洞的刻蚀深度。
根据本公开实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如，处理器可以通过运行存储器件中存储的程序来操作电子设备。这种电子设备例如智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备或移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (36)
1.一种NOR型存储器件，包括：
设置在衬底上的多个器件层，每个所述器件层包括第一源/漏层、第一沟道层和第二源/漏层的叠层；以及
相对于所述衬底竖直延伸以穿过各个所述器件层中的所述叠层的栅堆叠，所述栅堆叠包括栅导体层和设置在所述栅导体层与所述叠层之间的存储功能层，在所述栅堆叠与所述叠层相交之处限定存储单元。
2.根据权利要求1所述的NOR型存储器件，其中，所述多个器件层中至少一部分器件层的所述叠层还包括第二沟道层和第三源/漏层，在所述栅堆叠与所述叠层相交之处限定彼此叠置的两个存储单元。
3.根据权利要求1或2所述的NOR型存储器件，其中，所述存储功能层包括电荷捕获材料或铁电材料中至少之一。
4.根据权利要求1或2所述的NOR型存储器件，其中，所述叠层包括单晶半导体材料。
5.根据权利要求1或2所述的NOR型存储器件，其中，所述多个器件层中至少一部分相邻的器件层之间设置有隔离层。
6.根据权利要求5所述的NOR型存储器件，其中，所述隔离层上方的器件层中与所述隔离层相邻的源/漏层以及所述隔离层下方的器件层中与所述隔离层相邻的源/漏层分别电连接到不同的位线。
7.根据权利要求1或2所述的NOR型存储器件，其中，所述存储功能层形成在所述栅导体层的底面和侧壁上。
8.根据权利要求1或2所述的NOR型存储器件，包括布置成阵列的多个所述栅堆叠。
9.根据权利要求2所述的NOR型存储器件，其中，所述第一源/漏层、所述第一沟道层、所述第二源/漏层、所述第二沟道层和所述第三源/漏层包括相同的半导体材料，其中相邻的层之间具有掺杂浓度界面。
10.根据权利要求2所述的NOR型存储器件，还包括：
彼此不同的第一位线和第二位线；
源极线；
到所述第一源/漏层的第一接触部；
到所述第二源/漏层的第二接触部；以及
到所述第三源/漏层的第三接触部，
其中，所述第一接触部和所述第三接触部分别电连接到所述第一位线和所述第二位线，所述第二接触部电连接到所述源极线。
11.根据权利要求10所述的NOR型存储器件，还包括：
到所述第一沟道层的第四接触部；以及
到所述第二沟道层的第五接触部。
12.根据权利要求11所述的NOR型存储器件，其中，所述第一接触部至所述第五接触部形成为彼此实质上平行延伸的条状。
13.根据权利要求11所述的NOR型存储器件，还包括：
所述第一沟道层中与所述第四接触部相接触之处比所述第一沟道层中其余的至少一部分的掺杂浓度高的高掺杂区；以及
所述第二沟道层中与所述第五接触部相接触之处比所述第二沟道层中其余的至少一部分的掺杂浓度高的高掺杂区。
14.根据权利要求10所述的NOR型存储器件，其中，所述第二接触部还与所述第一沟道层和所述第二沟道层电连接。
15.根据权利要求14所述的NOR型存储器件，其中，
所述第二源/漏层的端部与所述第二沟道层的端部实质上对齐，所述第一沟道层的端部相对突出；或者
所述第一沟道层的端部相对于所述第二源/漏层的端部突出，所述第二源/漏层的端部相对于所述第二沟道层的端部突出。
16.根据权利要求10或11所述的NOR型存储器件，其中，所述衬底包括器件区以及与器件区相邻的接触区，所述存储单元形成在所述器件区上，所述接触部形成在所述接触区上。
17.根据权利要求16所述的NOR型存储器件，其中，各个所述器件层中的所述第一源/漏层、所述第一沟道层、所述第二源/漏层、所述第二沟道层和所述第三源/漏层在所述接触区中形成阶梯结构。
18.根据权利要求17所述的NOR型存储器件，其中，所述阶梯结构包括具有横向表面以及竖直表面的台阶，所述NOR型存储器件还包括：
所述台阶的所述横向表面上的硅化物；以及
所述台阶的所述竖直表面上的电介质侧墙。
19.根据权利要求1或2所述的NOR型器件，还包括：
字线；以及
到所述栅导体层的第六接触部，所述第六接触部电连接到所述字线。
20.一种制造NOR型存储器件的方法，包括：
在衬底上设置多个器件层，每个所述器件层包括第一源/漏层、第一沟道层和第二源/漏层的叠层；
形成相对于所述衬底竖直延伸以穿过各个所述器件层中的所述叠层的加工通道；以及
在所述加工通道中形成栅堆叠，所述栅堆叠包括栅导体层和设置在所述栅导体层与所述叠层之间的存储功能层，在所述栅堆叠与所述叠层相交之处限定存储单元。
21.根据权利要求20所述的方法，其中，所述多个器件层中至少一部分器件层的所述叠层还包括第二沟道层和第三源/漏层。
22.根据权利要求20或21所述的方法，其中，所述叠层通过外延生长形成。
23.根据权利要求22所述的方法，其中，所述叠层中的各层在外延生长时原位掺杂。
24.根据权利要求20或21所述的方法，还包括：
在至少一部分相邻的器件层之间形成牺牲层，
其中，在设置所述多个器件层之后，该方法还包括将所述牺牲层替换为隔离层。
25.根据权利要求24所述的方法，其中，将所述牺牲层替换为隔离层包括：
在一部分加工通道中形成支撑层，而所述牺牲层在其余加工通道中露出；
经由所述其余加工通道，将所述牺牲层替换为所述隔离层；以及
去除所述支撑层。
26.根据权利要求20或21所述的方法，其中，形成所述栅堆叠包括：
以实质上共形的方式在所述加工通道的底面和侧壁上形成所述存储功能层；以及
在形成有所述存储功能层的所述加工通道中填充所述栅导体层。
27.根据权利要求20或21所述的方法，其中，形成布置成阵列的多个所述加工通道。
28.根据权利要求21所述的方法，其中，所述衬底包括器件区以及与器件区相邻的接触区，所述存储单元形成在所述器件区上，
所述方法还包括：
在所述接触区上形成到所述第一源/漏层的第一接触部、到所述第二源/漏层的第二接触部以及到所述第三源/漏层的第三接触部。
29.根据权利要求28所述的方法，还包括：
在所述接触区上形成到所述第一沟道层的第四接触部以及到所述第二沟道层的第五接触部。
30.根据权利要求29所述的方法，其中，将所述第一接触部至所述第五接触部形成为彼此实质上平行延伸的条状。
31.根据权利要求29所述的方法，还包括：
在所述第一沟道层与所述第四接触部相接触之处形成比所述第一沟道层中其余的至少一部分的掺杂浓度高的高掺杂区；以及
在所述第二沟道层与所述第五接触部相接触之处形成比所述第二沟道层中其余的至少一部分的掺杂浓度高的高掺杂区。
32.根据权利要求28所述的方法，其中，
所述第二接触部还被形成为与所述第一沟道层和所述第二沟道层电连接。
33.根据权利要求28所述的方法，还包括：
将各个所述器件层中的所述第一源/漏层、所述第一沟道层、所述第二源/漏层、所述第二沟道层和所述第三源/漏层在所述接触区中构图为阶梯结构。
34.根据权利要求33所述的方法，其中，所述阶梯结构包括具有横向表面以及竖直表面的台阶，所述方法还包括：
在所述台阶的所述竖直表面上形成电介质侧墙；以及
对所述台阶的所述横向表面进行硅化处理。
35.一种电子设备，包括如权利要求1至19中任一项所述的NOR型存储器件。
36.根据权利要求35所述的电子设备，其中，所述电子设备包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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