TW201436322A - 積體電路裝置及製造半導體與記憶體裝置的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000013078 crystal Substances 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 239000011149 active material Substances 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 230000015654 memory Effects 0.000 claims description 77
- 229910052732 germanium Inorganic materials 0.000 claims description 38
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 38
- 238000000137 annealing Methods 0.000 claims description 34
- 239000002178 crystalline material Substances 0.000 claims description 24
- 238000003860 storage Methods 0.000 claims description 17
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 17
- 238000010899 nucleation Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 256
- 239000011229 interlayer Substances 0.000 description 13
- 238000007715 excimer laser crystallization Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 6
- 230000000977 initiatory effect Effects 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000002425 crystallisation Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000007790 solid phase Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 210000000746 body region Anatomy 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 238000007667 floating Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011232 storage material Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium dioxide Chemical compound O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 235000010956 sodium stearoyl-2-lactylate Nutrition 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 229940119177 germanium dioxide Drugs 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 230000005527 interface trap Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000000348 solid-phase epitaxy Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
一種記憶體裝置的製造方法，包括在基板上形成多個交錯的主動層與絕緣層，其中主動層包括主動材料；蝕刻交錯的主動層與絕緣層，以定義多個主動層帶堆疊；蝕刻完成後，引發主動層帶內晶體成長。基板可包括具結晶結構位向的單晶質表面，且主動層帶內的晶體成長可在主動層帶接近側表面處，形成具有基板之結晶位向的結晶材料。引發晶體成長的步驟包括在基板及多個堆疊之上沉積種子層，種子層接觸基板以及多個堆疊中主動層帶的側表面。方法更可包括引發主動層帶內晶體成長後，移除種子層。
Description
本發明是有關於一種積體電路裝置及製造半導體與記憶體裝置的方法，特別是關於一種 三維 (three-dimensional, 3D)記憶體裝置以及此些記憶體裝置中作為記憶單元(memory cell)的通道線(channel line)。
高密度記憶體裝置被設計成包括快閃記憶單元(flash memory cell)陣列或其他種類的記憶單元。於一些範例中，包括薄膜電晶體(thin film transistors, TFT)的記憶單元可排列成3D架構。
一例中，3D記憶體裝置包括被絕緣材料分隔的多個多晶質(poly crystalline)主動層帶(active strip)堆疊。主動層帶可作為位元線(bit line)或字元線(word line)。3D記憶體裝置可包括多個字元線結構正交排列於作為位元線的多個主動層帶堆疊之上。或者，3D記憶體裝置可包括多個位元線結構正交排列於作為字元線的多個主動層帶堆疊之上。包括電荷儲存結構的記憶單元形成於多個堆疊中之主動層帶的側表面與字元線或位元線的交叉處。記憶單元的通道區形成在主動材料層帶內，主動材料層帶可包括多晶矽層帶。記憶單元內的此些多晶質通道區結構可影響3D記憶體裝置的效能。
3D記憶體組態以及其他使用小維度記憶單元的組態引起對記憶體中獨立單元之效能的挑戰。有需求提昇3D記憶體裝置的效能。
一種用以製造記憶體裝置的方法，包括形成主動層帶之多個堆疊，主動層帶包括主動材料，具有側表面且於基板上與絕緣層交錯；在主動層帶之堆疊間形成多個主動材料之垂直層帶，並在交叉處設置記憶元件。位於主動層帶及其中一個垂直層帶內的主動材料包括裝置之記憶單元的通道區。此處描述之方法包括於通道區引發原位晶體成長。
通道區由主動層帶組成，此處描述的製程包括形成多個主動層，主動層包括主動材料，且於基板上與絕緣層交錯；以及蝕刻與絕緣層交錯之主動層，以定義主動層帶之多個堆疊，主動層帶具有側表面且於基板上與絕緣層帶交錯。方法更包括在蝕刻後(因此為原位in situ)於主動層帶內引發晶體成長。主動材料包括多晶矽，且在晶體成長步驟前具有平均晶粒尺寸。矽晶體中的晶粒被晶界(grain boundaries)分隔，易於降低材料的導電性。此外，具有較小平均晶粒尺寸的多晶質矽比具有較大平均晶粒尺寸的多晶質矽更易於降低材料的導電性。晶體成長可增大主動層帶內的平均晶粒尺寸，增進記憶元件中形成於主動層帶之上通道區的導電性，進而增進記憶元件之效能。提昇導電性可用於在單元內儲存多個位元。
根據本技術之一方面，基板可包括具有結晶結構位向之單晶表面，晶體成長步驟可至少在主動層帶接近側表面處形成具有基板之晶體位向的結晶材料。晶體成長步驟包括在基板上及堆疊上沉積種子層，其中種子層與堆疊內主動層帶之側表面接觸，以及接觸基板。種子層包括主動層之主動材料。方法更包括在晶體成長步驟之後，移除種子層。
另提供根據上述方法製作之一積體電路裝置。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
102、103、104、105、112、113、114、115．．．主動層帶
1080a．．．介電電荷陷阱結構
1081．．．穿遂氧化物層
1083a．．．介電電荷陷阱層
1085．．．阻障氧化層
102B、103B、104B、105B、112A、113A、114A、115A．．．位元線結構
109、119．．．串選擇線閘極結構
1110-1150．．．步驟
1200．．．積體電路
1205．．．資料輸入線
1210．．．控制器
1220．．．偏壓安排供應電壓電路
1230．．．匯流排
1240．．．列解碼器
1245．．．字元線
1250．．．存儲解碼器
1260．．．具有結晶通道的3D記憶體陣列
1265．．．位元線
1270．．．行解碼器
1275．．．資料匯流排
1280．．．感應放大器/資料輸入結構
1285．．．資料輸出線
1290．．．輸出電路
125-1-125-N．．．字元線
126、127．．．閘極選擇線
128．．．源極線
1501、210．．．基板
1510．．．堆疊
1520．．．半導體主件
1530、1561、1562、1563、1571、1572．．．連接元件
1540．．．半導體元件
1560．．．基準導體
1570、1590．．．選擇開關
172、173、174、175、1573．．．層間連接器
230、250、270．．．主動層
220、240、260、280．．．絕緣層
330、350、370、530、550、570、630、650、670、900、1070．．．主動層帶
320、340、360、380．．．絕緣層帶
371、373、571、573、671、673．．．側表面
410、510、610．．．種子層
590．．．烘箱
880．．．記憶層
890、1090．．．主動材料層
GB．．．晶界
GSL．．．閘極掃瞄線
LA．．．雷射
ML1、ML2、ML3．．．金屬層
SSL．．．串選擇線
WL0-WLN-1．．．字元線
第1A圖繪示一種三維反及閘(NAND)快閃記憶體裝置的透視圖。
第1B圖繪示另一種三維反及閘快閃記憶體裝置的透視圖。
第2A至第8B圖繪示在記憶單元的通道區中包含結晶材料的記憶體裝置，其製程序列中次組件(sub-assembiles)的俯視圖與剖面圖。
第9圖繪示一種記憶單元中包括結晶材料之主動層帶的透視圖。
第10A至第10B圖繪示包括電荷儲存結構之記憶單元的剖面圖。
第11圖繪示一種製造記憶體裝置的方法實施例的簡化流程圖。
第12圖繪示依照一實施例之積體電路記憶體裝置的簡化方塊圖。
以下參照第1至第12圖提供本發明之實施例的詳細敘述。本發明可以應用在非揮發性記憶體(non-volatile memory)以及嵌入式記憶體(embedded memory)上，包括浮動閘極式記憶體(floating gate memory)以及電荷陷阱式記憶體(charge trapping memory)。
第1A圖繪示一種三維反及閘(NAND)快閃記憶體裝置的透視圖。第1A圖之裝置包括與絕緣層帶交錯的主動層帶堆疊。圖式中係去除絕緣材料以顯示額外結構。舉例來說，位於堆疊中主動層帶之間，以及位於主動層帶堆疊之間的絕緣材料皆被去除。作為一結合基板上週邊電路(未繪示)，且可在半導體基板上製造之三維記憶體陣列的範例，以下將對此結構更加詳細敘述。其他多層電路結構也可用以下敘述的技術形成。
在第1A圖所示的例子中，多層陣列形成在絕緣層上，多層陣列包括多個字元線125-1至125-N，多個字元線與多個堆疊共形。多個堆疊包括位於複數平面的主動層帶112、113、114及115。位於相同平面的主動層帶藉由位元線結構電性耦接(例如102B)。
位元線結構112A、113A、114A及115A終止主動層帶，例如終止多個堆疊內的主動層帶112、113、114及115。如圖所示，此些位元線結構112A、113A、114A及115A電性連接於不同的位元線，用以連接解碼電路，以在陣列中選擇平面。此些位元線結構112A、113A、114A及115A可在同時間被圖案化以定義多個堆疊。
位元線結構102B、103B、104B及105B終止主動層帶，例如終止多個堆疊內的主動層帶102、103、104及105。如圖所示，層間連接器172、173、175、175將位元線結構102B、103B、104B及105B與金屬層內不同的位元線電性連接，例如連接金屬層ML3，用以連接解碼電路，以在陣列中選擇平面。此些位元線結構102B、103B、104B及105B可在同時間被圖案化以定義多個堆疊。
任何主動層帶堆疊係耦接於位元線結構112A、113A、114A、115A或位元線結構102B、103B、104B、105B其中之一，並非耦接兩者。半導體位元線堆疊具有二相反位向其中之一，二相反位向為位元線端至源極線端位向，或源極線端到位元線端位向。舉例來說，主動層帶112、113、114、115之堆疊具有位元線端至源極線端位向，且主動層帶102、103、104、105之堆疊具有源極線端至位元線端位向。
主動層帶112、113、114、115之堆疊係藉由位元線結構112A、113A、114A、115A終止於一端，並通過串選擇線(sting select line, SSL)閘極結構119、閘極選擇線126、字元線125-1至125-N、閘極選擇線127以及藉由源極線128終止於另一端。主動層帶112、113、114、115之堆疊未抵達位元線結構102B、103B、104B、105B。
主動層帶102、103、104、105之堆疊係藉由位元線結構102B、103B、104B、105B終止於一端，並通過串選擇線閘極結構109、閘極選擇線127、字元線125-N至125-1、閘極選擇線126以及藉由源極線終止於另一端(被圖式中其他部分遮蓋)。主動層帶102、103、104、105之堆疊未抵達位元線結構112A、113A、114A、115A。
記憶材料層設置於主動層帶112-115及102-105之表面與多個字元線125-1至125-N交叉處的介面區域。接地選擇線126與127共形於多個堆疊，相似於字元線。
各主動層帶之堆疊藉由位元線結構終止於一端，且藉由源極線終止於另一端。舉例來說，主動層帶112、113、114、115之堆疊藉由位元線結構112A、113A、114A、115A終止，且藉由源極線128終止另一端。在圖式之近端，每隔一主動層帶之堆疊係藉由位元線結構102B、103B、104B、105B終止，且每隔一半導體結構藉由分離源極線終止。在圖式之遠端，每隔一主動層帶之堆疊係藉由位元線結構112A、113A、114A、115A終止，且每隔一半導體結構藉由分離源極線終止。
位元線與串選擇線形成於金屬層ML1、ML2與ML3。位元線耦接於平面解碼器(未繪示)。串選擇線耦接於串選擇線解碼器(未繪示)。
接地選擇線126、127可在定義字元線125-1至125-N之相同步驟中圖案化。接地選擇裝置形成在多個堆疊之表面與接地選擇線126、127的交叉處。串選擇線閘極結構119、109可在定義字元線125-1至125-N之相同步驟中圖案化。串選擇裝置形成在多個堆疊之表面與串選擇閘極結構119、109的交叉處。此些裝置耦接於解碼電路用以在陣列中特定堆疊內選擇串。
在第1A圖的例子中，記憶元件形成於主動層帶112-115及102-105之表面與多個字元線125-1至125-N交叉處的介面區域。操作中，當電壓經由字元線之一施加於記憶元件的閘極結構時，將開啟記憶單元內的通道區，記憶單元對應於閘極結構之下的記憶元件。此處敘述的技術可直接改善記憶單元中通道區的效能，進而改善薄膜記憶體單元的效能，例如第1A圖中的3D陣列。相比於非晶矽或小晶粒多晶矽，大晶粒多晶矽可提供較高的流動性、較大的電流開關比以及較小的功耗。由於具較高的流動性，單元電流可更大，以被感應放大器較佳的感應。此外，藉由較高單元電流，能夠加快讀、寫與抹除的操作速度。較大的電流開關比可提供較小的功耗。此處描述的技術可用於多層式單元(multi-level cell, MLC)操作。
第1B圖繪示另一種三維反及閘(NAND)快閃記憶體裝置的透視圖，其描述於共同待審的美國專利申請案No. 13/772,058，此申請案於此納入參考並如同已被充分說明。記憶體裝置包括記憶單元之反及閘串的陣列，可以是雙閘極垂直通道記憶體陣列(double-gate vertical channel, DGVC)。記憶體裝置包括積體電路基板1501，以及與絕緣材料交錯的多個主動層帶堆疊。堆疊至少包括主動層帶之底面(GSL)、多個主動層帶之中間平面(WLs)，以及主動層帶之頂面(SSLs)。舉例來說，堆疊1510包括主動層帶之底面(GSL)、多個主動層帶之中間平面，範圍自WL0至WLN-1，以及主動層帶之頂面(SSLs)，其中N可以是8、16、32、64依此類推。圖式中係去除絕緣材料以顯示額外結構。舉例來說，位於堆疊中主動層帶之間，以及位於主動層帶堆疊之間的絕緣材料皆被去除。
在第1B圖所示的例子中，多個位元線結構正交排列於多個堆疊之上，並具有與多個堆疊共形的表面。多個位元線結構包括堆疊內的內堆疊半導體主件，以及位於堆疊之上且連接半導體主件1520的連接元件1530。
記憶體裝置包括位於堆疊中多個中間介面(WLs)內之主動層帶側表面，與多個位元線結構中內堆疊主件1520之交叉處1580之介面區域的記憶元件。
基準導體1560設置在主動層帶之底面(GSL)與積體電路基板1501之間。至少一基準線結構正交排列在多個堆疊之上。基準線結構包括以基準導體1560通訊之堆疊中的內堆疊半導體元件1540，以及位於堆疊1510之上且連接半導體元件1540的連接元件1510。半導體元件1540具有比半導體主件1520更高的導電性。
記憶體裝置包括位於主動層帶頂面之介面區域的串選擇開關1590，以及位於主動層帶底面(GSL)之介面區域的基準選擇開關1570。
在第1B圖所示的例子中，記憶體裝置更可包括耦接於多個堆疊內主動層帶的解碼電路。解碼電路可包括字元線解碼電路，以及耦接於多個堆疊內主動層帶頂面(SSL)的串選擇線解碼電路。主動層帶頂面中的串選擇線係被串選擇線解碼電路獨立耦接與控制。
中間平面(WLs)內的主動層帶及底面(GSL)內的主動層帶相互連接，以減少解碼區域，因此降低記憶體裝置整體的尺寸。底面(SSL)內的主動層帶係被獨立解碼，以使正確之位元線解碼。
記憶體裝置可包括連接元件，例如連接元件1561、1562，其連接中間平面(WL)的字元線組；也可包括層間連接器，例如是層間連接器1571、1572，其耦接於連接元件1561、1562之降落區域與字元線解碼電路(未繪示)。降落區域(landing area)位於層間連接器的下表面與連接元件的上表面之間的介面區域。
在第1B圖所示的例子中，用以連接多個中間平面中複數層內之字元線組的層間連接器(例如1571、1572)排列成階梯結構，並連接於多個中間平面中兩個不同層的降落區域。
記憶體裝置可包括接地連接線解碼電路，其耦接於多個堆疊中內主動層帶之至少一底面(GSL)。記憶體裝置可包括連接元件，例如連接元件1563，其連接主動層帶底面(GSL)的接地連接線組；也可包括層間連接器，例如層間連接器1573，其耦接於連接元件內的降落區域與接地選擇線解碼電路(未繪示)。降落區域位於層間連接器的下表面與連接元件的上表面之間的介面區域，例如是層間連接器1573與連接元件1563。
在第1B圖所示的例子中，記憶體裝置包括第一重疊導電層(未繪示)，其連接於多個位元線結構，第一重疊導電層包括耦接於感應電路的多個總體位元線(global bit line)。記憶體裝置更包括第一重疊導電層(未繪示)，其連接於至少一個基準導體結構並耦接於基準電壓源。
第2A至第8B圖繪示一記憶體裝置之範例製程序列中，其次組件的X-Y平面俯視圖與X-Z平面剖面圖，此記憶體裝置之記憶單元的通道區中包含結晶材料。作為參照，第2A圖至第8B圖中的X、Y、Z維度係對應第1A圖及第1B圖中的X、Y、Z軸，其中Y軸位於水平方向，平行結構中的主動層帶；Z軸位於垂直方向，與結構中的主動層帶正交；X軸位於水平方向，與Y軸正交。在第2A至第8B圖中，主動層帶可作為位元線(例如第1A圖之位元線102-105、112-115)或字元線(例如第1B圖之WL0-WLN-1)。
第2A圖繪示半成品記憶體裝置，其形成在基板210上之多個主動層(例如230、250、270)與絕緣層(例如220、240、260、280)交錯的剖面圖。雖然圖式中僅繪示3個主動層，但在實施例中，主動層的數量可以為8、16、32、64…等。多個主動層中的主動層包括主動材料。主動材料可包括多晶質矽(polycrystalline silicon)或多晶矽(polysilicon)。絕緣層可包括氧化物材料。基板210具有晶體結構方向。第2B圖為半成品記憶體裝置的上視圖，繪示頂部的絕緣層280。
第3A圖繪示基板210上多個主動層帶堆疊(例如330、350、370)與絕緣層帶(例如320、340、360、380)交錯的剖面圖。藉由蝕刻製程切開主動層及絕緣層，自多個主動層(第2A圖之230、250、270)及絕緣層(第2A圖之220、240、260、280)蝕刻堆疊，並於基板210處停止。主動層帶包括主動材料，且具有側表面(371、373)。主動層帶(330、350、370)可作為位元線(第1A圖之位元線102-105、112-115)或字元線(第1B圖之WL0-WLN-1)。第3B圖為堆疊的上視圖，繪示頂部的絕緣層帶380以及堆疊間基板210的上表面。
第4A圖繪示種子層410(seeding layer)沉積在多個堆疊及基板上方，其中種子層410接觸多個堆疊中主動層帶(330、350、370)的側表面(371、373)，且接觸基板210。如上所述，主動層帶(330、350、370)可作為位元線(第1A圖之位元線102-105、112-115)或字元線(第1B圖之WL0-WLN-1)。種子層410可包括主動層帶的主動材料，例如是多晶質矽，或包括相容於主動層之主動材料結晶行為(crystallization behavior)的材料。種子層410可具有約介於1奈米(nm)至100奈米的厚度。第4B圖繪示位於多個堆疊及基板上之種子層410的上視圖。在一些製程範例中，可不需要或不使用種子層410。不過，如同基板可提供晶體位向(crystal orientation)一樣，種子層可以在單晶基板與多晶質主動區域間形成晶體成長連接。
多晶質矽用以製造薄膜電晶體。多晶質矽是一種包括相對較小之矽晶體平均晶粒尺寸的材料。舉例來說，在最初沉積主動層時，多晶矽的平均晶粒尺寸範圍可介於1奈米至100奈米。如上所述在蝕刻製程後形成主動層帶之多晶質矽之矽晶體的較小晶粒，可藉由利用熱能量或雷射能量之退火製程轉變成較大的單晶矽，使多晶矽之晶體成長，產生較大的平均晶粒尺寸。舉例來說，主動層帶可具有小於10奈米的寬度，而在晶體成長後，增加的平均晶粒尺寸可具有至少20奈米的寬度。
矽晶體中的晶粒被薄晶界(grain boundaries)分隔。於晶界中不同位向的晶粒碰撞，產生電子屏障與介面陷阱。接近晶界的區域可包含矽晶體結構中被取代的原子，以及轉移至晶界的雜質。因此，晶界易於降低材料的導電性。對於較小或較大的晶粒，晶界通常只有幾奈米寬。故在較大的晶粒內，單位體積中僅有少數的晶界，解釋了材料中較小的碎片；而在較小的晶粒中，單位體積內有較多的經解，解釋了材料中較大的碎片。據此，增加記憶單元中用以形成通道區之多晶質矽之矽晶體的晶粒尺寸，可以增進通道的效能，例如可增加材料於「開」狀態時的導電性。
在使用熱能的退火製程中，控制退火時期需要相對較高的退火溫度。使用熱能的退火製程可使晶體成長，產生晶粒尺寸增加的多晶質矽。在一結構中，晶體成長可在具有單晶表面的主動層中產生通道區。如第3A圖所示，晶體成長的維度可以X、Y、Z方向描述。在X方向中，若主動層帶如第1A圖的實施例作為位元線，則晶體成長被位元線的臨界尺度(critical dimension)限制，若主動層帶如第1B圖的實施例作為字元線，則晶體成長被字元線的臨界尺度限制。在Z方向中，晶體成長被主動層帶的薄膜厚度限制。Y方向較X方向為長，且電流路徑為Y方向。主動層帶Y方向上的單晶表面或具較大晶粒尺寸的表面可增加單元電流。在實施例如是固相結晶法(solid-phase crystallization, SPC)或準分子雷射結晶法(Excimer laser crystallization)的退火製程後，X方向與Z方向的晶粒尺寸可能改變，但會被相對小之臨界尺寸，以及夾合各主動層帶之上或下的絕緣層帶(第3A圖之320、340、360、380)限制。但由於主動層帶在Y方向上的尺寸較長，沿著Y方向之晶粒尺寸的增長可大於X及Z方向。固相結晶(SPC)或固相磊晶(solid-phase epitaxial, SPE)為退火製程的一種例子。應用在多晶質矽時，固相結晶需要在攝氏600度的烘箱或高溫爐中超過24小時退火，或在超過攝氏1000度的環境中放置30分或1小時以快速退火。固相結晶法於期刊Applied Surface Science, 154-155(2000) 95-104中之文章 “Excimer laser crystallization techniques for polysilicon TFTs” 的96頁第2段討論，作者為Fortunato等人，此處將此文章納入參考。
在使用雷射能量的退火製程中，短波長、高強度的紫外線雷射脈衝可用以加熱沉積之多晶矽材料的表面，使其高於矽的熔點而不會損壞或融化基板。接著熔融之矽在冷卻時結晶。藉由控制雷射脈衝的時間以及溫度，可長成較大晶粒的矽晶體。舉例來說，剖面或主動層帶維度之剖面方向的晶粒尺寸ok可成長約10奈米。舉例來說，在主動層帶Y方向上的晶粒尺寸可成長約10000奈米或更大。沉積後未經熱處理之非晶矽的晶粒尺寸約小於5奈米。藉由固相磊晶(600℃，24小時)、高溫(1000℃，30分)或準分子雷射結晶，Y方向上的晶粒尺寸可成長至10000奈米或更大。在X方向中，若主動層帶如第1A圖的實施例作為位元線，則晶體成長被位元線的臨界尺度(critical dimension)限制，若主動層帶如第1B圖的實施例作為字元線，則晶體成長被字元線的臨界尺度限制。在Z方向中，晶體成長被主動層帶的薄膜厚度限制。由於單元電流在Y方向上流動，增加Y方向上的晶粒尺寸很重要。較少的晶界與Y方向上較大的晶粒尺寸可增加單元電流。
此外，其他如快速熱退火(rapid thermal anneal, RTA)、峰值退火(spike anneal)及懸浮區晶體成長(floating zone crystal growth)等方法亦可用於使主動層帶的晶體成長。快速熱退火為一種用於製造半導體裝置的製程，包括一次加熱單晶圓以影響其特性。可設計特定的熱處理方法以造成不同影響。尖峰退火係在製造時控制半導體裝置之區域的退火溫度及時間，以產生前峰值期(pre-spike period)、峰值期(spike period)與後峰值期(post-spike period)。懸浮區晶體成長為一種使用晶種(seed crystal)啟動晶體成長的方法，其加熱多晶質材料以透過多晶質材料產生本地熔融帶(molten zone)。熔融帶帶走雜質，進而減少多晶質材料之雜質濃度，產生單晶。藉由此些方法，可加熱晶圓使主動層帶(330、350、370)之主動材料的晶體成長，使其至少在主動層帶(370)的側表面(371、373)處形成具有基板210之結晶結構位向的結晶材料，其中基板可作為結晶材料之晶種。
第5A圖繪示藉由熱能退火製程使主動層帶晶體成長。主動層帶(530、550、570)可作為位元線(第1A圖之位元線102-105、112-115)或字元線(第1B圖之WL0-WLN-1)。在第5A圖所示的例子中，記憶體裝置放置在熱環境下，例如是烘箱590並實施退火製程。退火製程係依退火週期之退火溫度控制。可結合不同的退火溫度與退火週期以成長多晶矽中矽晶體的晶粒尺寸。在一實施例中，退火溫度約為600℃且退火週期大於24小時，在另一實施例中，退火溫度約為1000℃且退火週期介於30-60分。基板210位於主動層之下且間隔一小段距離，因此種子層510(可包括多晶質矽)能提供矽來源，於退火製程時連接矽基板210。
作為上述退火製程的結果，主動層帶(330、350、370)之主動材料的晶體成長使其至少在主動層帶(370)的側表面(371、373)處形成具有基板210之結晶結構位向的結晶材料。主動材料內的多晶質矽在晶體成長之前具有平均晶粒尺寸。退火亦可應用於第1B圖所示之垂直通道裝置，使用於提供通道區的主動材料晶體成長。晶體成長增加了平均晶粒尺寸，進而增進通道區開啟時通道區的導電性，其中通道區形成在包括結晶材料的主動層帶之上。提昇之導電性可在單元內儲存多個位元。第5B圖繪示在種子層510與主動層帶(530、550、570)晶體成長之後，覆蓋在基板以及多個堆疊上之種子層510的俯視圖。
第6A圖繪示另一種藉由雷射能量退火使主動層帶之晶體成長。主動層帶(530、550、570)可作為位元線(第1A圖之位元線102-105、112-115)或字元線(第1B圖之WL0-WLN-1)。第5A圖所敘述之關於種子層以及增加主動材料內多晶質矽之晶粒尺寸同樣適用於第6A圖。在第6A圖所示的例子中，使用另一種以雷射能量退火的製程加熱主動層帶之至少一側表面。用於多晶矽薄膜電晶體(TFTs)之製造的準分子雷射結晶技術為以雷射能量退火的一個例子。準分子雷射結晶技術可在主動層帶(671、673)的表面產生高溫，而不會過量加熱(<400℃)基板210。準分子雷射結晶技術於期刊Applied Surface Science, 154-155(2000) 95-104中之文章 “Excimer laser crystallization techniques for polysilicon TFTs” 的96頁第2段討論，此處將此文章納入參考。
作為上述以雷射能量退火製程的結果，主動層帶(630、650、670)之主動材料的晶體成長使其至少在接近主動層帶(670)的側表面(671、673)處形成具有基板210之結晶結構位向的結晶材料。主動材料內的多晶質矽在晶體成長之前具有平均晶粒尺寸。晶體成長增加了平均晶粒尺寸，進而增進通道區開啟時通道區的導電性，其中通道區形成在包括結晶材料的主動層帶之上。提昇之導電性可在單元內儲存多個位元。第6B圖繪示在種子層610與主動層帶(630、650、670)晶體成長之後，覆蓋在基板以及多個堆疊上之種子層610的俯視圖。
第7A圖繪示種子層(自第5A圖，510)自基板210與堆疊移除之後，基板210上主動層帶(530、550、570)與絕緣層帶(320、340、360、380)交錯之多個堆疊的剖面圖，其中主動層帶包括結晶材料。如上所述，主動層帶(530、550、570)可作為位元線(第1A圖之位元線102-105、112-115)或字元線(第1B圖之WL0-WLN-1)。種子層可用例如化學乾式蝕刻之類的蝕刻製程移除。化學乾式蝕刻為一種可對多晶質矽及氮化矽提供較二氧化矽高之蝕刻選擇率(etch selectivity)的製程。化學乾式蝕刻可對多晶質矽提供較氧化物高的選擇性，且可等向性蝕刻，以在不損壞絕緣層帶(320、340、360、380)的情況下移除種子層610。第7B圖繪示堆疊的俯視圖，其顯示絕緣層帶380之頂部，以及主動層帶中包括結晶材料之堆疊之間的基板210的上表面。
在第8A圖所示的例子中，記憶層880形成在多個主動層帶堆疊之上，記憶層880與堆疊中主動層帶(530、550、570)的側表面接觸。如上所述，主動層帶(530、550、570)可作為位元線(第1A圖之位元線102-105、112-115)或字元線(第1B圖之WL0-WLN-1)。在一實施例中，記憶層880可包括電荷儲存材料，並形成電荷儲存結構。電荷儲存材料可包括介電電荷儲存材料，例如是能帶工程(bandgap engineering)結構的ONONO(oxide-nitride-oxide-nitride-oxide，氧化矽-氮化矽-氧化矽-氮化矽-氧化矽)材料，也可包括浮動式閘極電荷儲存結構。第二主動材料層890形成在記憶層880之上，且與記憶層共形。第二主動材料層890接著可被蝕刻，以定義多個正交排列在堆疊內多個主動層帶之上的結構，此結構與堆疊內多個主動層帶共形。多個結構可為第1A圖繪示之多個字元線125-1至125-N，或是如第1B圖所示之包括內堆疊半導體主件1520的多個位元線結構。記憶單元設置於主動層帶之側表面與多個結構交叉處的介面區域內，其中記憶單元在主動層帶內具有通道區。第8B圖繪示位於多個堆疊上之第二主動材料層890的上表面，以及堆疊之間基板210的上表面。
第9圖為記憶單元內包括結晶材料之主動層帶900的透視圖。主動層帶可設置成如第1A圖之主動層帶(120-105、112-115)，或第1B圖之主動層帶(WL0-WLN-1)。作為參照，第9圖中的X、Y、Z維度係對應第1A圖及第1B圖中的X、Y、Z軸，其中Y軸位於水平方向，平行結構中的主動層帶；Z軸位於垂直方向，與結構中的主動層帶正交；X軸位於水平方向，與Y軸正交。在第9圖中，主動層帶可作為位元線(例如第1A圖之位元線102-105、112-115)或字元線(例如第1B圖之WL0-WLN-1)。
在第1A圖及第1B圖的結構中，雙閘極記憶單元的通道形成在沿著Y維度之主動層帶(第1A圖：102-105、112-115，第1B圖：WL0-WLN-1)的通道主體區內。通道主體區具有通道主體寬度W，其主要由主動層帶在Z方向上的厚度決定。通道主體區在電流方向或Y維度上具有長度L，主要由穿過對應之主動層帶的字元線結構(第1A圖125-1至125-N)、位元線結構(第1B圖之1520)或閘極結構在Y維度上的寬度決定。通道主體區具有通道主體深度D，主要由主動層帶於X維度上的寬度決定。雙閘極記憶單元的通道深度D為一動態變數，由單元的門檻值(cell threshold)、閘極電壓、電流強度與摻雜濃度之類的特徵決定。在雙閘極通道單元中，兩側的閘極電壓係相同，具有通道主體寬度與長度的通道自相反側表面向內延伸，在單元偏壓(cell bias)超過門檻值的條件下電流流動。當雙閘極記憶單元關閉時，閘極電壓低於門檻值，具有通道主體寬度及長度的空乏區亦自相反側表面向內延伸。
雙閘極記憶單元在多個主動層帶堆疊內其中一個主動層帶的通道主體區中具有通道主體(例如第1A圖之102-105、112-115；第1B圖之WL0- WLN-1)，其中通道主體具有相對的第一側表面與第二側表面。雙閘極記憶單元更具有位於第一側表面及第二側表面上的電荷儲存結構，以及伏(overlying)在電荷儲存結構上的閘極結構，其中閘極結構沿著第一及第二側表面具有寬度，主動層帶內之結晶材料沿著第一及第二側表面方向之晶粒尺寸大於閘極結構的寬度，其中沿著第一與第二側表面之方向為電流流經所述主動層帶的方向或Y維度。
如第9圖所示，藉上述之熱能量或雷射能量退火製程晶體成長後的主動層帶900具有增大晶粒尺寸。在應用退火製程至主動層帶前，最初沉積之主動層帶的多晶矽的平均晶粒尺寸範圍可介於1奈米至100奈米。在晶體成長之後，增大平均晶粒尺寸至少為40奈米。如前所述， 在X方向中，若主動層帶如第1A圖的實施例作為位元線，則晶體成長被位元線的臨界尺度限制，若主動層帶如第1B圖的實施例作為字元線，則晶體成長被字元線的臨界尺度限制。如前所述，在Z方向中，晶體成長被主動層帶之上或下的絕緣層限制。一實施例中，如第9圖所示，在Y方向與相對之晶界內的增大晶粒尺寸可大於主動層帶之通道區的長度L，或大於字元線結構之Y維度的寬度。在另一實施例中，Y方向內的增大晶粒尺寸可大於兩雙閘極記憶單元的節距(pitch)，其中一個雙閘極記憶單元的節距為2F，且1F為字元線結構在Y方向上的寬度或主動層帶之通道主體的長度。在其他實施例中，Y方向之增加晶粒尺寸可大於100奈米、500奈米、1000奈米或10000奈米。
舉例來說，若32個雙閘極記憶單元形成在主動層帶上(例如第9圖之元件900) ，每個雙閘極記憶單元之節距為2F(F例如為40奈米)，則6個雙閘極記憶單元可以Y方向上500奈米的增大晶粒尺寸形成在部份的主動層帶上(2F*6=480)。相似的，60個雙閘極記憶單元可以Y方向上5000奈米的增大晶粒尺寸形成在部份的主動層帶上。
此外，可形成層間連接器 (例如第1A圖之172、173、174、175；第1B圖之1571、1572) 藉由位元線結構(例如第1A圖之102B、103B、104B、105B)或連接元件(例如第1B圖之1561-1562)分別連接堆疊中的主動層帶(例如第1A圖之位元線102-105；第1B圖之WL0-WLN-1或第8A圖之530、440、570)。可形成圖案化之導線(例如第1A圖之ML3)分別連接層間連接器。
積體電路裝置(例如第1A圖及第1B圖描述的記憶體裝置)可包括電路系統以在讀取操作時導入大於每平方公分102安培(102A/cm2)的電流密度至多個主動層帶堆疊的主動層帶中。舉例而言，電流密度可介於每平方公分102安培至108安培(102-108A/cm2)。舉例而言，主動層帶可為第9圖繪示的主動層帶900。
第10A圖為包括介電電荷儲存結構1080a之記憶單元的剖面圖。記憶單元內的主動層帶1070在接近主動層帶1070之側表面處包括具有基板(第8A圖210)之結晶結構位向的結晶材料。主動層帶(1070)可作為位元線(第1A圖之位元線102-105、112-115)或字元線(第1B圖之WL0-WLN-1)。如同前述，結晶材料可增進記憶單元的導電性。介電電荷陷阱結構1080a包括穿遂氧化物層1081、介電電荷陷阱層1083a以及阻障氧化層1085。主動材料層1090形成在介電電荷陷阱結構1080a之上。主動材料層1090可被蝕刻，以定義多個正交排列在主動層帶之上且與主動層帶共形的結構。多個結構可為第1A圖繪示之多個字元線125-1至125-N，或是如第1B圖所示之包括內堆疊半導體主件1520的多個位元線結構。第10B圖為包括另一種電荷儲存結構1080b之記憶原件的剖面圖。關於第10A圖的敘述亦可應用於第10B圖。第10B圖的相異處為其另一種電荷儲存結構1080b在穿遂氧化層1081及阻障氧化層1085間包括多晶矽浮動閘極層1083b。
第11圖為記憶體裝置製造方法之一實施例的簡化流程圖。方法包括在基板上形成多個交錯的主動層與絕緣層，其中主動層包括主動材料(1110)。主動材料可包括多晶質矽。方法包括蝕刻多個交錯的主動層與絕緣層，以定義多個主動層帶堆疊，其中主動層帶包括主動材料，具有側表面，且與絕緣層帶在基板上交錯(1120)。方法可包括在基板及多個堆疊之上沉積種子層，種子層接觸基板以及多個堆疊中主動層帶的側表面(1130)。方法包括引發主動層帶內晶體成長(1140)，可採使用熱能或雷射能量的退火製程。基板包括具結晶結構位向的單晶質表面。主動層帶中的晶體成長在主動層帶接近側表面處，形成具有基板之結晶位向的結晶材料。方法更可包括在引發主動層帶內晶體成長後，移除種子層(1150)。
引發晶體成長可包括將主動層帶內的主動材料自第一狀態轉變成第二狀態。舉例來說，第一狀態可為非晶態(amorphous state)，而第二狀態可為多晶質態(polycrystalline state)或結晶態(crystalline state)。在另一例中，第一狀態可為熔融態(molten state)，第二狀態可為結晶態。在又一例中，第一狀態可為微多晶態(tiny polycrystalline state)，第二狀態可為較大或極大的為多晶態或結晶態。也可以從一個晶體狀態改變到另一個晶體狀態。
第12圖係依據本發明之一實施例之簡單積體電路記憶體裝置的方塊圖。積體電路1200包括在基板上的記憶陣列1260。記憶陣列包括在記憶單元之通道區內的結晶材料。具有結晶材料之通道區可藉由熱退火引起的結晶化，而具有較原始沉積之多晶矽大的多晶矽晶粒尺寸。具有結晶材料之通道區可具有與基板相同的結晶結構位向或晶粒尺寸。
列解碼器1240耦接至多個字元線1245，且在記憶陣列1260中沿著列設置。行解碼器1270耦接記憶陣列1260中沿著行設置的多個位元線1265，用以從記憶陣列1260中之記憶單元讀取及編程資料。存儲解碼器1250耦接匯流排1255上記憶陣列1260內的多個存儲器。位址由匯流排1230傳送至行解碼器1270、列解碼器1240與存儲解碼器1250。方塊1280內之感測放大器與資料輸入結構耦接於行解碼器1270，本例中係經由資料匯流排1275耦接。感測資料從感測放大器，經由資料輸出線1285傳送至輸出電路1200。方塊1280的資料輸入結構經由資料輸入線1205，從積體電路1200的輸入/輸出埠、或從積體電路1200內部或外部其他的資料來源接收資料，積體電路700可包括其他電路720，例如為通用處理器、或特殊用途電路、或提供單晶片系統(system-on-a-chip)功能(由記憶陣列1260所支援)模組的組合。
在第12圖所示的例子中，控制器1210使用偏壓安排狀態機以控制偏壓安排供應電壓產生的邏輯，或控制經由電壓源或偏壓安排供應電壓電路1220供應的電壓，例如讀取及編程電壓。控制器可包括用以操作多層式單元(MLC)之編程與讀取的模組。控制器可使用習知的特殊用途邏輯電路實現。在另一實施例中，控制器包括通用處理器，可實現於同一積體電路上，執行電腦程式以控制裝置的操作。在又一實施例中，控制器可使用特殊用途邏輯電路與通用處理器的組合以實現之。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102、103、104、105、112、113、114、115．．．主動層帶
102B、103B、104B、105B、112A、113A、114A、115A．．．位元線結構
109、119．．．串選擇線閘極結構
125-1-125-N．．．字元線
126、127．．．閘極選擇線
128．．．源極線
172、173、174、175．．．層間連接器
ML1、ML2、ML3．．．金屬層
Claims (11)
- 【第1項】一種製造半導體裝置的方法，包括下列步驟：
形成複數個主動層，所述主動層包括一主動材料，且於一基板上與絕緣層交錯；
蝕刻與絕緣層交錯之所述主動層，以定義主動層帶之複數個堆疊，所述主動層帶具有側表面且於所述基板上與絕緣層帶交錯；以及
於包括所述主動材料的所述主動層帶內引發晶體成長。 - 【第2項】如申請專利範圍第1項所述之方法，其中所述基板具有一單晶表面，所述單晶表面具一晶體位向，所述晶體成長步驟至少在所述主動層帶接近側表面處形成具有所述晶體位向的結晶材料，
其中所述主動材料包括多晶矽，所述多晶矽在所述晶體成長步驟前具有一平均晶粒尺寸，所述晶體成長步驟增加所述平均晶粒尺寸，
其中所述主動層帶具有小於10奈米的第一寬度，增加後的所述平均晶粒尺寸具有至少40奈米的第二寬度。 - 【第3項】如申請專利範圍第1項所述之方法，更包括：
形成電荷儲存結構於所述主動層帶之所述堆疊之上，其中所述電荷儲存結構與所述堆疊中所述主動層帶之側表面接觸；
形成導線於所述電荷儲存結構之上，所述導線正交排列於所述堆疊中所述主動層帶之上；
其中記憶單元設置在所述主動層帶之側表面與所述導線交叉處的介面區域內，所述記憶單元在所述主動層帶內具有通道區。 - 【第4項】如申請專利範圍第1項所述之方法，其中所述晶體成長步驟包括在所述基板上及所述堆疊上沉積一種子層，其中所述種子層與所述堆疊內所述主動層帶之側表面接觸，且所述種子層接觸所述基板。
- 【第5項】如申請專利範圍第1項所述之方法，其中所述晶體成長步驟包括以熱能退火。
- 【第6項】如申請專利範圍第1項所述的方法，其中所述晶體成長步驟包括將所述主動層帶內的所述主動材料從一第一狀態轉變成一第二狀態。
- 【第7項】一種積體電路裝置，包括：
一基板；
主動層帶之複數個堆疊，所述主動層帶具有側表面且與絕緣層帶在基板上交錯，其中所述主動層帶包括一結晶材料；
一雙閘極記憶單元，包括具有相對之第一與第二側表面的通道主體、電荷儲存結構以及一閘極結構，通道主體位於主動層帶之所述堆疊內的一主動層帶內，所述電荷儲存結構位於第一與第二側表面之上，所述閘極結構伏於所述電荷結構上，所述閘極結構沿著第一與第二側表面具有一寬度，使所述主動層帶內之結晶材料沿著第一與第二側表面之一方向的一晶粒尺寸大於所述閘極結構的所述寬度，其中所述方向為電流流經所述主動層帶的方向。 - 【第8項】如申請專利範圍第7項所述之積體電路裝置，其中沿第一與第二側表面之所述方向內之所述主動層帶之所述結晶材料的晶粒尺寸大於100奈米。
- 【第9項】如申請專利範圍第7項所述之積體電路裝置，更包括：
電荷儲存結構，形成於主動層帶之所述堆疊之上，其中所述電荷儲存結構與所述堆疊中主動層帶之側表面接觸；
導線，形成於所述電荷儲存結構之上，且正交排列於所述堆疊之主動層帶之上；
其中記憶單元設置在主動層帶之側表面與所述導線交叉處的介面區域內，所述記憶單元在主動層帶內具有通道區。 - 【第10項】如申請專利範圍第9項所述之積體電路裝置，其中所述堆疊內的主動層帶作為字元線，且所述導線作為位元線。
- 【第11項】一種製造記憶體裝置的方法，包括下列步驟：
形成主動層帶之複數個堆疊，主動層帶包括一主動材料，具有側表面且於一基板上與絕緣層交錯；
在主動層帶之所述堆疊間形成複數個主動材料之垂直層帶，其中位於主動層帶及其中一個垂直層帶間的所述主動材料包括裝置之記憶單元的通道區，以及；
於通道區引發原位晶體成長。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201361780921P | 2013-03-13 | 2013-03-13 | |
| US13/934,638 US8933457B2 (en) | 2013-03-13 | 2013-07-03 | 3D memory array including crystallized channels |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201436322A true TW201436322A (zh) | 2014-09-16 |
| TWI495173B TWI495173B (zh) | 2015-08-01 |
Family
ID=51523597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW103100732A TWI495173B (zh) | 2013-03-13 | 2014-01-08 | 積體電路裝置及製造半導體與記憶體裝置的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8933457B2 (zh) |
| CN (1) | CN104134669B (zh) |
| TW (1) | TWI495173B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI559508B (zh) * | 2014-12-15 | 2016-11-21 | 旺宏電子股份有限公司 | 三維堆疊半導體結構及其製造方法 |
| TWI645549B (zh) * | 2016-03-11 | 2018-12-21 | 日商東芝記憶體股份有限公司 | 半導體記憶裝置及其製造方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9276011B2 (en) | 2013-03-15 | 2016-03-01 | Micron Technology, Inc. | Cell pillar structures and integrated flows |
| CN104253026A (zh) * | 2013-06-27 | 2014-12-31 | 上海和辉光电有限公司 | 制备多晶硅层的方法 |
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| US9431410B2 (en) | 2013-11-01 | 2016-08-30 | Micron Technology, Inc. | Methods and apparatuses having memory cells including a monolithic semiconductor channel |
| US9437604B2 (en) * | 2013-11-01 | 2016-09-06 | Micron Technology, Inc. | Methods and apparatuses having strings of memory cells including a metal source |
| US9397111B1 (en) * | 2015-10-30 | 2016-07-19 | Sandisk Technologies Llc | Select gate transistor with single crystal silicon for three-dimensional memory |
| US10490602B2 (en) | 2017-09-21 | 2019-11-26 | Micron Technology, Inc. | Three dimensional memory arrays |
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| DE102018108908B4 (de) | 2017-11-21 | 2022-09-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Struktur und Bildungsverfahren einer Halbleitervorrichtung mit Kondensatoren |
| US10748986B2 (en) * | 2017-11-21 | 2020-08-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of semiconductor device with capacitors |
| KR102487371B1 (ko) | 2018-06-22 | 2023-01-11 | 삼성전자주식회사 | 수직형 반도체 소자 |
| KR102689650B1 (ko) * | 2018-10-25 | 2024-07-31 | 삼성전자주식회사 | 3차원 반도체 소자 |
| US11024736B2 (en) * | 2019-08-09 | 2021-06-01 | Micron Technology, Inc. | Transistor and methods of forming integrated circuitry |
| US10964811B2 (en) * | 2019-08-09 | 2021-03-30 | Micron Technology, Inc. | Transistor and methods of forming transistors |
| WO2021030127A1 (en) | 2019-08-09 | 2021-02-18 | Micron Technology, Inc. | Transistor and methods of forming transistors |
| JP2021048256A (ja) * | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
| US11637175B2 (en) | 2020-12-09 | 2023-04-25 | Micron Technology, Inc. | Vertical transistors |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6531727B2 (en) * | 2001-02-09 | 2003-03-11 | Micron Technology, Inc. | Open bit line DRAM with ultra thin body transistors |
| KR101527192B1 (ko) * | 2008-12-10 | 2015-06-10 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그의 제조방법 |
| KR20110040461A (ko) * | 2009-10-14 | 2011-04-20 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| JP5641779B2 (ja) * | 2010-05-18 | 2014-12-17 | 株式会社日立製作所 | 不揮発性記憶装置およびその製造方法 |
| KR101811308B1 (ko) * | 2010-11-10 | 2017-12-27 | 삼성전자주식회사 | 저항 변화 체를 갖는 비 휘발성 메모리 소자 및 그 제조방법 |
| US8630114B2 (en) * | 2011-01-19 | 2014-01-14 | Macronix International Co., Ltd. | Memory architecture of 3D NOR array |
| TWI490862B (zh) * | 2011-01-19 | 2015-07-01 | Macronix Int Co Ltd | 改良位元線電容單一性之３ｄ陣列記憶體結構 |
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- 2013-07-03 US US13/934,638 patent/US8933457B2/en active Active
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2014
- 2014-01-08 TW TW103100732A patent/TWI495173B/zh active
- 2014-03-07 CN CN201410082784.7A patent/CN104134669B/zh active Active
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Also Published As
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|---|---|
| US20140264353A1 (en) | 2014-09-18 |
| TWI495173B (zh) | 2015-08-01 |
| US8933457B2 (en) | 2015-01-13 |
| CN104134669A (zh) | 2014-11-05 |
| CN104134669B (zh) | 2017-04-26 |
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