CN101065807A - 整合传统式静态随机存储器与闪存单元的新式非易失性静态随机存储器内存单元结构 - Google Patents

Abstract

本发明公开了一种非易失性静态随机存储器(NVSRAM)数组，在一基板上具有一由整合型非易失性静态随机存储器电路以行列排列方式形成的数组。整合型非易失性静态随机存储器电路的每一者皆包括一静态随机存储器单元、一第一及一第二非易失性内存组件。静态随机存取记忆单元具有一锁存式内存组件，与第一及第二非易失性内存组件相通信，以接收并永久保持来自锁存式内存组件的数字信号。一电源检测电路被用以检测一电源中断及一电源启动，并使电源检测及电源启动的检测与多数个整合型非易失性静态随机存储器电路相通信。

Description

整合传统式静态随机存储器与闪存单元的新式非易失性静态随机存储器内存单元结构

技术领域

本发明涉及随机存储器(RAM)电路，尤其指一种整合型非易失性静态随机存储器(NVSRAM)电路。

背景技术

静态随机存储器(SRAM)为本领域所熟知，其是由一双稳态晶体管触发器或锁存电路组成。参照图1a及图1b，反相器I1 5及I2 10互相耦接并使反相器I1 5的输出与反相器I2 10的输入相接，且反相器I2 10的输出与反相器I1 5的输入相接，以构成双稳态锁存电路。存取晶体管Ma1 15具有一第一源极/漏极端及一第二源极/漏极端，且所述第一源极/漏极端与反相器I1 5的输入端及反相器I2 10的输出端相接，第二源极/漏极端则与位线BL 25相接。存取晶体管Ma2 20具有一第一源极/漏极端及一第二源极/漏极端，所述第一源极/漏极端与反相器I2 10的输入端与反相器I1 5的输出端相接，所述第二源极/漏极端则与位线BL 30相接。存取晶体管Ma1 15与Ma2 20的栅极连接至字符线WL 35，以接收访问所述内存单元的启动信号。

在实际操作中，位线BL 25及BL 30分别被预充数据，所述数据是预定被写入内存单元或预定从内存单元中读取。字符线WL 35被设定为一足以启动存取晶体管Ma1 15及Ma2 20的电压位，且代表预定被写入或读取自内存单元的二进制数据被传送或取得自所述内存单元。

反相器I1 5是由n型MOS晶体管Mn1 9及p型MOS晶体管Mp1 7组成的CMOS反相器所构成。同样地，反相器I2 10是由n型MOS晶体管Mn2 13及p型MOS晶体管Mp2 11组成的CMOS反相器所构成。n型MOS晶体管Mn1 9与p型MOS晶体管Mp1 7的栅极连接至n型MOS晶体管Mn2 13与p型MOS晶体管Mp2 11的共享漏极，且n型MOS晶体管Mn2 13及p型MOS晶体管Mp2 11的栅极连接至n型MOS晶体管Mn1 9及p型MOS晶体管Mp17的共享漏极，以构成交叉相接设置，以形成所述双稳态触发器。n型MOS晶体管Mn1 9及p型MOS晶体管Mp1 7的源极连接至接地电压源，且p型MOS晶体管Mp1 7及Mp2 11的源极连接至电源供应电压源VDD。

如上所述，位线BL 25及BL 30被预充电，以执行所要进行的写入及读取自静态内存单元的动作。举例而言，若代表一二进制数“1”的数字信号被预定写至静态内存单元，则位线BL 25被设定为电源供应电压源VDD的电压减去一MOS晶体管的临界电压VT，而位线BL 30实质上被设定成为地电压。字符线WL 35被设定为一足以启动存取晶体管Ma1 15及Ma2 20的电压位，代表二进制数“1”的数字信号开启n型MOS晶体管Mn2 13，并关闭p型MOS晶体管Mp2 11，出现在位线BL 30的互补二进制数“0”开启p型MOS晶体管Mp1 7，并关闭n型MOS晶体管Mn1 9，从而对所述触发器做设定动作。用于读取静态随机存储器单元时，位线BL 25及BL 30被预充电至一电压，约等于所述电源供应电压源VDD电压位的一半，且字符线WL 35被设定至足以启动存取晶体管Ma1 15及Ma2 2的电压位。出现在n型MOS晶体管Mn1 9及p型MOS晶体管Mp1 7的数字信号被传送至位线BL 25，且出现在n型MOS晶体管Mn2 13及p型MOS晶体管Mp2 11的数字信号被传送至位线BL 30，且位线BL 25和BL 30被连接至一位线感测放大器，以再产生所述二进制数据。

保持在所述内存单元中的数据是易失性的，因为任何的电源供应电压源的中断都会造成所述数据的丢失。非易失性随机存储器能取代易失性静态随机存储器，所述非易失性随机存储器是由一浮置栅极晶体管组成，所述浮置栅极晶体管的一浮置栅极上具有一电荷，用以修正浮置栅极晶体管的临界电压VT，并用以指出保持在所述非易失性随机存储器单元中的二进制数据的状态。非易失性随机存储器的单元结构与应用在本领域是公知的，并可分为三类：可擦可编程只读存储器(EPROM)、电可擦除只读存储器(EEPROM)及快闪可擦可编程只读存储器(Flash)。可擦可编程只读存储器由在浮置栅极强加电荷的方式进行编程，且利用紫外光消除(擦除)在浮置栅极中的用于编程的强加电荷。在可擦可编程只读存储器进行编程操作时，除一低电压电源供应电压(VDD)外还有一约12伏特的外部高压编程电源供应电压VPP。由于可擦可编程只读存储器外部有封装体的存在，紫外光不能进入浮置栅极，故擦除动作会被阻挡，且可擦除可程序化只读存储器被当作是一单次可编程的(OTP)。若所述经封装的一次可编程的内存用快闪可擦可编程只读存储器代替，则擦除与编程动作都可以电性方式进行，并可在系统中重复进行，且可节省紫外光照射及外部VPP编程器的使用成本，因为在快闪可擦可编程只读存储器中具有一可在内部产生高电压的芯片上的电荷泵。

非易失性随机存储器或闪存内存提供一中等读取速度(约50ns)及一极慢的写入速度(ms)，现今闪存单元中所提供的极慢写入速度的主要原因是基于FN隧透效应的慢速编程组件和擦除组件，其中FN隧透效应能将电子注入或移出自闪存用于储存数据的浮置栅极。为实现一成功的隧透效应，隧透氧化物的电场必须保持大于10V/cm，也就是多数闪存需要有一电荷泵用以产生擦除及编程操作所需的芯片上高电压的原因。

需要一种随机存取内存可以提供与传统静态随机存储器相同的读取与写入速度(在10ns范围内)，以及在电源损失发生时，也需要所述的随机存取内存利用保留闪存的非易失性来保持数据。

美国专利5,488,579(授让予Sharma等人)详述了一种非易失性静态随机存储器单元，其包括一六晶体管的静态随机存储器单元及一三晶体管的非易失性内存部份，其中所述内存部份与所述静态随机存储器单元部分的储存节点相接。

美国专利5,464,998(授让予Hayakawa等人)提供一种非易失性半导体内存装置，其包括在一半导体基板上以矩阵形式排列的NAND型内存单元及信道阻挡层，其中信道阻挡层将相邻的NAND型内存单元隔开。

美国专利6,038,170(授让予Shiba)中描述一种具有一阶层式位线结构的非易失性内存，其中在所述阶层式结构内的子位线透过一第一及一第二选择MOS晶体管与一适当主位线相接，其中第一选择MOS晶体管具有一薄栅极绝缘膜，并仅用于读取动作；第二MOS晶体管则具有一厚栅极绝缘膜，并至少用于写入动作。

发明内容

本发明的一目的在于提供一种能提供与传统静态随机存储器(SRAM)相同的快速读取与写入速度的随机存取内存电路。

本发明的一目的在于提供一种具有非易失性随机存储器(NVRAM)的非易失性的随机存取内存电路，在电源损失时保持其数据的存在。

本发明的另一目的在于提供一种电源检测及控制电路，用以检测电源启动，将储存于一非易失性内存组件(NVME)的数据写入一静态随机存储器单元中。

再者，本发明的另一目的在于提供一种电源检测及控制电路，用以检测电源的中断，将储存于一静态随机存储器单元中的数据写入一非易失性内存组件中。

再者，本发明的另一目的在于提供一种电源检测及控制电路，当数字数据信号成功被传送至静态随机存储器单元时，擦除非易失性内存组件。

为达成所述等目的的至少一者，一种非易失性静态随机存储器数组在一基板上具有一以行列排列的整合型非易失性静态随机存储器电路构成的数组，且每一所述整合型非易失性随机存取内存电路包括一静态随机存取内存单元、一第一非易失性内存组件及一第二非易失性内存组件。所述静态随机存取内存单元具有一锁存式内存组件、一第一存取晶体管及一第二存取内存晶体管。所述锁存式内存组件保持一代表一数据位的数字信号，所述第一存取晶体管及所述第二存取晶体管连接，用于一第一位线及一第二位线对所述锁存式内存组件的存取加以控制，将所述数字信号写入/读取自所述锁存式内存组件。所述第一及第二存取晶体管具有控制栅极，且所述控制栅极与一字符线相通信，以控制所述锁存式内存组件对所述第一及第二位线的存取。所述第一非易失性内存组件与所述锁存式内存组件透过一第一端相通信，以接收并永久保持来自所述锁存式内存组件的所述数字信号，且所述第二非易失性内存组件与所述锁存式内存组件透过一第一端相通信，以接收并永久保持来自所述锁存式内存组件的所述数字信号的一互补位准。

一电源检测电路与所述多数个整合型非易失性静态随机存取内存电路相通信，以检测一电源中断及一电源启动，并使所述电源中断及电源启动的检测与所述多数个非易失性静态随机存取内存电路相通信。每一非易失性静态随机存取内存的静态随机存取内存单元在所述电源中断被检测到时，传送所述数字信号及所述互补的数字信号至所述第一及第二非易失性内存组件。同样地，每一非易失性静态随机内存的静态随机存取内存单元在所述电源启动被检测到时，接收来自所述第一及第二非易失性内存组件的数字信号及所述互补的数字信号。

每一个所述多数个整合型非易失性静态随机存取内存电路的第一非易失性内存组件的第一端连接于所述第一存取晶体管及所述锁存式内存组件之间，以将所述数字信号传送至所述第一非易失性内存组件。同样地，每一个所述多数个整合型非易失性静态随机存储器电路的第二非易失性内存组件的第一端被连接于所述第二存取晶体管及所述锁存式内存组件之间，以将所述数字信号传送至所述第一非易失性内存组件。

每一个所述多数个整合型非易失性静态随机存储器电路的第一及第二非易失性内存组件具有以串接方式相接的一第一选择门控晶体管、浮置栅极晶体管及第二选择门控晶体管。所述第一选择门控晶体管具有一漏极及一栅极，且所述漏极连接至所述第一端，而所述栅极被连接以接收一第一选择门控信号。所述浮置栅极晶体管具有一漏极，且所述漏极连接至所述第一门控晶体管的一源极，以使所述浮置栅极的漏极在所述第一选择门控信号被启动时连接至所述锁存式内存组件，所述浮置栅极晶体管的一栅极被连接以接收所述浮置栅极晶体管所需的一读取、编程及擦除信号。所述第二选择门控晶体管具有一漏极、一源极及一栅极，且所述漏极连接至所述浮置栅极晶体管的一源极，所述源极被连接以接收一源极线信号，以读取、程序化及擦除所述浮置栅极晶体管，而所述栅极被连接以接收一第二选择门控信号，以连接所述源极线信号至所述浮置栅极晶体管的源极。

当所述电源启动被检测到时，所述电源检测电路设定所述第一选择门控信号以启动所述第一选择门控晶体管，设定所述第二门控信号以启动所述第二门控晶体管，并设定所述浮置栅极晶体管处的读取信号，以读取所述数字数据及所述互补数字数据，并将所述数字数据及所述互补数字数据传送至所述锁存式内存组件。

当所述数字数据自所述第一及第二非易失性内存组件传送至所述静态随机存取内存单元完成时，每一个所述多数个整合型非易失性静态随机存储器电路的第一及第二非易失性内存组件被擦除，以设定所述第一门控选择信号，以停用所述第一及第二非易失性内存组件的第一选择门控晶体管。所述擦除信号介于约-15V至约-22V之间，并被加至所述第一及第二非易失性内存组件的浮置栅极晶体管的栅极。所述第二门控选择信号被加以启动所述第一及第二非易失性内存组件的选择门控晶体管，以连接所述第一及第二非易失性内存组件的浮置栅极晶体管的源极至所述源极线。所述地参考电压被加至所述源极线，对所有的所述整合型非易失性静态随机存取内存电路执行擦除功能。

每一个所述多数个整合型非易失性静态随机存取内存电路的静态随机存取内存单元保持所述数字信号作为非易失性数字数据，通过设定所述第一门控信号以使所述第一及第二非易失性内存组件的第一选择门控晶体管被停用、且所述静态随机存取内存单元与所述第一及第二非易失性内存组件不能有效地通信。

当电源中断被检测到时，所述数字信号自所述静态随机存取内存单元读取，并被程序化至每一个所述多数个整合型非易失性静态随机存取内存电路的第一非易失性内存组件。同样地，所述数字信号的互补数字信号自所述静态随机存取内存单元读取，并被程序化至每一个所述多数个整合型非易失性静态随机存取内存电路的第二非易失性内存组件中，通过设定所述第一门控选择信号以启动所述第一及第二非易失性内存组件的第一选择门控晶体管。所述编程信号介于约+15V至约+22V之间，并被加至所述第一及第二非易失性内存组件的浮置栅极晶体管的栅极，加上所述第二门控选择信号以启动所述第一及第二非易失性内存组件的选择门控晶体管，从而将所述第一及第二非易失性内存组件的浮置栅极晶体管的源极连接至所述源极线，且所述地参考电压被加至所述源极线。所述程序化序列发生在电源中断的电源衰减期间。

与现有技术相比，本发明具有以下优点：

本发明具有与传统静态随机存储器(SRAM)相同的快速读取与写入速度，其在电源损失发生时，保持其数据的存在；电源检测及控制电路，当数字数据信号成功被传送至静态随机存储器单元时，擦除非易失性内存元件。

附图说明

图1a及图1b为现有的一种静态随机存储器(SRAM)的示意图；

图2a为本发明的一非易失性内存组件(NVME)的一浮置栅极晶体管的示意图；

图2b及图2c为本发明中在内部形成有一非易失性内存组件的一浮置栅极晶体管的一基板的剖面示意图；

图2d为说明本发明的非易失性内存组件的浮置栅极晶体管的擦除及编程电压的一表格；

图3a为本发明的一非易失性内存组件的示意图；

图3b为本发明中在内部形成一非易失性内存组件的一基板的剖面图；

图3c为说明本发明的非易失性内存组件的擦除及编程电压的一表格；

图4为本发明的非易失性静态随机存储器(NVSRAM)电路的示意图；

图5为本发明的非易失性静态随机存取内存电路中操作电压的一表格；

图6为本发明的一静态随机存取内存数组的框图；

图7为本发明的非易失性静态随机存取内存电路在检测电源启动时的操作流程图；

图8为本发明的非易失性随机存取内存电路在检测电源中断时的操作流程图；

图9为本发明的非易失性静态随机存取内存电路的示意图。

具体实施方式

本发明的非易失性静态随机存储器(NVSRAM)电路整合一静态随机存取内存(SRAM)单元与非易失性内存组件(NVME)。当在VDD开启时，所述非易失性静态随机存储器(NVSRAM)电路如一传统式静态随机存储器操作，以进行高速的随机读取与写入动作，并同时如一闪存单元操作，以在电源供应电压源VDD中断的时保持所述静态随机存储器数据。由于数字数据写入非易失性内存组件，故数字数据被永久保持在所述非易失性静态随机存储器电路中。一电源供应电压源检测及控制电路提供适当的控制信号，将所述静态随机存储器中的数字数据在所述电源供应电压源VDD的中断被检测到的一预定时间内写至所述非易发性内存组件中。在检测到电源供应电压源的启动出现时，电源供应电压源检测及控制电路读取上一笔储存于非易失性内存组件中的数字数据，并将所述数字数据写入静态随机存储器内存单元中。

图2a到图2c说明一包括在本发明的非易失性内存组件中的一单晶体管浮置栅极闪存单元。所述非易失性内存单元100是形成于一p型基板102中，一n+漏极区104及一n+源极区106形成于所述p型基板102中，如图2b所示。或者，内存单元100可被形成于一三井结构中，如图2c所示。在一三井结构中，一N型材料被扩散入所述基板中，以形成一深N井128。接着，一P型材料被扩散入所述深N型井128中，以形成一P型井130。此外，n+漏极区104及n+源极区106被形成于P型井130中。当不同类型的非易失性数组以所述三井结构整合形成于所述单一集成电路芯片上时，所述非易失性数组间能得到较好的隔离效果。

一相对薄的栅极介电层或隧透氧化物层108被沉积于p型基板102的表面上，一多晶硅浮置栅极112被形成于漏极区104及源极区106间的通道区105上的隧透氧化物层108的表面上。一互聚介电层114被设于浮置栅极112上，以使浮置栅极112自构成一控制栅极116的多晶硅的第二层分开。

浮置栅极112被限定在与信道区105上的漏极104与源极106的边缘对齐的位置。再者，较小尺寸的内存单元没有“翼部”或较大尺寸内存单元具有翼部，且浮置栅极被限制为漏极104与源极106的宽度，故无翼部的内存单元结构的耦合是数为约50％，具有翼部的内存单元结构的耦合系数则大约50％。

在本发明一闪存的一单晶体管非易失性内存单元的一应用中，p型基板102被连接至一基板偏压，且所述基板偏压在多数情况下为一地参考电压(0V)。源极区106透过源极线端SL 122连接至一来源电压产生器，控制栅极116透过字符线端WL 120连接至一控制栅极电压产生器，且漏极区104透过接触垫124连接至位线118，并连接至一位线电压产生器。

内存单元100与一基板上的一集成电路的相邻内存单元或电路通过浅沟渠隔离区126隔开，其中所述浅沟渠隔离区126对来自相邻内存单元在各种操作中所产生的干扰信号产生一定程度上的隔离的作用。

为补偿控制栅极116与浮置栅极112间的耦合比的降低，加至控制栅极116的电压的大小必须增加从而保持在相同厚度的隧透氧化物108上有相同的隧透电场，以使电荷流入浮置栅极112，或自浮置栅极112流出。

在本发明中，通过字符线WL 120设定字符线产生器及控制栅极116为一相对较大的负擦除电压的方式擦除单晶体管闪存单元，如图3c的表所示。其中所述负擦除电压介于约-15.0V至约-22.0V的间，并以为-18.0V为更佳。位线电压产生器与位线BL118及源极线产生器与源极SL 122连接以使漏极104与源极106连接至地参考电压。在所述等条件下，通道区105的隧透氧化物108上生成一大电场，所述电场使收集于浮置栅极112中的电子因Fowler-Nordheim隧透效应流至通道区105。

内存单元100通过字符线WL 120在控制栅极116上加一相对高的正程序化电压(介于约+15.0V至约+22.0V的间)，从而使所述内存单元100进行编程(程序1)，如图2d的表所示。位线电压产生器及源极线电压产生器设定为地参考电位(0V)，以分别设定位线BL 118及漏极104与源极线SL 122，且源极106因此被设定为地参考电位。当所述电压设定后，在隧透氧化层108的介于通道105与浮置栅极112之间会产生一电场，p型基板102的信道区105中的电子会有足够的能量在隧透氧化物108上被加速，并收集在浮置栅极112上，其中所述被收集的电子会使内存单元100所形成的场效晶体管的临界电压增三至五伏特，收集的热电子造成的临界电压升高会使内存单元由未被编程时的逻辑(1)状态到编程后的逻辑(0)状态。

为避免编程(程序2)一非经选择的内存单元100，通过字符线WL 120将控制栅极116设定为相对高的正程序化电压(介于约+15.0V至约+22.0V，并以为+18.0V为更佳)，位线电压产生器及源极线电压产生器被设定为地参考电位(0V)，以分别设定位线BL 118及漏极104与源极线SL 122及源极106为一抑制电压VINH，其中抑制电压VINH介于约6.0V至约11.0V的间，并以9.0V为更佳。

图3a及图3b说明本发明的非易失性静态随机存储器的非易失性内存组件。其中非易失性内存组件是由形成于一p型基板202上的一堆栈栅极或浮置栅极晶体管200、一第一选择门控晶体管201及一第二选择门控晶体管203组成，且一n+漏极区204及一n+源极区206形成于所述p型基板202内。

一相对薄的隧透氧化物208沉积在p型基板202的上，一多晶硅浮置栅极210形成于所述隧透氧化物208的表面上，而所述隧透氧化物208是位于漏极区204与源极区206之间的通道区上。一互聚介电层212位于浮置栅极210上，用以使浮置栅极210与一构成一控制栅极214的一多晶硅的第二层分开。

n+漏极204基本上为第一选择门控晶体管201的源极，第一选择门控晶体管201的漏极216透过接触垫234连接至位线258。第一选择门控晶体管201的第一栅极223位于内存单元200的n+漏极204与选择门控晶体管201的漏极216之间的栅极氧化物222的上，互聚介电层225形成于第一栅极223上，并在互聚介电层225上具有与控制栅极214等效结构的第二栅极224。

第一及第二栅极223及224分别通过线路235连接至一靠近字符线250的端部的位置上，其中线路235连接至选择控制线256，所述选择控制线256则传递一选择信号至第一选择门控晶体管201的第一及第二栅极223及224，以控制内存单元过度擦除所造成的影响。

n+源极206基本上为第二选择门控晶体管203的漏极，第二选择门控晶体管203的源极226连接至源极线252，第二选择门控晶体管203的第一栅极229位于内存单元200的n+源极206及第二选择门控晶体管203的源极226之间的栅极氧化物228上，互聚介电层231形成于第一栅极229上，并具有与形成于互聚介电层212上的控制栅极214等效结构的第二栅极230。第一及第二栅极229及230各自透过线路236连接至接近字符线250的一端部的位置，其中线路236连接至选择控制线，所述选择控制线传递一第二选择信号SG2 254至第二选择门控晶体管203，以同样控制内存单元200的过度擦除所造成的影响。

在具有三晶体管结构的电可擦除只读存储器或闪存的多数应用中，p型基板202连接至一基板偏压，其中所述偏压在多数状况下为地参考电位(0V)。第一选择门控晶体管201的漏极区216透过接触垫234连接至一位线电压产生器及位线端258，控制栅极214透过字符线端250连接至字符线电压产生器，第一选择门控线256连接一选择信号产生器，以提供一第一选择信号至第一选择门控晶体管201的栅极224，第二选择门控线254连接至一选择信号产生器，以提供一第二选择信号至第二选择门控晶体管203的栅极230，且第二选择门控晶体管203的源极区226连接至源极线252并因此连接至一源极线电压产生器。

为得到密集型内存单元与数组，选择门控晶体管201及203制造的最佳方式是与图2a到图2c所示的堆栈栅极或浮置栅极晶体管具相同X方向间距的结构。第一及第二选择门控晶体管201及203的第二层多晶硅(多晶硅-2)栅极224及230连接至第一层多晶硅(多晶硅1)栅极选择线223及231，以将第一及第二选择门控晶体管201及203装置变为非浮置栅极多晶硅NMOS装置。

本发明的非易失性静态随机存储器的三晶体管非易失性内存组件的擦除及编程条件如图3c的表中所示。为擦除非易失性内存组件，位线产生器设定位线258，并因此设定第一选择门控晶体管201的漏极216为地参考电位，选择门控产生器设定第一选择门控线256，并因此第一选择门控晶体管201的栅极224至电源供应电压VDD。字符线电压产生器设定字符线250，并因此内存单元200的控制栅极214为负擦除大电压，且所述负擦除电压介于约-15.0V至约-22.0V的间，并以为-18.0V为更佳。选择门控产生器设定第二选择门控线254，并因此第二选择门控晶体管203的栅极230至电源供应电压VDD。源极线电压产生器设定源极线252，且第二门控晶体管203的源极226因此被设定为地参考电压。非易失性内存组件的块体(body)被设定为地参考电压，所用擦除方法为将低电流Fowler Nordheim隧透方法用在浮置栅极229与P型基板202之间的隧透氧化物225上。

在非易失性内存组件的程序化中，位线电压产生器设定经选择的位线258，此时第一选择门控晶体管201的漏极216因此被设定为一地参考电压。选择门控产生器设定第一选择门控线256，因此第一选择选择门控晶体管201的栅极224设定为电源供应电压VDD。字符线电压产生器设定字符线250，并因此将内存单元200的控制栅极214设定为一正程序化大电压，且所述正程序化电压介于约+15.0V至约+22.0V，并以为+18.0V为更佳。源极线电压产生器设定源极线252，此时第二选择门控晶体管203的源极226被设定为地参考电压，以避免位线的漏电。非易失性内存组件的块体被设定为地参考电压，所采用的程序化方法是将低电流Fowler Nordheim隧透方法用在n+源极206与n+漏极204之间的通道上。

为避免或禁止本发明中在字符线250上的非易失性静态随机存储器的非易失性内存组件的程序化，位线产生器设定位线258，此时第一选择门控晶体管201的漏极216并因此被设定为电源供应电压源电压VDD，选择门控产生器设定选择门控线250，因此第一选择门控晶体管201的栅极224为电源供应电压源VDD。字符线电压产生器设定字符线250，并因此将内存单元200的控制栅极214设定至正程序化大电压，且所述正程序化电压介于约-15.0V至约-22.0V的间，并以为-18.0V为更佳。选择门控产生器设定第二选择门控线254，因此第二选择门控晶体管203的栅极230为地参考电压电位，以停用所述第二选择门控晶体管203。源极线电压产生器可设定源极线252为电源供应电压位准VDD或地参考电压位准，以禁止所述经选择的非易失性内存组件的程序化。

参照图4，说明本发明的非易失性静态随机存储器的较佳实施例。非易失性静态随机存储器单元400是由一六晶体管的静态随机存储器单元405与二非易失性内存组件415及420组成，其中静态随机存储器单元405本质上与图1所示的现有的静态随机存储器单元相同。反相器I1 406与I2 407相互耦接，以使反相器I1 406的输出连接至反相器I2 407的输入，且反相器I2 407的输出连接至反相器I1 406的输入，以形成一双稳态锁存结构。存取晶体管M1 410具有一第一源极/漏极端及一第二源极/漏极端，且所述第一源极/漏极端连接至反相器I1 406的输入与反相器I2 407的输出构成的储存节点Q 408，所述第二源极/漏极端则连接至位线BL 425。存取晶体管M2 411具有一第一源极/漏极端及一第二源极/漏极端，且所述第一源极/漏极端连接至反相器I2407的输入及反相器I1 406的输出构成的互补储存点Q 409，所述第二源极/漏极端则连接至位线BL 430。存取晶体管M1 410及M2 411的栅极连接至字符线SWL 435，以接收存取静态随机存储器单元405的启动信号。

反相器I1 406及I2 407各由一n型MOS晶体管及一p型MOS晶体管组成，并构成CMOS反相器，其中反相器I1 406的n型MOS晶体管的栅极与p型MOS晶体管连接至n型MOS晶体管与p型MOS晶体管反相器I2 407的共享漏极，且n型MOS晶体管与p型MOS晶体管反相器I2 407的栅极连接至n型MOS晶体管与p型MOS晶体管反相器I1 406的共享漏极。如此构成的交叉耦接用以形成一双稳态触发器，其中n型MOS晶体管与p型MOS晶体管反相器I2 407的共享漏极为储存节点Q 408，且n型MOS晶体管与p型MOS晶体管反相器I1 406的共享漏极为互补储存节点Q 409。

非易失性内存组件415及420的结构与功能如图3a及图3b所示，其各具有一浮置栅极晶体管(分别为MC1 417与MC2 422)及一第一门控晶体管STx1 416及STx3 421与一第二门控晶体管STx2 418及STx4 423。第一门控晶体管STx1 416的漏极连接至静态随机存储器单元405的储存节点Q 408，且第二门控晶体管STx3 421的漏极连接至互补储存节点Q 409。第一门控晶体管STx1 416及STx3 421的源极分别连接至浮置栅极晶体管MC1 417与MC2 422的漏极，第二门控晶体管STx2 418与STx4 423的漏极分别连接至浮置栅极晶体管MC1 417及MC2 422的源极，第二门控晶体管STx2 418与STx4423的源极则分别连接至浮置栅极源极线FSL 460。第一门控晶体管STx1 416及STx3 421的栅极皆接至第一门控信号端SG1 440，且第二门控晶体管STx2418及STx4 423的栅极连接至第二门控信号端SG2 455。浮置栅极晶体管MC1417及MC2 422的控制栅极皆连接至浮置栅极字符线FWL 445。

现参照图5的表，用以对图4的非易失性静态随机存储器单元400进行讨论。在对静态随机存储器单元405加以写入动作时，位线BL 425被预充至代表被静态随机存储器单元405储存及保持的二进制数据的数字信号的电压位准(VDD/0V)，且互补位线BL 430被预充代表被静态随机存储器单元405储存及保持的互补二进制数据的数字信号的电压位准(0V/VDD)。静态随机存储器字符线SWL 435被设定至电源供应电压源VDD的电压位准，以启动存取晶体管M1 410与M2 411。位线BL 425的数字信号与互补位线BL-430的电压位准被传送至储存节点Q 408及互补储存节点Q 409。第一及第二门控信号端SG1及SG2、浮置栅极字符线FWL 445与浮置栅极源极线FSL 460都被设为地参考电压位准，以停用所述非易失性内存组件1(NVME1)415与所述非易失性内存组件2(NVME2)420。

在对静态随机存储器单元405进行读取动作时，位线BL 425及BL 430被预充或等同于被静态随机存储器单元405储存及保持的二进制数据所需的电源供应电压源(VDD/2)的一半的电压位准。静态随机存储器字符线SWL 435被设定为电源供应电压源VDD的位准，以启动存取晶体管M1 410及M2 411。储存节点Q 408与互补储存节点Q 409的数字信号的电压位准分别被传送至位线BL 425及互补位线BL 430，其中位线BL 425及互补位线BL 430的电压被与其相接的一感测放大器所感测。第一及第二门控信号端SG1及SG2、浮置栅极字符线FWL 445与浮置栅极源极线FSL 460都被设定为地参考电压位准，以停用所述非易失性内存组件1(NVME1)415与所述非易失性内存组件2(NVME2)420。

当代表二进制数据的数字信号自非易失性内存组件415及420的静态随机存储器单元405传送时，静态随机存储器字符线SWL 435被设定至地参考电压位准，以停用所述存取晶体管M1 410及M2 411。当存取晶体管M1 410及M2 411停用后，位线BL 425及互补位线BL 430的电压位准不影响非易失性静态随机存储器400，并可为任意电压位准或“不需关切”。储存节点Q 408与互补储存节点Q 409的数字信号的电压位准代表静态随机存储器单元405所保持且预定被送到非易失性内存组件415及420的二进制数据的电压位准。第一门控信号端SG1 256的电压位准被设为电源供应电压源的电压位准，以启动第一门控晶体管STx1 416及STx3 421，且第二门控信号端SG2 254被设为地参考电位，以停用所述第二门控晶体管STx2 418及STx4 423，以避免漏电至浮置栅极源极线FSL 460。由于第一门控信号端SG1 256具有电源供应电压源VDD的电压位准，且第二门控信号端SG2 254位于地参考电压位准，因此浮置栅极字符线FWL 445及浮置栅极晶体管MC1 417及MC2 422的控制栅极被切换至相对高的正程序化电压，以程序化所述浮置栅极晶体管MC1417及MC2 422，且所述正程序化电压介于约+15V至约+22V的间，并以+18V为更佳。浮置栅极源极线FSL 460被设定为VDD或地参考电压位准。在将静态随机存储器数据写入至非易失性内存组件415的期间，浮置栅极晶体管MC1 417的临界电压Vt会在储存节点Q 408上的电压被设定为地参考电压位准时增加。相反地，浮置栅极晶体管MC2 422的临界电压Vt在互补储存节点Q 409为电源供应电压源VDD的电压位准时不会增加。等于所述电源供应电压源VDD的一电压位准会在浮置栅极晶体管MC2 422的信道区中产生程序禁止电压。储存节点Q 408及互补储存节点Q 409处的数字信号的电压位准被传送至浮置栅极晶体管MC1 417及MC2 422。同样地，若储存节点Q 408的电压位准被设定为电源供应电压源VDD的电压位准，且互补储存节点Q409被设定为地参考电压位准，则浮置栅极晶体管MC1 417的临界电压Vt不会增加，且浮置栅极晶体管MC2 422的临界电压Vt在程序动作后会增加。

非易失性内存组件MC1 417及MC2 422的擦除是通过设定第一门控信号端SG1至地参考电压位准以停用第一门控晶体管STx1 416及STx3 421达到。第二门控信号端SG2 455被设定至电源供应电压源VDD，以启动第二门控晶体管STx2 418及STx4 423。浮置栅极源极线FSL被耦接至地位准电压，浮置栅极字符线FWL 445与浮置栅极晶体管MC1 417及MC2 422的控制栅极被设定至相对高的负擦除电压，以擦除浮置栅极晶体管MC1 417及MC2 422，且所述负擦除电压介于约-15.0V至约-22.0V的间，并以为-18V为更佳。由于第一门控晶体管STx1 416及STx3 421被停用，储存节点Q 408及互补储存节点Q 409的端部的状态不会影响非易失性内存单元415及420的运作，故被当作“不需考虑”。在擦除动作完成后，内存单元MC1及MC2的临界电压Vt变为负值，并在一预定时间2mS后约为-2.0V。

首先设定静态随机存储器字符线SWL 435，代表二进制数据的数字信号被自非易失性内存组件415及420传送至静态随机存储器单元405，以停用存取晶体管M1 410及M2 411，以使位线BL 425与互补位线BL 430自静态随机存储器单元405隔离。第一及第二门控信号端SG1 440及SG2 455被设定至电源供应电压源的电压位准，以启动第一门控晶体管STx1 416及STx3 421与第二门控晶体管STx2 418及STx4 423。浮置栅极字符线FWL 445与浮置栅极源极线FSL 460被设定为电源供应电压源VDD，以启动浮置栅极晶体管MC1 417及MC2 422。在非易失性内存组件MC1 417及MC2 422保存的数字信号被传送至储存节点Q 408及互补储存节点Q 409。

在本发明中，如图4所示的多数个非易失性静态随机存储器排列构成一非易失性静态随机存储器的数组形式，如图6所示。所述非易失性静态随机存储器构成的数组500具有多个非易失性静态随机存储器505a、....、505m、505n、....、505z，用以分别连接至一位线BL 510a、...、510z及互补位线BL512a、...、512z，其中位线BL 510a、....、510z与互补位线BL 512a、....、512z连接至位线感测放大器515，以提供读取及写入代表送入/来自的非易失性静态随机存储器505a、....、505m、505n、....、505z的静态内存单元的二进制数据的数字信号的连接。此外，代表二进制数据的数字信号自输入/输出端DQ 545往外传送。

静态随机存储器字符线译码器520从一外部来源接收一地址(未显示)、译码所述地址、并启动所述静态随机存储器字符线SWL0 522a、....、SWLk522z，以开启存取晶体管Ma1 410及Ma2 411，并因此对非易失性随机存取内存505a、....、505m、505n、....、505z的静态随机存取记忆单元进行读取或写入。非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的停用方式则如上所述。

选择门控控制电路535透过第一及第二门控信号线SG01 537a、....、SGk1537z及SG02 538a、....、SGk2 538z连接至第一及第二非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的第一与第二选择门控晶体管，以启动或停用第一及第二选择门控晶体管。源极线驱动电路540透过浮置栅极源极线SL0 542a、....、SLk 542z连接至非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的第二选择门控晶体管的源极，以对所述等非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的浮置栅极晶体管提供以源极线电压。非易失性随机存取内存字符线译码器透过浮置栅极字符线FWL0 527a、....、FWLk 527z连接以读取，程序化及擦除浮置栅极晶体管。高压电荷泵530提供相对大的正电压(介于约+15V至约+22V的间，并以为+18V为更佳)及相对大的负电压(介于约-15V至约-22V的间，并以为-18V为更佳)至非易失性随机存取内存字符线译码器，用以散布至非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的浮置栅极晶体管，以对来自浮置栅极晶体管的数字信号加以程序化及擦除。

一电源启动/关闭检测电路550监视加至非易失性静态随机存储器505a、....、505m、505n、....、505z的电源供应电压源VDD，用于测得电源的启动与中断。电源启动/关闭电路550将一电源供应状态信号传送至非易失性静态随机存储器控制电路555，并在电源供应电压源VDD的启动或中断被检测到时，即启动写入非易失性组件至静态随机存储器控制线559或写入静态随机存储器至非易失性组件控制线557，其中写入非易失性组件至静态随机存储器控制线559与写入静态随机存储器至非易失性组件控制线557连接至非易失性随机存取内存字符线译码器525及高压电荷泵530，以控制对非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的读取、程序化及擦除。

在电源供应电压源VDD的启动期间，电源供应电压源VDD的振幅介于地电位与电源供应电压源VDD的操作电压位准之间。假设所述操作电压位准为3.0V，则所述操作电压位准会在短期间内自0V升压至3.0V。就一般内存而言，所述升压时间未被清楚定义，不过非易失性静态随机存储器数组500的电源供应电压源VDD的操作电压的最小升压速率却须被定义，以使闪存能写入数据至静态随机存储器中，其中所述升压速率典型上低于0.1V/100μS。欲成功将数据写入，电源供应电压源VDD的电压位准需有超过300μS的升压时间。电源启动/关闭检测电路550产生电源供应状态信号至非易失性静态随机存储器控制电路555，非易失性静态随机存储器控制电路555在电源供应电压源VDD的启动被检测到时，启动写入至非易失性组件至静态随机存储器控制线559。由于非易失性静态随机存储器数组500在写入安排上是采用每内存单元仅需10pA电流的Fowler-Nordheim信道程序，故静态随机存储器单元的高密度可被写至相同密度的闪存中，同时不需使用一大高压电荷泵530。举例而言，在本发明的非易失性静态随机存储器数组500中，在300μS的时间内将8Mb的静态随机存储器单元写入至8Mb的非易失性内存组件中仅需80μA的电流。

参照图7及图8，说明所述非易失性静态随机存储器数组的操作。电源启动/关闭检测电路550监视(框600)加至非易失性静态随机存储器505a、....、505m、505n、....、505z的电源供应电压源VDD。当电源供应电压源VDD被检测到时(如图7所示)，电源供应状态信号被中断，且非易失性静态随机存储器控制电路将非易失性内存组件至静态随机存储器信号559传送至非易失性随机存取内存字符线译码器525、选择门控控制器535及源极线驱动器540，以将保持在每一个非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件中的数字信号写入每一个非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元中。选择门控控制电路535设定第一及第二门控信号线SG01 537a、....、SGk1 537z及SG02538a、....、SGk2 538z为电源供应电压源VDD的电压位准，以启动非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的第一及第二选择门控晶体管。同时，非易失性随机存取内存字符线译码器525设定浮置栅极字符线FWL0 527a、....、FWLk 527z及非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的控制栅极至电源供应电压源VDD的电压位准，以开启浮置栅极晶体管，且所述浮置栅极晶体管的开启与程序化期间与其临界电压的设定相关。代表非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件所保持的二进制数据的数字信号接着被一块并同时写入(框605)至非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元的储存节点。非易失性静态随机存储器控制电路监视(框610)非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元的状态，以完成数据的写入。当数据的写入一经完成，选择门控控制电路535便设定第一门控信号线SG01 537a、....SGk1 537z为地参考电压位准，以停用非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的第一选择门控晶体管，这使得静态随机存储器单元与非易失性静态随机存储器505a、....、505m、505n、....、505z相隔离(框615)。

接着，非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件被擦除(框620)，此时位线BL 425及互补位线BL 430、静态随机存储器字符线SWL0 522a、....、SWLk 522z、与储存节点Q 408及互补储存节点Q 409不影响非易失性静态随机存储器505a、....、505m、505n、....、505z的电压位准，故非易失性静态随机存储器505a、....、505m、505n、....、505z被当作“无关紧要”位准。选择门控控制电路535设定第二门控信号线SG02 538a、....、SGk2 538z为电源供应电压源VDD的电压位准，以启动非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的第二选择门控晶体管。非易失性随机存取内存字符线控制器525设定浮置栅极字符线FWL0 527a、....、FWLk 527z及非易失性静态随机存储器505a、....、505m、505n、....、505z的浮置栅极晶体管的控制栅极为相对高的正电压，且所述正电压介于约+15V至约+22V(以为+18V为更佳)。源极线驱动器540设定浮置栅极源极线SL0 542a、...、SLk 542z至非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的第二选择门控晶体管的源极至地参考电压位准，一块并同时擦除(框620)非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存。

非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元接着被选择性读取或写入(框625)。在读取动作中，位线BL510a、....、510z与互补位线BL 512a、....、512z被预充或等化至代表非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元中储存及保持的二进制数据的数字信号所需的电压位准。静态随机存储器字符线译码器520设定静态随机存储器字符线SWL0 522a、....SWLk 522z至电源供应电压源VDD的位准，以启动非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元的存取晶体管。非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元的储存节点与互补储存节点的电压位准分别被传送并被位线感测放大器515感测。

在对非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元进行写入动作时，位线510a、....、510z及互补位线BL512a、....、512z被预充代表非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元储存及保持的二进制数据的数字信号的电压位准(VDD/0V)。静态随机存储器字符线译码器520设定静态随机存储器字符线SWL0 522a、....、SWLk 522z为电源供应电压源VDD的位准，以启动非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元的存取晶体管。位线BL 510a、....、510z及互补位线BL 512a、....、512z的数字信号的电压位准被传送至非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元的储存节点及互补储存节点。

若非易失性静态随机存储器505a、....、505m、505n、....、505z的数组500在其制造时初次加有电源供应电压源VDD，静态随机存储器单元及非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元中的状态数字数据信号并不知道，且来自非易失性静态随机存储器505a、....、505m、505n、....、505z的静态内存组件的数字信号被禁止写至非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元。选择门控控制电路535设定第一门控信号线SG01 537a、....、SGk1537z及SG02 538a、....、SG k1538z为地参考电压电位，以停用非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的第一选择门控晶体管，以避免非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的数字信号被写入至非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元中。当未使用过的非易失性静态随机存储器晶粒在上述的初次启动后被启用，则非易失性静态随机存储器505a、....、505m、505n、....、505z便有如上述的功能。

参照图8，其用以对代表静态随机存储器单元的二进制数据的数字信号对非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的传送进行讨论。在对非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元加以选择性读取或写入(框625)期间，电源启动/关闭检测电路550监视(框630)电源供应电压源VDD。当电源供应电压源VDD的中断被检测到时，电源启动/关闭检测电路550将电源供应状态信号传送至非易失性静态随机存储器控制电路555，以指出中断的发生。接着，非易失性静态随机存储器控制电路555启动写入静态随机存储器至非易失性内存组件控制线557，以执行将静态随机存储器单元的数字信号写入(框635)至非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的工作。非易失性随机存取内存字符线译码器525将相对大的正电压(介于约+15V至约+22V，并以+18V为更佳)传送至浮置栅极字符线FWL0 527a、....、FWLk 527z，并因此传送至非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的控制栅极。选择门控控制电路535设定第一及第二门控信号线SG01 537a、....、SGk1 537z及SG02 538a、....、SGk2 538z为电源供应电压源VDD的电源电压位准，以启动非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的第一与第二选择门控晶体管。源极线驱动器540设定浮置栅极源极线SL0 542a、....、SLk 542z为电源供应电压源VDD的电压位准，并因此被设定至非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的第二选择门控晶体管的源极，以将数字数据信号传送至非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元的储存节点。

非易失性静态随机存储器控制电路555监视(框640)由静态随机存储器单元写至非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件的数字信号的状态。当非易失性静态随机存储器505a、....、505m、505n、....、505z的非易失性内存组件完成程序化，则所述执行程序结束，且内存数组500在电源供应电压源VDD中断时，保持原在非易失性静态随机存储器505a、....、505m、505n、....、505z的静态随机存储器单元中的数字信号。

参照图9，其对非易失性静态随机存储器在代表自非易失性内存组件415及420传送至静态随机存储器单元405的二进制数据的数字信号时的动作加以讨论，其中非易失性静态随机存储器的结构与功能如图4所示，并另有反相器I1及I2的细节说明。反相器I1及I2分别具有MOS晶体管对Mp1 470及Mn1 472与Mp2 474及Mn2 476，且所述二晶体管对Mp1 470及Mn1 472与Mp2 474及Mn2 476各自构成如图1所示的CMOS反相器。当电源启动/关闭检测电路550检测到电源供应电压源VDD是以一大于300μS的速率上升时(如上所述)，非易失性静态随机存储器控制电路555便产生适当控制信号，以自动启动一程序化动作，以自非易失性内存组件415及420写入互补数字信号至静态随机存储器单元405中。非易失性静态随机存储器控制电路555所产生的各信号提供一时间间隔大于300μS的时序控制信号，静态随机存储器字符线SWL 435被设定为地参考电压位准，以停用存取晶体管Ma1 410及Ma2 411，以使位线BL 425及互补位线BL 430与静态随机存储器单元405相隔开。

第一及第二门控信号端SG1 440及SG2 455被设定至电源供应电压源，以启动第一门控晶体管STx1 416及STx3 421与第二门控晶体管STx2 418及STx4 423。浮置栅极字符线FWL 445及浮置栅极源极线FSL 460被设定至电源供应电压源VDD，以启动浮置栅极晶体管MC1 417及MC2 422。

为说明此一动作，非易失性内存组件415用一代表二进制数“0”的数字信号程序化，且所述代表二进制数“0”的数字信号设定非易失性内存组件415的临界电压Vt为约-3V。另一方面，非易失性内存组件420被一代表二进制数“1”的数字信号程序化，且代表二进制数“1”的数字信号设定非易失性内存组件415的临界电压Vt为约+3V。在这些启动非易失性内存组件数据条件下，电压供应电压源VDD的出现在浮置栅极源极线FSL 460的电压位准会通过非易失性内存组件415加到储存节点Q 408，所述储存节点Q 408的电压位准是电源供应电压源VDD的电压位准减去临界电压Vt的位准(VDD-Vt)，其中临界电压Vt约为0.7V，并为具体效应的门控晶体管STx1及STx2的临界电压。MOS晶体管Mn2 476被开启，且MOS晶体管Mp2被关闭，被设定为约+3V的非易失性内存组件420的临界电压Vt使得互补储存节点Q 409为MOS晶体管Mn2 476及MOS晶体管Mp2 474的状态所决定。由于MOS晶体管Mn2 476被开启，故互补储存节点Q 409被实质上设定为地参考电压位准，这使得MOS晶体管Mn1 472被关闭，且MOS晶体管Mp2 470开启，并因此将数据锁存至静态随机存储器单元中。

在一般的电源开启动作中，所有保持上一次电源中断时的上一笔数字数据的非易失性内存组件会被同时以上述的同样的模式写入至静态随机存储器单元中，但非易失性内存组件的数字数据信号的写入至静态随机存储器单元是同时在整个芯片中完成，此与一般静态随机存储器的仅允许以数字符为单位的字符写入不同。换句话说，若整个芯片包括8Mb的静态随机存储器单元及非易失性内存组件，则数字数据信号的自非易失性内存组件在电源开启的时对静态随机存储器的写入是以8Mb为单元进行。为降低写入峰值电流，非易失性静态随机存储器单元的整个芯片可被切分为数个记忆区，非易失性静态随机存储器控制电路555可被设计为在一预定允许时间内以逐个记忆区的方式将闪存单元写至静态随机存储器单元。

当电源启动/关闭检测电路550检测到电源供应电压源VDD的电压位准已自操作位准下降超过0.3V，则非易失性随机存取内存控制电路555产生适当的控制信号，以自动启动一程序化动作，以自所有的静态随机存储器单元405将数字信号写至整个非易失性内存组件415及420中。此时，能形成Fowler-Nordheim隧透效应的相对大的正电压(自约+15V至约+22V，并以+18V为更佳)为对非易失性内存组件415及420加以程序化所需的。如图4所示，为进行Fowler-Nordheim信道程序操作，非易失性内存组件415及420需使所述位在控制栅极的相对大正电压与地参考电压(0V)出现在源极及漏极节点处。欲成功进行Fowler-Norheim信道程序通常需要超过300μS的时间，由于Fowler-Norheim信道程序仅对每一非易失性内存组件消耗10pA的电流，故8Mb的非易失性静态随机存储器单元构成的整个芯片在程序化时可能仅需消耗80μA的电流。一个非易失性静态随机存储器控制电路555产生的信号提供一时间间隔超过300μS的时序控制信号，静态随机存储器字符线SWL 435被设定为地参考电压位准，以停用存取晶体管Ma1 410及Ma2 411，以使位线BL 425及互补位线BL 430与静态随机存储器单元405相隔离。

第一及第二门控信号端SG1 440及SG2 455被设定至电源供应电压及地电压源，并分别被用以启动第一门控晶体管STx1 416及STx3 421与停用第二门控晶体管STx2 418及STx4 423。浮置栅极字符线FWL 445被设定至相对高的正程序化电压(介于约+15.0V至约+22.0V)，以启动浮置栅极晶体管MC1417及MC2 422而进行程序化。浮置栅极源极线FSL 460被设定至地参考电压位准或VDD电源供应电压位准，以避免浮置栅极晶体管MC1 417及MC2422在程序化操作期间出现漏电现象。

为说明非易失性内存组件415及420的程序化，储存节点Q 408被设定为代表二进制数“0”的电压位准(地参考电压位准)，互补储存节点Q 409被设定为代表二进制数“1”的数字信号的电压位准(电源供应电压源VDD的电压位准)。由于储存节点Q 408的电压的存在，浮置栅极晶体管MC1 417的信道中的电压变为地参考电压位准。由于互补储存节点Q 409的电压在二进制数“1”的电压位准，且第二门控晶体管STx2 418与STx4 423处于非导通状态，浮置栅极晶体管MC2 422的通道在启动时变成电源供应电压源VDD减去一临界电压位准(Vt)的电压位准。当浮置栅极字符线FWL 445及浮置栅极晶体管MC1 417与MC2 422的栅极升压至相对高的正程序化电压(介于约+15.0V至约+22.0V的间)时，浮置栅极晶体管417的信道仍然保持为地电压位准，故第一浮置栅极晶体管MC1 417会有Fowler-Nordheim隧透效应的产生，第二浮置栅极晶体管MC2 422的浮置栅极晶体管的信道电压会自电源供应电压源VDD减去一临界电压位准(Vt)的电压位准升高至相对高的正程序化电压(5.0V至9.0V的间)，且所述正程序化电压依浮置栅极晶体管MC2422的耦合比而有所不同，并不发生Fowler-Noreheim通道隧透效应，其中Fowler-Nordheim通道隧透效应不发生的原因在于控制栅极与通道间的压降仅为9V的低，其中假设了控制栅极与浮置栅极晶体管MC2 422的通道(因栅极耦合效率而大于5V)间有50％的耦合效率。在浮置栅极晶体管MC1 417中，所述信道电压被保持为地参考电压位准，且浮置栅极与信道的间的电压大于Fowler-Nordheim隧透电压。因此，浮置栅极晶体管MC1 417的临界电压Vt增加至约+3V，而浮置栅极晶体管MC2 422的临界电压Vt被保持为其被擦除的临界电压Vt(约-3V)。如上所述，整个8Mb的静态随机存储器单元的数据可一块并同时写入至8Mb的闪存单元中。

以上公开的仅为本发明的几个具体实施例，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (30)

1、一种整合型非易失性静态随机存取内存电路，形成于一基板上，其特征在于，包括：

一静态随机存取内存单元，包括：

一锁存式存储组件，用以保持一指出一数据位的数字信号；以及

一第一存取晶体管及一第二存取晶体管，互相连接以使一第一位线及一第二位线可控制对所述锁存式存储组件的存取，以写入/读取所述数字信号至/自所述锁存式内存，

所述第一及第二存取晶体管具有控制栅极，且所述控制栅极与一字符线相通信，以控制所述锁存式内存组件对所述第一及第二位线的存取；

一第一非易失性内存组件，与所述锁存式内存组件透过一第一端互相通信，以接收并永久保持来自所述锁存式内存组件的数字信号；以及

一第二非易失性内存组件，与所述锁存式内存组件透过一第一端相接，以接收并永久保持来自所述锁存式内存组件的数字信号的一互补位准。

2、如权利要求1所述的整合型非易失性静态随机存取内存电路，其特征在于，所述第一非易失性内存组件的第一端连接至所述第一存取晶体管及所述锁存式内存组件的间的一储存节点，以将所述数字信号传送至所述第一非易失性内存组件。

3、如权利要求1所述的整合型非易失性静态随机存取内存电路，其特征在于，所述第二非易失性内存组件的第一端连接至所述第二随机存取晶体管及所述锁存式存储组件的间的一互补储存节点，以将所述数字信号传送至所述第一非易失性内存组件。

4、如权利要求1所述的整合型非易失性静态随机存取内存电路，其特征在于，所述第一及第二非易失性内存组件包括：

一第一选择门控晶体管，包括一漏极及一栅极，且所述漏极连接至所述第一端，而所述栅极被连接以接收一第一选择门控信号；

一浮置栅极晶体管，具有一漏极及一栅极，且所述漏极连接至所述第一门控晶体管的一源极，以使所述浮置栅极的漏极在所述第一选择门控信号被启动时连接至所述锁存式内存组件，而所述栅极被连接以接收所述浮置栅极晶体管所需的一读取、程序化及擦除信号；以及

一第二选择门控晶体管，包括一漏极、一源极及一栅极，且所述漏极连接至所述浮置栅极晶体管的一源极，所述源极被连接以接收一源极线信号，以读取、程序化及擦除所述浮置栅极晶体管，而所述栅极被连接以接收一第二选择门控信号，以连接所述源极线信号至所述浮置栅极晶体管的源极。

5、如权利要求4所述的整合型非易失性静态随机存取内存电路，其特征在于，所述静态随机存取内存单元通过设定所述第一门控信号的方式保持所述数字信号为非易失性数字数据，以使所述第一及第二非易失性内存组件的第一选择门控晶体管被停用，且所述静态随机存取内存单元不与所述第一及第二非易失性内存组件有效地相通信。

6、如权利要求4所述的整合型非易失性静态随机存取内存电路，其特征在于，所述第一及第二非易失性内存组件是以下列步骤被擦除：

设定所述第一门控选择信号，以使所述第一及第二非易失性内存组件的第一选择门控晶体管被停用；

加上所述擦除信号至所述第一及第二非易失性内存组件的浮置栅极晶体管的栅极；

加上所述第二门控选择信号，以启动所述第一及第二非易失性内存组件的选择门控晶体管，以连接所述第一及第二非易失性内存组件的浮置栅极晶体管的源极至所述源极线；以及

加上一地参考电压至所述源极线。

7、如权利要求6所述的整合型非易失性静态随机存取内存电路，其特征在于，所述擦除信号介于约-15V至约-22V的间。

8、如权利要求4所述的整合型非易失性静态随机存取内存电路，其特征在于，所述数字信号被程序化至所述第一非易失性内存组件，且所述数字信号的互补信号被程序化至所述第二非易失性内存组件，步骤如下：

设定所述第一门控选择信号，以启动所述第一及第二非易失性内存组件的第一选择门控晶体管；

加上所述程序信号至所述第一及第二非易失性内存组件的浮置栅极晶体管的栅极上；

加上所述第二门控选择信号，以启动所述第一及第二非易失性内存组件的选择门控晶体管，以连接所述第一及第二非易失性内存组件的浮置栅极晶体管的源极至所述源极线；以及

加上一地参考电压至所述源极线。

9、如权利要求8所述的整合型非易失性静态随机存取内存电路，其特征在于，所述程序信号介于约+15V至约+22V的之间。

10、一种非易失性静态随机存取内存数组，其特征在于，包括：

多数个整合型非易失性静态随机存取内存电路，排列于一行列组成的数组中，并形成于一基板上，所述整合型非易失性静态随机存取内存电路包括：

一静态随机存取内存单元，包括：

一锁存式内存组件，用以保持一指出一数据位的数字信号；以及

一第一存取晶体管及一第二存取晶体管，互相连接以使一第一位线及一第二位线得控制对所述锁存式内存组件的存取，以写入/读取所述数字信号至/自所述锁存式内存组件，

所述第一及第二存取晶体管具有控制栅极，且所述等控制栅极与一字符线相通信，以控制所述锁存式内存组件对所述第一及第二位线的存取；

一第一非易失性内存组件，透过一第一端与所述锁存式内存组件相通信，以接收并永久保持来自所述锁存式内存组件的数字信号；以及

一第二非易失性内存组件，与所述锁存式内存组件透过一第一端相通信，并永久保持来自所述锁存式内存组件的数字信号的一互补位准。

11、如权利要求10所述的整合型非易失性静态随机存取内存数组，其特征在于，进一步包括一电源检测电路，所述电源检测电路与多数个整合型非易失性静态随机存取内存电路相通信，以检测一电源中断及一电源启动，并使所述电源中断的检测与所述电源启动的检测与所述多数个整合型非易失性静态随机存取内存电路相通信。

12、如权利要求11所述的整合型非易失性静态随机存取内存数组，其特征在于，每一个所述非易失性静态随机存取内存的静态随机存取内存单元都在所述电源中断被检测到时，传送所述数字信号及所述数字信号的一互补信号至所述第一及第二非易失性内存组件。

13、如权利要求11所述的整合型非易失性静态随机存取内存数组，其特征在于，每一个所述非易失性静态随机存取内存的静态随机存取内存单元在所述电源启动被检测到时，接收所述数字信号与来自所述第一及第二非易失性内存组件的所述数字信号的一互补信号。

14、如权利要求10所述的整合型非易失性静态随机存取内存数组，其特征在于，每一个多数个整合型非易失性静态随机存取内存电路的第一非易失性内存组件的第一端连接至所述第一存取晶体管及所述锁存式内存组件之间的一储存节点，以将所述数字信号传送至所述第一非易失性内存组件。

15、如权利要求10所述的整合型非易失性静态随机存取内存数组，其特征在于，每一个多数个整合型非易失性静态随机存取内存电路的第二非易失性内存组件的第一端连接至所述第二存取晶体管及所述锁存式内存组件之间的一储存节点，以将所述数字信号传送至所述第一非易失性内存组件。

16、如权利要求10所述的整合型非易失性静态随机存取内存数组，其特征在于，每一个所述多数个整合型非易失性静态随机存取内存电路的第一及第二非易失性内存组件包括：

一第一选择门控晶体管，包括一漏极及一栅极，且所述漏极连接所述第一端，所述栅极被连接以接收一第一选择门控信号；

一浮置栅极晶体管，具有一漏极及一栅极，且所述漏极连接至所述第一门控晶体管的一源极，以使所述浮置栅极的漏极在所述第一选择门控信号被启动时，连接至所述锁存式内存组件，且所述栅极被连接以接收所述浮置栅极晶体管所需的一读取、程序化及擦除信号；以及

一第二选择门控晶体管，包括一漏极、一源极及一栅极，且所述漏极连接至所述浮置栅极晶体管的一源极，所述源极被连接以接收一读取、程序化及擦除所述浮置栅极晶体管的来源信号，所述栅极用以接收一第二选择门控信号，以连接所述源极线信号至所述浮置栅极晶体管的源极。

17、如权利要求13所述的非易失性静态随机存取内存数组，其特征在于，每一个所述多数个整合型非易失性静态随机存取内存电路的静态随机存取内存单元通过设定所述第一门控信号的方式保持所述数字信号为非易失性数字数据，以使所述第一及第二非易失性内存组件的第一选择门控晶体管被停用，且所述静态随机存取内存单元不与所述第一及第二非易失性内存组件有效地相通信。

18、如权利要求16所述的非易失性静态随机存取内存数组，其特征在于，每一个所述多数个整合型非易失性静态随机存取内存电路的第一及第二非易失性内存组件以下列步骤擦除：

设定所述第一门控信号，以停用所述第一及第二非易失性内存组件的第一选择门控晶体管；

加上所述擦除信号至所述第一及第二非易失性内存组件的浮置栅极晶体管的栅极；

加上所述第二门控选择信号，以开启所述第一及第二非易失性内存组件的选择门控晶体管，以连接所述第一及第二非易失性内存组件的浮置栅极晶体管的源极至所述源极线；以及

加上一地参考电压至所述源极线。

19、如权利要求18所述的非易失性静态随机存取内存数组，其特征在于，所述擦除信号介于约-15V至约-22V之间。

20、如权利要求16所述的非易失性静态随机存取内存数组，其特征在于，每一个所述数字信号被程序化至所述多数个整合型非易失性静态随机存取内存电路的第一非易失性内存组件中，且所述数字信号的互补信号被程序化至每一个所述多数个整合型非易失性随机存取内存电路的第二非易失性内存组件中，且所述程序化是以下列步骤达成：

设定所述第一门控选择信号，以启动所述第一及第二非易失性内存组件的第一选择门控晶体管；

加上所述程序信号至所述第一及第二非易失性内存组件的浮置栅极晶体管的栅极；

加上所述第二门控选择信号，以启动所述第一及第二非易失性内存组件的选择门控晶体管，以连接所述第一及第二非易失性内存组件的浮置栅极晶体管的源极至所述源极线；以及

加上一地参考电压至所述源极线。

21、如权利要求20所述的非易失性静态随机存取内存数组，其特征在于，所述程序信号介于约+15V至约+22V之间。

22、一种在一基板上形成一整合型非易失性静态随机存取内存电路的方法，其特征在于，包括下列步骤：

形成一静态随机存取内存单元，通过执行下列步骤完成：

在所述基板上形成一锁存式内存组件，以保持一代表一数据位的数字信号；

在所述基板上形成一第一存取晶体管及一第二存取晶体管；

连接所述第一及第二存取晶体管，以能控制一第一位线及一第二位线对所述锁存式内存组件的存取，以写入/读取所述数字信号至/自所述锁存式内存组件；以及

连接所述具有控制栅极的第一及第二存取晶体管的控制栅极，以使与一字符线相通信，以控制所述锁存式内存组件对所述第一及第二位线的存取；

在所述基板上形成一第一非易失性内存组件；

使所述第一非易失性内存组件与所述锁存式内存组件透过一第一端相通信，以接收并永久保持来自所述锁存式内存组件的数字信号；

形成一第二非易失性内存组件；以及

使所述第二非易失性内存组件与所述锁存式内存组件透过一第一端相通信，以接收并永久保持来自所述锁存式内存组件的数字信号的一互补位准。

23、如权利要求22所述的在一基板上形成一整合型非易失性静态随机存取内存电路的方法，其特征在于，进一步包括下列步骤：

连接所述第一非易失性内存组件的第一端至所述第一存取晶体管与所述锁存式内存组件之间的一储存节点，以传送所述数字信号至所述第一非易失性内存组件。

24、如权利要求22所述的在一基板上形成一整合型非易失性静态随机存取内存电路的方法，其特征在于，进一步包括下列步骤：

连接所述第二非易失性内存组件的第一端至所述第二存取晶体管与所述锁存式内存组件之间的一互补储存节点，以传送所述数字信号至所述第一非易失性内存组件。

25、如权利要求22所述的在一基板上形成一整合型非易失性静态随机存取内存电路的方法，其特征在于，进一步包括下列步骤：

形成一第一选择门控晶体管，且所述第一选择门控晶体管包括一漏极及一栅极，且所述漏极连接至所述第一端，所述栅极被连接以接收一第一选择门控信号；

形成一浮置栅极晶体管，且所述浮置栅极晶体管具有一漏极及一栅极，且所述漏极连接至所述第一门控晶体管的一源极，以使所述浮置栅极的漏极在所述第一选择门控信号被启动时被连接至所述锁存式内存组件，所述栅极被连接以接收所述浮置栅极晶体管所需的一读取、程序化及擦除信号；以及

形成一第二选择门控晶体管，且所述第二选择门控晶体管包括一漏极、一源极及一栅极，且所述漏极连接至所述浮置栅极晶体管的一源极，所述源极被连接以接收读取、程序化及擦除所述浮置栅极晶体管所需的一源极线信号，所述栅极被连接以接收一第二选择门控信号，以连接所述源极线信号至所述浮置栅极晶体管的源极。

26、如权利要求25所述的在一基板上形成一整合型非易失性静态随机存取内存电路的方法，其特征在于，所述静态随机存取内存单元通过设定所述第一门控信号的方式保持所述数字信号为非易失性数字数据，以使所述第一及第二非易失性内存组件的第一选择门控晶体管被停用，且所述静态随机存取内存单元不与所述第一及第二非易失性内存组件有效地相通信。

27、如权利要求25所述的在一基板上形成一整合型非易失性静态随机存取内存电路的方法，其特征在于，所述第一及第二非易失性内存组件是以下列步骤擦除：

设定所述第一门控选择信号，以停用所述第一及第二非易失性内存组件的第一选择门控晶体管；

加上所述擦除信号至所述第一及第二非易失性内存组件的浮置栅极晶体管的栅极；

加上所述第二门控选择信号，以启动所述第一及第二非易失性内存组件的选择门控晶体管，以连接所述第一及第二非易失性内存组件的浮置栅极晶体管的源极至所述源极线；以及

加上一地参考电压至所述源极线。

28、如权利要求27所述的在一基板上形成一整合型非易失性静态随机存取内存电路的方法，其特征在于，所述擦除信号介于约-15V至约-22V之间。

29、如权利要求25所述的在一基板上形成一整合型非易失性静态随机存取内存电路的方法，其特征在于，所述数字信号被程序化至所述第一非易失性内存组件，且所述数字信号的互补信号被用以程序化所述第二非易失性内存组件，且所述程序化是通过下列步骤完成：

设定所述第一门控选择信号，以启动所述第一及第二非易失性内存组件的第一选择门控晶体管；

加上所述程序信号至所述第一及第二非易失性内存组件的浮置栅极晶体管的栅极；

加上所述第二门控选择信号，以启动所述第一及第二非易失性内存组件的选择门控晶体管，以连接所述第一及第二非易失性内存组件的浮置栅极晶体管至所述源极线；以及

加上一地参考电压至所述源极线。

30、如权利要求29所述的在一基板上形成一整合型非易失性静态随机存取内存电路的方法，其特征在于，所述程序信号是介于约+15V至约+22V之间。

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