JPH1083688A

JPH1083688A - 半導体不揮発性記憶装置

Info

Publication number: JPH1083688A
Application number: JP23820896A
Authority: JP
Inventors: Kenshirou Arase; 謙士朗荒瀬
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-09-09
Filing date: 1996-09-09
Publication date: 1998-03-31
Anticipated expiration: 2016-09-09
Also published as: JP3610691B2

Abstract

(57)【要約】【課題】高速にかつ精度の高いデータプログラムが可
能で、しかもディスターブマージンの大きい半導体不揮
発性記憶装置を実現する。【解決手段】プログラム動作がベリファイ読み出し動
作を介して複数回のプログラム動作を繰り返し行うこと
によりなされるＮＡＮＤ型フラッシュメモリにおいて、
段階電圧発生部５により出力されるプログラムワード線
電圧ＶＰＰ１〜ＶＰＰｋ、および段階電圧発生部６によ
り出力される中間禁止電圧ＶＭ１〜ＶＭｋが、ともにプ
ログラム回数ｋの増加にしたがって漸増する電圧値に設
定され、しかも、前記中間禁止電圧のプログラム回数増
加毎の各電圧漸増値は、前記プログラムワード線電圧の
プログラム回数増加毎の各電圧漸増値の半分に設定され
る。これにより、高速にかつ精度の高いデータプログラ
ムが可能になり、しかもディスターブマージンの悪化を
除去できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的にプログラ
ム可能な半導体不揮発性記憶装置に係り、特にＮＡＮＤ
型フラッシュメモリ等のようにファウラーノルドハイム
（以下ＦＮ）トンネル現象によりフローティングゲート
に電子を注入等してデータプログラムを行う半導体不揮
発性記憶装置における、データプログラム系回路に関す
るものである。

【０００２】

【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等
の半導体不揮発性記憶装置においては、チャンネルホッ
トエレクトロン（以下ＣＨＥ）注入によりフローティン
グゲートに電子を注入してデータのプログラムを行うＮ
ＯＲ型の半導体不揮発性記憶装置が主流であった。

【０００３】しかし、上述したＮＯＲ型半導体不揮発性
記憶装置においては、ＣＨＥデータプログラム時に大電
流を必要とし、この電流をチップ内昇圧回路から供給す
ることは難しく、今後電源電圧が低電圧化していった場
合、単一電源で動作させることは困難になると予想され
ている。しかも、ＮＯＲ型半導体不揮発性記憶装置にお
いては、上記の電流制限からバイト単位で、つまり一度
に〜８個程度のメモリトランジスタにしか並列にデータ
プログラムが行えず、プログラム速度の点で非常な制約
があった。以上の観点から、ＦＮトンネル現象によりフ
ローティングゲートに電子を注入等してデータのプログ
ラムを行う半導体不揮発性記憶装置、たとえばＮＡＮＤ
型フラッシュメモリが提案されている。

【０００４】図９は、ＮＡＮＤ型フラッシュメモリにお
ける、メモリアレイ構造を示す図である。図９のＮＡＮ
Ｄ型フラッシュメモリは、便宜上、１本のビット線に接
続されたＮＡＮＤ列１本に４個のメモリトランジスタが
接続された場合の、メモリアレイを示す図である。

【０００５】図９において、ＢＬはビット線を示し、当
該ビット線ＢＬに２個の選択トランジスタＳＴ１，ＳＴ
２、および４個のメモリトランジスタＭＴ１〜ＭＴ４が
直列接続されたＮＡＮＤ列が接続される。選択トランジ
スタＳＴ１，ＳＴ２はそれぞれ選択ゲート線ＳＬ１，Ｓ
Ｌ２により制御され、またメモリトランジスタＭＴ１〜
ＭＴ４はそれぞれワード線ＷＬ１〜ＷＬ４により制御さ
れる。

【０００６】かかるＮＡＮＤ型フラッシュメモリのプロ
グラム動作においては、データプログラム時の動作電流
が小さいため、この電流をチップ内昇圧回路から供給す
ることが比較的容易であり、単一電流で動作させ易いと
いう利点がある。さらに、ＮＡＮＤ型フラッシュメモリ
においては、上記の動作電流の優位性からページ単位
で、つまり選択するワード線に接続されたメモリトラン
ジスタ一括にデータプログラムを行うことが可能であ
り、当然の結果として、プログラム速度の点で優位であ
る。さらに、上述したＮＡＮＤ型フラッシュメモリにお
いては、プロセスバラツキ等に起因してメモリトランジ
スタ間でプログラム特性がバラツいても、プログラム動
作がベリファイ読み出し動作を介して複数回のプログラ
ム動作を繰り返し行うことによりなされるため、プログ
ラムしきい値電圧Ｖｔｈのバラツキが抑えられるという
利点がある。

【０００７】つまり、選択するワード線に接続されたメ
モリトランジスタ一括にページプログラムを行う場合、
ページプログラムデータをビット線毎のデータラッチ回
路に転送し、プログラム終了セルのラッチデータを順次
反転してプログラム禁止状態をすることにより、いわゆ
るビット毎ベリファイ動作が行われ、過剰プログラムを
防止してプログラムしきい値電圧Ｖｔｈのバラツキが抑
えられる。

【０００８】

【発明が解決しようとする課題】ところで、上述したＮ
ＡＮＤ型フラッシュメモリは以上説明したような種々の
利点を有するが、以下の問題点を有する。すなわち、Ｎ
ＡＮＤ型フラッシュメモリのデータプログラム動作にお
いて、プロセスバラツキ等に起因するプログラム特性の
バラツキが大きい場合に、選択ワード線に接続されたメ
モリトランジスタ間でプログラム速度の差が大きくな
り、プログラム／ベリファイ回数が増大し、プログラム
速度が律速されるという問題がある。

【０００９】これは、プロセスバラツキ等に起因するプ
ログラム速度のバラツキは、選択ワード線内のメモリト
ランジスタ間で、経験的におよそ〜２桁程度のプログラ
ム時間差にもなることから、従来の同一パルス電圧値、
同一パルス時間幅の単純プログラムパルスの繰り返し印
加方式では、プログラム／ベリファイ回数も〜１００程
度行う必要があるためである。このような場合、実質的
なプログラム電圧印加時間よりも、むしろプログラム動
作／ベリファイ読み出しの電圧切り替えに要する時間が
支配的となり、実質的にプログラム速度が損なわれてし
まう。

【００１０】かかる問題を回避するためには、プログラ
ム／ベリファイ回数を最大限でも〜１０回程度に抑制し
てデータプログラムを行う必要がある。しかし、従来の
同一パルス電圧値、同一パルス時間幅の単純プログラム
パルスの繰り返し印加方式でこれを実行するには、パル
ス電圧値を強めたプログラムパルスを印加する必要があ
る。この場合、最もプログラム速度の早いメモリトラン
ジスタが過剰プログラムされてプログラムしきい値電圧
Ｖｔｈのバラツキが増大するという副作用をもたらす。

【００１１】上述した問題点を解決して、プログラムし
きい値電圧Ｖｔｈのバラツキを増大することなくプログ
ラム／ベリファイ回数を抑制することのできるＮＡＮＤ
型フラッシュメモリの新しいプログラム方式が、以下の
文献に開示されている。文献：『Ａ３．３Ｖ３２ＭｂＮＡＮＤＦｌａｓ
ｈＭｅｍｏｒｙｗｉｔｈＩｎｃｒｅｍｅｎｔａｌ
ＳｔｅｐＰｕｌｓｅＰｒｏｇｒａｍｍｉｎｇＳ
ｃｈｅｍｅ』 ’９５ＩＳＳＣＣｐ１２８〜。

【００１２】上述した文献に開示されたデータプログラ
ム動作は、選択ワード線に高電圧のプログラムワード線
電圧、ビット線に基準ビット線電圧を印加して、前記プ
ログラムワード線電圧と基準ビット線電圧とのプログラ
ム電圧差により、データプログラムを行うＮＡＮＤ型フ
ラッシュメモリにおいて、プログラム動作がベリファイ
読み出し動作を介して複数回のプログラム動作を繰り返
し行うことによりなされ、前記プログラムワード線電圧
がプログラム回数の増加にしたがって漸増する方向に可
変の電圧値に設定することにより、また前記基準ビット
線電圧がプログラム回数のかかわらず一定の電圧値に設
定することにより、前記プログラム電圧差がプログラム
回数の増加にしたがって漸増するように、データのプロ
グラムを行う。つまり、ＩｎｃｒｅｍｅｎｔａｌＳｔ
ｅｐＰｕｌｓｅＰｒｏｇｒａｍｍｉｎｇ法（以下Ｉ
ＳＰＰ法）と呼ばれる由縁である。

【００１３】図１０は、上述したＩＳＰＰ法によりＮＡ
ＮＤ型フラッシュメモリのデータプログラムを行う場合
の、タイミングチャートを示す図である。以下、図１０
のタイミングチャートについて、順を追って説明する。

【００１４】まず時刻ｔ１〜ｔ２の間は、ページデータ
転送クロック信号φＣＬと同期してページプログラムデ
ータを各ビット線毎に設けられたデータラッチ回路１〜
ｍに転送するステップである。

【００１５】次に時刻ｔ２から時刻ｔ４の間は、第１回
目のプログラム／ベリファイ動作を行うステップであ
る。すなわちプログラム／ベリファイ制御信号φＰ／Ｒ
の制御により、選択ワード線ＷＬには第１番目のプログ
ラムワード線電圧ＶＰＰ１（１４Ｖ）とベリファイ読み
出しワード線電圧ＶＲ（１．５Ｖ）が交互に印加され、
非選択ワード線ＷＬには中間値のプログラム禁止電圧Ｖ
Ｗ（８Ｖ）とＮＡＮＤ列をパスさせるための読み出し電
圧ＶＣＣ（３．３Ｖ）が交互に印加される。またプログ
ラムメモリトランジスタが接続された選択ビット線ＢＬ
には基準ビット線電圧ＧＮＤ（０Ｖ）、非プログラムメ
モリトランジスタが接続された非選択ビット線ＢＬには
中間値のプログラム禁止電圧ＶＭ（８Ｖ）が印加され
る。その結果、時刻ｔ４までに第１回目のプログラムが
終了し、プログラム終了セルのラッチデータは反転して
次回からはプログラム禁止状態となる。

【００１６】時刻ｔ４〜ｔ６の間は、第２回目のプログ
ラム／ベリファイ動作を行うステップであるが、基本的
には第１回目のプログラム／ベリファイ動作と同様であ
る。異なる点は、第２番目のプログラムワード線電圧Ｖ
ＰＰ２（１４．５Ｖ）が第１番目のプログラムワード線
電圧ＶＰＰ１（１４Ｖ）より０．５Ｖインクリメントさ
れることである。

【００１７】時刻ｔ６〜ｔ８の間は、第３回目のプログ
ラム／ベリファイ動作を行うステップであり、同様に、
第３番目のプログラムワード線電圧ＶＰＰ３（１５Ｖ）
が０．５Ｖインクリメントされる。

【００１８】最後に時刻ｔ９〜ｔ１１の間は、最終のｋ
回目（たとえば１０回目）のプログラム／ベリファイ動
作を行うステップであり、第ｋ番目のプログラムワード
線電圧ＶＰＰｋ（１８．５Ｖ）が印加され、すべてのプ
ログラムが終了し、その後、すべてのデータラッチ回路
のデータがハイレベルになったことを検出して、プログ
ラム動作を終了する。

【００１９】なお、プログラム回数の進行は、常に最終
のｋ回目（たとえば１０回目）まで行われるとは限られ
ず、すべてのデータラッチ回路のデータがハイレベルに
なったことを検出すれば、自動的に終了する。

【００２０】かかるＩＳＰＰ法によるデータプログラム
動作においては、プログラム回数の増加にしたがってメ
モリトランジスタのプログラムが進行してしきい値電圧
Ｖｔｈが上昇しても、これによるフローティングゲート
電位の低下は漸増するプログラムワード電圧により補償
されて、メモリトランジスタのトンネル酸化に印加され
る電界は一定に保たれる。したがって、プログラム回数
の増加にかかわらずフローティングゲートに注入される
ＦＮトンネル電流値は常に一定値に保たれ、プログラム
回数の増加とプログラムしきい値電圧Ｖｔｈの上昇値が
線形関係となる。その結果、プログラム／ベリファイ回
数を抑えながら、精度のよりプログラムしきい値電圧Ｖ
ｔｈの制御が可能となる。

【００２１】これに対して、従来の同一パルス電圧値、
同一パルス時間幅の単純プログラムパルスの繰り返し印
加方式によるデータプログラム動作においては、プログ
ラム回数の増加にしたがってメモリトランジスタのプロ
グラムが進行してしきい値電圧Ｖｔｈが上昇した場合、
これによりフローティングゲート電位が低下するため、
メモリトランジスタのトンネル酸化膜に印加される電界
は減少する。したがって、プログラム回数の増加にした
がってフローティングゲートに注入されるＦＮトンネル
電流値は次第に減少し、プログラム回数の増加とともに
プログラムしきい値電圧Ｖｔｈの飽和現象が顕著とな
り、理論的にはプログラム回数の増加に対するプログラ
ムしきい値電圧Ｖｔｈの上昇値が対数関係となる。その
結果、プログラム／ベリファイ回数を抑えながらの精度
のよりプログラムしきい値電圧Ｖｔｈの制御が困難であ
り、プログラム電圧値を高くすると過剰プログラム等の
副作用をもたらす。

【００２２】上述したＩＳＰＰ法によるデータプログラ
ム動作は、プログラム／ベリファイ回数の抑制と精度の
高いプログラム制御が両立できる点で、非常にすぐれた
プログラム方法である。しかしながら、上記ＩＳＰＰ法
によるデータプログラム動作においては、プログラムワ
ード線電圧のみ電圧値が漸増変化するため、プログラム
回数の増加にしたがって、プログラムワード線電圧と基
準ビット線電圧とプログラム禁止電圧との間の電圧バラ
ンスが変化し、その結果、非プログラムメモリトランジ
スタに対するディスターブが悪化するという問題があ
る。

【００２３】たとえば上述した図１０の例においては、
プログラム回数（Ｋ＝１〜１０）の進行にしたがって、
プログラムワード線電圧はＶＰＰ１〜ＶＰＰｋ＝１４Ｖ
〜１８．５Ｖと漸増変化するが、基準ビット線電圧は０
Ｖに、プログラム禁止電圧は８Ｖに固定される。したが
って、選択ワード線と選択ビット線が交差する位置にあ
るプログラムメモリトランジスタに印加されるプログラ
ム電圧差は、プログラム回数の進行にしたがって、１４
Ｖ〜１８．５Ｖと漸増変化する。

【００２４】これに対して、選択ワード線と非選択ビッ
ト線が交差する位置にある非プログラムメモリトランジ
スタに印加されるディスターブ電圧は、プログラム回数
の進行にしたがって、６Ｖから１０．５Ｖと漸増変化す
る。また、非選択ワード線と選択ビット線が交差する位
置にある非プログラムメモリトランジスタに印加される
ディスターブ電圧は、プログラム回数の進行にかかわら
ず、一定の８Ｖである。

【００２５】一般的なＮＡＮＤ型フラッシュメモリのデ
ータプログラム動作において、ディスターブマージンを
最大限確保するためには、上述した２種類の非プログラ
ムメモリトランジスタに印加されるディスターブ電圧
が、プログラムメモリトランジタに印加されるプログラ
ム電圧差の半分になるように、プログラムワード線電圧
と基準ビット線電圧とプログラム禁止電圧との間の電圧
バランスを最適設定する必要がある。したがって、上述
した図１０の例においては、２種類の非プログラムメモ
リトランジスタに印加されるディスターブ電圧が、とも
にプログラム回数の進行に従って７Ｖ〜９．２５Ｖと漸
増変化させるのが、理想的である。以上の観点から、図
１０の従来例のＩＳＰＰ法によるデータプログラム動作
においては、以下のようにディスターブバランスが悪化
する。

【００２６】すなわち、選択ワード線と非選択ビット線
が交差する位置にある非プログラムメモリトランジスタ
に印加されるディスターブ電圧は、プログラム回数の進
行初期にディスターブ電圧が１Ｖ理想値より軽減される
が、プログラム回数の進行終期にはディスターブ電圧が
１．２５Ｖ理想値より激しくなる。

【００２７】これに対して、非選択ワード線と選択ビッ
ト線が交差する位置にある非プログラムメモリトランジ
スタに印加されるディスターブ電圧は、プログラム回数
の進行初期にはディスターブ電圧が２Ｖ理想値より激し
くなり、プログラム回数の進行終期にはディスターブ電
圧が２．５Ｖ理想値より軽減される。したがって、全体
的なディスターブの激しさは、２種類のディスターブモ
ードのより激しい方で決定されるため、プログラム回数
の進行初期にディスターブ電圧が２Ｖ理想値より激しく
なり、プログラム回数の進行終期にもディスターブ電圧
が１．２５Ｖ理想値より激しくなる。これはディスター
ブ時間に換算した場合、およそ１．５桁〜３桁程度も、
ディスターブ耐性が悪化することが、経験的に確認され
ている。

【００２８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ＩＳＰＰ法と同様の効率で高速
にかつ精度の高いデータプログラムが可能で、しかもＩ
ＳＰＰ法にともなうディスターブの悪化を除去できる半
導体不揮発性記憶装置を実現することにある。

【００２９】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、接続されたワード線およびビット線への
印加電圧に応じて電気的にプログラム可能なメモリ素子
が行列状に配置され、選択メモリ素子が接続されたワー
ド線およびビット線に高電圧の第１のプログラム電圧お
よび低電圧の第２のプログラム電圧のいずれかをそれぞ
れ印加して前記第１のプログラム電圧と第２のプログラ
ム電圧とのプログラム電圧差により前記選択メモリ素子
にデータプログラムを行い、非選択メモリ素子のワード
線またはビット線の少なくともいずれか一方に前記第１
のプログラム電圧よりは低く前記第２のプログラム電圧
よりは高い電圧値に設定されたプログラム禁止電圧を印
加して前記非選択メモリ素子へのデータプログラムを禁
止する半導体不揮発性記憶装置であって、ベリファイ読
み出し動作を介して複数回のプログラム動作を繰り返し
行い、前記第２のプログラム電圧をプログラム回数にか
かわらず一定の電圧値に設定し、かつ前記第１のプログ
ラム電圧およびプログラム禁止電圧をともにプログラム
回数の増加にしたがって漸増させる手段を有する。

【００３０】また、前記半導体不揮発性記憶装置におい
て、前記プログラム禁止電圧のプログラム回数増加毎の
各電圧漸増値は、前記第１のプログラム電圧のプログラ
ム回数増加毎の各電圧漸増値の半分に設定される。

【００３１】また、本発明は、接続されたワード線およ
びビット線への印加電圧に応じて電気的にプログラム可
能なメモリ素子が行列状に配置され、選択メモリ素子が
接続されたワード線およびビット線に高電圧の第１のプ
ログラム電圧および低電圧の第２のプログラム電圧のい
ずれかをそれぞれ印加して前記第１のプログラム電圧と
第２のプログラム電圧とのプログラム電圧差により前記
選択メモリ素子にデータプログラムを行い、非選択メモ
リ素子のワード線またはビット線の少なくともいずれか
一方に前記第１のプログラム電圧よりは低く前記第２の
プログラム電圧よりは高い電圧値に設定されたプログラ
ム禁止電圧を印加して前記非選択メモリ素子へのデータ
プログラムを禁止する半導体不揮発性記憶装置であっ
て、ベリファイ読み出し動作を介して複数回のプログラ
ム動作を繰り返し行い、前記プログラム禁止電圧をプロ
グラム回数にかかわらず一定の電圧値に設定し、かつ前
記第１のプログラム電圧をプログラム回数の増加にした
がって漸増させ、かつ前記第２のプログラム電圧をプロ
グラム回数の増加にしたがって漸減させる手段を有す
る。

【００３２】また、前記半導体不揮発性記憶装置におい
て、前記第１のプログラム電圧のプログラム回数増加毎
の各電圧漸増値と前記第２のプログラム電圧のプログラ
ム回数増加毎の各電圧漸減値は、同電圧値に設定され
る。

【００３３】また、前記半導体不揮発性記憶装置におい
て、前記第１のプログラム電圧は昇圧回路により昇圧さ
れた昇圧電圧であり、前記第２のプログラム電圧は電源
電圧の範囲内において分圧された分圧電圧である。

【００３４】また、本発明は、行列状に配置された複数
のメモリトランジスタを有し、ビット線にＮＡＮＤ構造
をなす複数のＮＡＮＤ列が接続され、同一行に配置され
たメモリトランジスタが共通のワード線に接続され、選
択メモリトランジスタが接続されたワード線およびビッ
ト線に高電圧のプログラムワード線電圧および基準ビッ
ト線電圧を印加して前記プログラムワード線電圧と基準
ビット線電圧とのプログラム電圧差により前記選択メモ
リトランジスタにデータプログラムを行い、非選択メモ
リトランジスタのワード線またはビット線の少なくとも
いずれか一方に前記プログラムワード線電圧よりは低く
前記基準ビット線電圧よりは高い電圧値に設定されたプ
ログラム禁止電圧を印加して前記非選択メモリトランジ
スタへのデータプログラムを禁止するＮＡＮＤ型の半導
体不揮発性記憶装置であって、ベリファイ読み出し動作
を介して複数回のプログラム動作を繰り返し行い、前記
基準ビット線電圧をプログラム回数にかかわらず一定の
電圧値に設定し、かつ前記プログラムワード線電圧およ
びプログラム禁止電圧をともにプログラム回数の増加に
したがって漸増させる手段を有する。

【００３５】また、前記ＮＡＮＤ型半導体不揮発性記憶
装置において、前記プログラム禁止電圧のプログラム回
数増加毎の各電圧漸増値は、前記プログラムワード線電
圧のプログラム回数増加毎の各電圧漸増値の半分に設定
される。

【００３６】また、本発明は、行列状に配置された複数
のメモリトランジスタを有し、ビット線にＮＡＮＤ構造
をなす複数のＮＡＮＤ列が接続され、同一行に配置され
たメモリトランジスタが共通のワード線に接続され、選
択メモリトランジスタが接続されたワード線およびビッ
ト線に高電圧のプログラムワード線電圧および基準ビッ
ト線電圧を印加して前記プログラムワード線電圧と基準
ビット線電圧とのプログラム電圧差により前記選択メモ
リトランジスタにデータプログラムを行い、非選択メモ
リトランジスタのワード線またはビット線の少なくとも
いずれか一方に前記プログラムワード線電圧よりは低く
前記基準ビット線電圧よりは高い電圧値に設定されたプ
ログラム禁止電圧を印加して前記非選択メモリトランジ
スタへのデータプログラムを禁止するＮＡＮＤ型の半導
体不揮発性記憶装置であって、ベリファイ読み出し動作
を介して複数回のプログラム動作を繰り返し行い、前記
プログラム禁止電圧をプログラム回数にかかわらず一定
の電圧値に設定し、かつ前記プログラムワード線電圧を
プログラム回数の増加にしたがって漸増させ、かつ前記
基準ビット線電圧をプログラム回数の増加にしたがって
漸減させる手段を有する。

【００３７】また、前記ＮＡＮＤ型半導体不揮発性記憶
装置において、前記プログラムワード線電圧のプログラ
ム回数増加毎の各電圧漸増値と前記基準ビット線電圧の
プログラム回数増加毎の各電圧漸減値は、同電圧値に設
定される。

【００３８】また、前記ＮＡＮＤ型半導体不揮発性記憶
装置において、前記プログラムワード線電圧は昇圧回路
により昇圧された昇圧電圧であり、前記基準ビット線電
圧は電源電圧の範囲内において分圧された分圧電圧であ
る。

【００３９】本発明の半導体不揮発性記憶装置によれ
ば、プログラムワード線電圧と基準ビット線電圧とのプ
ログラム電圧差によりプログラムメモリトランジスタに
対してデータプログラムがなされ、基準ビット線電圧が
プログラム回数に係わらず一定の電圧値に設定され、か
つプログラムワード線電圧がプログラム回数の増加にし
たがって漸増する。したがって、ＩＳＰＰ法と実質的に
同様の効果により、高速にかつ精度の高いデータプログ
ラムを行うことが可能である。さらに、中間値のプログ
ラム禁止電圧もプログラム回数の増加にしたがって漸増
し、かつ当該プログラム禁止電圧のプログラム回数増加
毎の各電圧漸増値は、プログラムワード線電圧のプログ
ラム回数増加毎の各電圧漸増値の半分に設定される。し
たがって、非プログラムメモリトランジスタに印加され
る２種類のディスターブ電圧も、プログラムメモリトラ
ンジスタに印加されるプログラム電圧差がプログラム回
数の増加にしたがって漸増するのと、同じ比率で漸増す
る。このために、従来のＩＳＰＰ法において問題となる
ディスターブの悪化を、除去することができる。

【００４０】また、本発明の半導体不揮発性記憶装置に
よれば、プログラムワード線電圧と基準ビット線電圧と
のプログラム電圧差によりプログラムメモリトランジス
タに対してデータプログラムがなされ、プログラムワー
ド線電圧がプログラム回数の増加にしたがって漸増し、
かつ基準ビット線電圧がプログラム回数の増加にしたが
って漸減する。したがって、ＩＳＰＰ法と実質的に同様
の効果により、高速にかつ精度の高いデータプログラム
を行うことが可能である。一方、中間値のプログラム禁
止電圧はプログラム回数の増加にかかわらず一定の電圧
値に設定され、かつ前記プログラムワード線電圧のプロ
グラム回数増加毎の各電圧漸増値と前記基準ビット線電
圧のプログラム回数増加毎の各電圧漸減値は、同電圧値
に設定される。したがって、非プログラムメモリトラン
ジスタに印加される２種類のディスターブ電圧も、プロ
グラムメモリトランジスタに印加されるプログラム電圧
差がプログラム回数の増加にしたがって漸増するのと、
同じ比率で漸増する。このため、従来のＩＳＰＰ法にお
いて問題となるディスターブの悪化を、除去することが
できる。

【００４１】

【発明の実施の形態】図１は、本発明に係る第１のＮＡ
ＮＤ型フラッシュメモリのデータプログラム系回路の具
体的な構成例を示す図である。

【００４２】図１において、１はメモリアレイを示し、
メモリアレイ１では、ｍ本のビット線Ｂ１〜Ｂｍが配線
される。また、おのおのビット線Ｂ１〜Ｂｍは、それぞ
れがｎ本のＮＡＮＤ列に接続され、各ＮＡＮＤ列は、そ
れぞれ２個の選択トランジスタ（図中□）とｊ個のメモ
リトランジスタ（図中○）から構成される。つまり、メ
モリアレイ１はＮＡＮＤ列Ｓ11〜Ｓnmから構成される。
ＳＬ11〜ＳＬn1、ＳＬ12〜ＳＬn2は選択トランジスタを
制御する選択ゲート線を示し、ＷＬ11〜ＷＬnjはメモリ
トランジスタを制御するワード線を示している。

【００４３】また、ＳＡ１〜ＳＡｍは、おのおのビット
線Ｂ１〜Ｂｍ毎に対応して設けられたデータラッチ回路
を示している。データラッチ回路ＳＡ１〜ＳＡｍの供給
電源は、陰極側が（ＶＢ）Ｌ、陽極側が（ＶＢ）Ｈに接
続され、データプログラム時には、（ＶＢ）Ｌは基準ビ
ット線電圧ＧＮＤ（０Ｖ）に設定され、（ＶＢ）Ｈはプ
ログラム回数ｋの進行（ｋ＝１〜１０）にしたがって
０．２５Ｖステップで漸増する中間値のプログラム禁止
電圧ＶＭ１〜ＶＭｋ＝７Ｖ〜９．２５Ｖのいずれかに設
定される。

【００４４】２はメインローデコーダを示し、メインロ
ーデコーダ２は、Ｘ入力の上位Ｘ１〜Ｘａをデコードし
て、選択ゲート線ＳＬ11〜ＳＬn1、ＳＬ12〜ＳＬn2の出
力電圧、およびＮＡＮＤ列選択信号ｘ１〜ｘｎを発生す
る。

【００４５】３はサブデコードを示し、サブデコーダ３
は、Ｘ入力の上位Ｘ１〜Ｘｂをデコードして、選択ＮＡ
ＮＤ列におけるワード線電圧Ｖ１〜Ｖｊを発生する。デ
ータプログラム時のワード線電圧Ｖ１〜Ｖｊは、選択ワ
ード線電圧がプログラム回数ｋの進行（ｋ＝１〜１０）
にしたがって０．５Ｖステップで漸増する高電圧に昇圧
されたプログラムワード線電圧ＶＰＰ１〜ＶＰＰｋ＝１
４Ｖ〜１８．５Ｖのいずれかに設定され、非選択ワード
線電圧がプログラム回数ｋ（ｋ＝１〜１０）の進行にし
たがって０．２５Ｖステップで漸増する中間値のプログ
ラム禁止電圧ＶＭ１〜ＶＭｋ＝７Ｖ〜９．２５Ｖのいず
れかに設定される。

【００４６】４はローカルデコーダを示し、ローカルデ
コーダ４は、各ワード線ＷＬ11〜ＷＬnjに対応した伝達
回路Ｔ11〜Ｔnjから構成され、ＮＡＮＤ列選択信号ｘ１
〜ｘｎによりＮＡＮＤ列単位で選択される。それぞれの
伝達回路Ｔ11〜Ｔnjは、ＮＡＮＤ列選択信号により選択
される場合には、ワード線電圧Ｖ１〜Ｖｊを対応するワ
ード線に出力し、また、ＮＡＮＤ列選択信号により選択
されない場合には、動作に応じた適当な電圧値（たとえ
ば接地電圧ＧＮＤ）を対応するワード線に出力する。

【００４７】５はプログラムワード線電圧発生部を示
し、プログラムワード線電圧発生部５は、プログラム回
数ｋの進行（ｋ＝１〜１０）にしたがって、制御信号φ
１〜φｋにより次第に漸増する高電圧に昇圧されたプロ
グラムワード線電圧ＶＰＰ１〜ＶＰＰｋを発生して出力
する。

【００４８】６は中間禁止電圧発生部を示し、中間禁止
電圧発生部６は、プログラム回数ｋの進行（ｋ＝１〜１
０）にしたがって、制御信号φ１〜φｋにより次第に漸
増する中間値のプログラム禁止電圧ＶＭ１〜ＶＭｋを発
生して出力する。

【００４９】８は電圧制御部を示し、電圧制御部８は、
プログラム回数ｋの進行（ｋ＝１〜１０）にしたがっ
て、前記制御信号φ１〜φｋを出力する。

【００５０】９はカラムデコーダを示し、カラムデコー
ダ９は、Ｙ入力Ｙ１〜Ｙｃをデコードして、カラム選択
部１０でビット線Ｂ１〜Ｂｍの任意の１本を選択する。
ページプログラムデータ転送時のカラムアドレスは、ペ
ージデータ転送信号φＣＫと同期して順次インクリメン
トされ、データバスＤＢからデータラッチ回路ＳＡ１〜
ＳＡｍに順次ページプログラムがシリアル転送される。

【００５１】図１の本発明の第１のＮＡＮＤ型フラッシ
ュメモリにおいては、プログラムワード線電圧がプログ
ラム回数ｋの進行（ｋ＝１〜１０）にしたがって１４Ｖ
から１８．５Ｖまで０．５Ｖステップで段階的に漸増
し、一方プログラム禁止電圧はプログラム回数ｋの進行
（ｋ＝１〜１０）にしたがって７Ｖから９．２５Ｖまで
０．２５Ｖステップで段階的に漸増するように設定す
る。一方、基準ビット線電圧は、プログラム回数ｋの進
行（ｋ＝１〜１０）にかかわらず一定の０Ｖに設定され
る。したがって、非プログラムメモリトランジスタに印
加される２種類のディスターブ電圧は、ともにプログラ
ム回数ｋの進行（ｋ＝１〜１０）にしたがって７Ｖから
９．２５Ｖまで０．２５Ｖステップで段階的に漸増し、
プログラム回数の進行にかかわらず、プログラムメモリ
トランジスタに印加されるプログラム電圧差の丁度半分
になる。このために、従来のＩＳＰＰ法において問題と
なるディスターブの悪化を、防止することができる。

【００５２】図２は、図１の第１のＮＡＮＤ型フラッシ
ュメモリの具体的な構成例において、プログラムワード
線電圧発生部５の具体的な回路構成の例を示す図であ
る。基本的には、中間禁止電圧発生部６の回路構成も同
様である。

【００５３】図２において、５ａは昇圧回路を示し、昇
圧回路５ａは、発振回路５ｂにより出力された相補のク
ロック信号により駆動されて昇圧電圧ＶＰＰを出力す
る。

【００５４】５ｃは抵抗分割部を示し、抵抗分割部５ｃ
は、抵抗素子Ｒ０を制御信号φ１〜φｋに制御された転
送ゲートＴ１〜Ｔｋを介して抵抗素子Ｒ１〜Ｒｋのいず
れかに直列接続することにより、分圧電圧Ｖａを出力す
る。

【００５５】５ｄは基準電圧発生回路を示し、基準電圧
発生回路５ｄは基準電圧Ｖｒｅｆを発生する。５ｅは比
較器を示し、比較器５ｅは、抵抗分割部５ｃによる分圧
電圧Ｖａと基準電圧Ｖｒｅｆの比較出力Ｃ−ｏｕｔを出
力して、分圧電圧Ｖａが基準電圧Ｖｒｅｆより大きくな
ると発振回路５ｂを停止し、小さくなると再活性化す
る。

【００５６】このようにして出力されるプログラムワー
ド線電圧ＶＰＰ１〜ＶＰＰｋは、理論的に以下の電圧値
となる。

【００５７】

【数１】（ＶＰＰ）１〜ｋ＝Ｖｒｅｆ×｛１＋（Ｒ₀／Ｒ_1-k）｝ …（１）

【００５８】したがって、抵抗素子Ｒ１〜Ｒｋの抵抗値
Ｒ₀〜Ｒ_kをｋの進行（ｋ＝１〜１０）にしたがって漸
減する方向に設定することにより、プログラムワード線
電圧ＶＰＰ１〜ＶＰＰｋを漸増することができる。

【００５９】図３は、図１の本発明に係る第１のＮＡＮ
Ｄ型フラッシュメモリの構成例において、データプログ
ラム動作時における、タイミングチャートを示す図であ
る。以下、図３のタイミングチャートを、図１の構成例
等を参照しながら、順を追って説明する。

【００６０】まず時刻ｔ１〜ｔ２の間は、ページデータ
転送クロック信号φＣＬと同期してページプログラムデ
ータを各ビット線毎に設けられたデータラッチ回路１〜
ｍに転送するステップである。

【００６１】次に時刻ｔ２から時刻ｔ４の間は、ｋ＝１
であって、第１回目のプログラム／ベリファイ動作を行
うステップである。すなわちプログラム／ベリファイ制
御信号φＰ／Ｒの制御により、選択ワード線ＷＬには第
１番目のプログラムワード線電圧ＶＰＰ１（１４Ｖ）と
ベリファイ読み出しワード線電圧ＶＲ（１．５Ｖ）が交
互に印加される。非選択ワード線ＷＬには中間値の第１
番目のプログラム禁止電圧ＶＭ１（７Ｖ）とＮＡＮＤ列
をパスさせるための読み出し電圧ＶＣＣ（３．３Ｖ）が
交互に印加される。またプログラムメモリトランジスタ
が接続された選択ビット線ＢＬには基準ビット線電圧Ｇ
ＮＤ（０Ｖ）、非プログラムメモリトランジスタが接続
された非選択ビット線ＢＬには中間値のプログラム禁止
電圧ＶＭ１（７Ｖ）が印加さる。その結果、時刻ｔ４ま
でに第１回目のプログラムが終了し、プログラム終了セ
ルのラッチデータは反転して次回からはプログラム禁止
状態となる。

【００６２】時刻ｔ４〜ｔ６の間は、ｋ＝２であって、
第２回目のプログラム／ベリファイ動作を行うステップ
であるが、基本的には第１回目のプログラム／ベリファ
イ動作と同様である。異なる点は、第２番目のプログラ
ムワード線電圧ＶＰＰ２（１４．５Ｖ）が第１番目のプ
ログラムワード線電圧ＶＰＰ１（１４Ｖ）より０．５Ｖ
インクリメントされること、および第２番目のプログラ
ム禁止電圧ＶＭ２（７．２５Ｖ）が第１番目のプログラ
ム禁止電圧ＶＭ１（７Ｖ）より、０．２５Ｖインクリメ
ントされることである。

【００６３】時刻ｔ６〜ｔ８の間は、ｋ＝３であって、
第３回目のプログラム／ベリファイ動作を行うステップ
であり、同様に、第３番目のプログラムワード線電圧Ｖ
ＰＰ３（１５Ｖ）が０．５Ｖインクリメントされ、第３
番目のプログラム禁止電圧ＶＭ３（７．５Ｖ）が０．２
５Ｖインクリメントされる。

【００６４】最後に時刻ｔ９〜ｔ１１の間は、最終のｋ
回目（１０回目）のプログラム／ベリファイ動作を行う
ステップであり、第ｋ回目のプログラムワード線電圧Ｖ
ＰＰｋ（１８．５Ｖ）が印加され、および第ｋ番目のプ
ログラム禁止電圧ＶＭｋ（９．２５Ｖ）が印加され、す
べてのプログラムが終了し、その後、すべてのデータラ
ッチ回路のデータがハイレベルになったことを検出し
て、プログラム動作を終了する。

【００６５】なお、プログラム回数の進行は、常に最終
のｋ回目（１０回目）まで行われるとは限られず、すべ
てのデータラッチ回路のデータがハイレベルになったこ
とを検出すれば、自動的に終了する。

【００６６】以上説明したように、本発明の第１のＮＡ
ＮＤ型フラッシュメモリによれば、プログラムワード線
電圧と基準ビット線電圧とのプログラム電圧差によりプ
ログラムメモリトランジスタに対してデータプログラム
がなされ、基準ビット線電圧がプログラム回数にかか
わらず一定の電圧値に設定され、かつプログラムワード
線電圧がプログラム回数の増加にしたがって漸増する。
したがって、ＩＳＰＰ法と実質的に同様の効果を得ら
れ、高速にかつ精度の高いデータプログラムを行うこと
が可能である。さらに、中間値のプログラム禁止電圧も
プログラム回数の増加にしたがって漸増し、かつ当該プ
ログラム禁止電圧のプログラム回数増加毎の各電圧漸増
値は、プログラムワード線電圧のプログラム回数増加毎
の各電圧漸増値の半分に設定される。したがって、非プ
ログラムメモリトランジスタに印加される２種類のディ
スターブ電圧も、プログラムメモリトランジスタに印加
されるプログラム電圧差がプログラム回数の増加にした
がって漸増するのと、同じ比率で漸増する。このため
に、従来のＩＳＰＰ法において問題となるディスターブ
の悪化を、除去することができる。

【００６７】図４は、本発明に係る第２のＮＡＮＤ型フ
ラッシュメモリのデータプログラム系回路の具体的な構
成例を示す図である。図４の第２のＮＡＮＤ型フラッシ
ュメモリは、図１の第１のＮＡＮＤ型フラッシュメモリ
と基本的には同様であるが、下記の文献に詳しく開示さ
れているいわゆるセルフブースト動作を行うデータプロ
グラム動作に適した構成例である。文献：ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−
ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．
１１，ＮＯＶＥＭＢＥＲ１９９５〜ｐ１１４９。

【００６８】図４の第２のＮＡＮＤ型フラッシュメモリ
が図１の第１のＮＡＮＤ型フラッシュメモリと異なる点
は、データプログラム動作時に、データラッチ回路ＳＡ
１〜ＳＡｍの供給電源（ＶＢ）Ｈが、プログラム回数ｋ
の進行にしたがって漸増するプログラム禁止電圧ＶＭ１
〜ＶＭｋではなく、電源電圧ＶＣＣ（３．３Ｖ）に接続
されることである。したがって、昇圧回路により発生す
るプログラム禁止電圧ＶＭ１〜ＶＭｋの負荷が軽減され
て低電圧動作に有利であり、また高耐圧トランジスタを
必要としないため、データラッチ回路ＳＡ１〜ＳＡｍの
パターンレイアウト上の制約が軽減されてチップ面積縮
小に有利である。

【００６９】上述した文献に開示されているセルフブー
スト動作の原理については、ここでは説明しないが、図
４の場合、データプログラム動作時にビット線に印加さ
れる実質的な電圧値は、以下のようになる。すなわち、
プログラムメモリトランジスタが接続された選択ビット
線ＢＬには基準ビット線電圧ＧＮＤ（０Ｖ）が印加さ
れ、非プログラムメモリトランジスタが接続された非選
択ビット線ＢＬには、セルフブースト原理により、実質
的に次式で表される電圧Ｖｃｈが、印加されることにな
る。

【００７０】

【数２】Ｖｃｈ≒Ｂｒ・ＶＭ１〜ｋ …（２）ここで、Ｂｒはデバイス構造で決定されるセルフブース
ト効率を示し、一般的に、Ｂｒ≒０．８程度に設定する
ことができる。

【００７１】したがって、非選択ビット線に印加される
実質的な電圧Ｖｃｈは、プログラム回数ｋの進行にした
がって漸増変化するプログラム禁止電圧ＶＭ１〜ＶＭｋ
と同様に、漸増変化する。

【００７２】したがって、図４の本発明の第２のＮＡＮ
Ｄ型フラッシュメモリにおいても、図１の本発明の第１
のＮＡＮＤ型フラッシュメモリと同様に、非プログラム
メモリトランジスタに印加される２種類のディスターブ
電圧は、ともにプログラム回数ｋの進行にしたがって段
階的に漸増し、プログラム回数の進行にかかわらず、プ
ログラムメモリトランジスタに印加されるプログラム電
圧差の半分程度に設定することができる。よって、従来
のＩＳＰＰ法において問題となるディスターブの悪化
を、防止することができる。

【００７３】図５は、図４の本発明に係る第２のＮＡＮ
Ｄ型フラッシュメモリの構成例において、データプログ
ラム動作時における、タイミングチャートを示す図であ
る。

【００７４】図５のタイミングチャートは、基本的には
図３の第１のＮＡＮＤ型フラッシュメモリのタイミング
チャートと同様である。異なる点は、データプログラム
動作時に、非プログラムメモリトランジスタが接続され
た非選択ビット線ＢＬに印加される電圧が、プログラム
回数ｋの進行にしたがって漸増するプログラム禁止電圧
ＶＭ１〜ＶＭｋではなく、電源電圧ＶＣＣ（３．３Ｖ）
であることだけである。

【００７５】以上説明したように、本発明の第２のＮＡ
ＮＤ型フラッシュメモリによれば、本発明の第１のＮＡ
ＮＤ型フラッシュメモリと同様に、ＩＳＰＰ法と実質的
に同様の効果を得ることでき、高速にかつ精度の高いデ
ータプログラムを行うことが可能であり、かつ、従来の
ＩＳＰＰ法において問題となるディスターブの悪化を除
去することができる。

【００７６】図６は、本発明の係る第３のＮＡＮＤ型フ
ラッシュメモリのデータプログラム系回路の具体的な構
成例を示す図である。

【００７７】図６の第３のＮＡＮＤ型フラッシュメモリ
が図１の第１のＮＡＮＤ型フラッシュメモリと主に異な
る点は、データプログラム動作時に、中間値のプログラ
ム禁止電圧ＶＭ１〜ＶＭｋをプログラム回数ｋの進行に
したがって漸増させるのではなく、基準ビット線電圧Ｖ
Ｓ１〜ＶＳｋをプログラム回数ｋの進行にしたがって漸
減させることである。

【００７８】したがって、昇圧回路により発生するプロ
グラム禁止電圧を段階的に変化させる必要がなく、電源
電圧ＶＣＣ（３．３Ｖ）を分圧して発生する基準ビット
線電圧を段階的に変化すればよいため、回路構成が簡単
となって好適である。

【００７９】以下、図６の第３のＮＡＮＤ型フラッシュ
メモリが図１の第１のＮＡＮＤ型フラッシュメモリと異
なる点を中心に、説明する。

【００８０】図６において、データラッチ回路ＳＡ１〜
ＳＡｍの供給電源は、陰極側が（ＶＢ）Ｌ、陽極側が
（ＶＢ）Ｈに接続され、データプログラム時には、（Ｖ
Ｂ）Ｌはプログラム回数ｌの進行（ｋ＝１〜１０）にし
たがって、０．２５Ｖステップで漸減する基準ビット線
電圧ＶＳ１〜ＶＳｋ＝２．２５Ｖ〜０Ｖのいずれかに設
定され、（ＶＢ）Ｈはプログラム回数ｋの進行に依存し
ない中間値のプログラム禁止電圧ＶＭ＝９．２５Ｖに設
定される。

【００８１】また、サブデコーダ３から出力されるデー
タプログラム時のワード線電圧Ｖ１〜Ｖｊは、選択ワー
ド線電圧がプログラム回数ｋの進行（ｋ＝１〜１０）に
したがって０．２５Ｖステップで漸増する高電圧に昇圧
されたプログラムワード線電圧ＶＰＰ１〜ＶＰＰｋ＝１
６．２５Ｖ〜１８．５Ｖのいずれかに設定され、非選択
ワード線電圧がプログラム回数ｋに依存しない中間値の
プログラム禁止電圧ＶＭ＝９．２５Ｖに設定される。

【００８２】プログラムワード線電圧発生部５は、プロ
グラム回数ｋの進行（ｋ＝１〜１０）にしたがって、制
御信号φ１〜φｋにより次第に漸増する高電圧に昇圧さ
れたプログラムワード線電圧ＶＰＰ１〜ＶＰＰｋを発生
して出力する。

【００８３】基準ビット線電圧発生部７は、プログラム
回数ｋの進行（ｋ＝１〜１０）にしたがって、制御信号
φ１〜φｋにより次第に漸減する基準ビット線電圧ＶＳ
１〜ＶＳｋを発生して出力する。

【００８４】また、電圧制御部８は、プログラム回数ｋ
の進行（ｋ＝１〜１０）にしたがって、前記制御信号φ
１〜φｋを出力する。

【００８５】図６の本発明の第３のＮＡＮＤ型フラッシ
ュメモリにおいては、プログラムワード線電圧がプログ
ラム回数ｋの進行（ｋ＝１〜１０）にしたがって１６．
２５Ｖから１８．５Ｖまで０．２５Ｖステップで段階的
に漸増し、一方基準ビット線電圧はプログラム回数ｋの
進行（ｋ＝１〜１０）にしたがって２．２５Ｖから０Ｖ
まで０．２５Ｖステップで段階的に漸減するように設定
する。一方、中間値のプログラム禁止電圧は、プログラ
ム回数ｋの進行（ｋ＝１〜１０）に係わらず一定の９．
２５Ｖに設定される。

【００８６】したがって、非プログラムメモリトランジ
スタに印加される２種類のディスターブ電圧は、ともに
プログラム回数ｋの進行（ｋ＝１〜１０）にしたがって
７Ｖから９．２５Ｖまで０．２５Ｖステップで段階的に
漸増し、プログラム回数の進行にかかわらず、プログラ
ムメモリトランジスタに印加されるプログラム電圧差の
丁度半分になる。このために、従来のＩＳＰＰ法におい
て問題となるディスターブの悪化を、防止することがで
きる。

【００８７】図７は、図６の第３のＮＡＮＤ型フラッシ
ュメモリの具体的な構成例において、基準ビット線電圧
発生部７の具体的な回路構成の例を示す図である。図７
において、電源電圧間（ＶＣＣ〔３．３Ｖ〕〜ＧＮＤ
〔０Ｖ〕間）は、直列に接続された抵抗素子Ｒ０〜Ｒｋ
により分圧されて、基準ビット線電圧ＶＳ１〜ＶＳｋを
発生する。また各基準ビット線電圧ＶＳ１〜ＶＳｋは、
転送ゲートＴ１〜Ｔｋを介して、制御信号φ１〜φｋの
制御によりプログラム回数ｋの進行（ｋ＝１〜１０）に
したがって漸減する基準ビット線電圧ＶＳ１〜ＶＳｋ
を、ボルテージフォロワ構成をとるバッファＢＵＦを介
して出力する。

【００８８】図８は、図６の本発明に係る第３のＮＡＮ
Ｄ型フラッシュメモリの構成例において、データプログ
ラム動作時における、タイミングチャートを示す図であ
る。以下、図８のタイミングチャートを、図６の構成例
等を参照しながら、順を追って説明する。

【００８９】まず時刻ｔ１〜ｔ２の間は、ページデータ
転送クロック信号φＣＬと同期してページプログラムデ
ータを各ビット線毎に設けられたデータラッチ回路１〜
ｍに転送するステップである。

【００９０】次に時刻ｔ２から時刻ｔ４の間は、ｋ＝１
であって、第１回目のプログラム／ベリファイ動作を行
うステップである。すなわちプログラム／ベリファイ制
御信号φＰ／Ｒの制御により、選択ワード線ＷＬには第
１番目のプログラムワード線電圧ＶＰＰ１（１６．２５
Ｖ）とベリファイ読み出しワード線電圧ＶＲ（１．５
Ｖ）が交互に印加される。非選択ワード線ＷＬには中間
値のプログラム禁止電圧ＶＭ（９．２５Ｖ）とＮＡＮＤ
列をパスさせるための読み出し電圧ＶＣＣ（３．３Ｖ）
が交互に印加される。またプログラムメモリトランジス
タが接続された選択ビット線ＢＬには第１番目に基準ビ
ット線電圧ＶＳ１（２．２５Ｖ）、非プログラムメモリ
トランジスタが接続された非選択ビット線ＢＬには中間
値のプログラム禁止電圧ＶＭ（９．２５Ｖ）が印加され
る。その結果、時刻ｔ４までに第１回目のプログラム禁
止が終了し、プログラム終了セルのラッチデータは反転
して次回からはプログラム禁止状態となる。

【００９１】時刻ｔ４〜ｔ６の間は、ｋ＝２であって、
第２回目のプログラム／ベリファイ動作を行うステップ
であるが、基本的には第１回目のプログラム／ベリファ
イ動作と同様である。異なる点は、第２番目のプログラ
ムワード線電圧ＶＰＰ２（１６．５Ｖ）が第１番目のプ
ログラムワード線電圧ＶＰＰ１（１６．２５Ｖ）より
０．２５Ｖインクリメントされること、および第２番目
の基準ビット線電圧ＶＳ２（２Ｖ）が第１番目のプログ
ラム禁止電圧ＶＳ１（２．２５Ｖ）より０．２５Ｖデク
リメントされることである。

【００９２】時刻ｔ６〜ｔ８の間は、ｋ＝３であって、
第３回目のプログラム／ベリファイ動作を行うステップ
であり、同様に、第３回目のプログラムワード線電圧Ｖ
ＰＰ３（１６．７５Ｖ）が０．２５Ｖインクリメントさ
れ、第３番目の基準ビット線電圧ＶＳ３が（１．７５
Ｖ）が０．２５Ｖデクリメントされる。

【００９３】最後に時刻ｔ９〜ｔ１１の間は、最終のｋ
回目（１０回目）のプログラム／ベリファイ動作を行う
ステップであり、第ｋ回目のプログラムワード線電圧Ｖ
ＰＰｋ（１８．５Ｖ）、および第ｋ番目の基準ビットＶ
Ｓｋ（０Ｖ）が印加され、すべてのプログラムが終了
し、その後、すべてのデータラッチ回路のデータがハイ
レベルになったことを検出して、プログラム動作を終了
する。

【００９４】なお、プログラム回数の進行は、常に最終
のｋ回目（１０回目）まで行われるとは限られず、すべ
てのデータラッチ回路のデータがハイレベルになったこ
とを検出すれば、自動的に終了する。

【００９５】以上説明したように、本発明の第３のＮＡ
ＮＤ型フラッシュメモリによれば、プログラムワード線
電圧と基準ビット線電圧とのプログラム電圧差によりプ
ログラムメモリトランジスタに対してデータプログラム
がなされ、プログラムワード線電圧がプログラム回数の
増加にしたがって漸増し、かつ基準ビット線電圧がプロ
グラム回数の増加にしたがって漸減する。したがって、
ＩＳＰＰ法と実質的に同様の効果を得ることができ、高
速にかつ精度の高いデータプログラムを行うことが可能
である。しかも、中間値のプログラム禁止電圧がプログ
ラム回数にかかわらず一定の電圧値に設定され、かつプ
ログラムワード線電圧のプログラム回数増加毎の各電圧
漸増値と基準ビット線電圧のプログラム回数増加毎の各
電圧漸減値は、同電圧値に設定される。したがって、非
プログラムメモリトランジスタに印加される２種類のデ
ィスターブ電圧も、プログラムメモリトランジスタに印
加されるプログラム電圧差がプログラム回数の増加にし
たがって漸増するのと、同じ比率で漸増する。このため
に、従来のＩＳＰＰ法において問題となるディスターブ
の悪化を、除去することができる。

【００９６】以上説明したように、本発明のＮＡＮＤ型
フラッシュメモリによれば、プログラムメモリトランジ
スタに印加されるプログラム電圧差がプログラム回数の
増加にしたがって漸増するため、従来のＩＳＰＰ法と同
様に、高速にかつ精度の高いデータプログラムを行うこ
とが可能である。しかも、選択ワード線と非選択ビット
線、および非選択ワード線と選択ビット線により指定さ
れる２種類の非プログラムメモリトランジスタに印加さ
れるディスターブ電圧も、プログラムメモリトランジス
タに印加されるプログラムディスターブ電圧も、プログ
ラムメモリトランジスタに印加されるプログラム電圧差
がプログラム回数の増加にしたがって漸増するのと、同
じ比率で漸増する。このために、従来のＩＳＰＰ法にお
いて問題となるディスターブの悪化を、除去することが
できる。

【００９７】また、上述の説明においては、便宜上、主
としてＮＡＮＤ型フラッシュメモリについて説明した
が、本発明がＦＮトンネル現象によりフローティングゲ
ートに電子を注入等してデータプログラムを行う他の半
導体不揮発性記憶装置に適用できることは、言うまでも
ないことである。

【００９８】

【発明の効果】以上説明したように、本発明によれば、
ＩＳＰＰ法と同様の効率で高速にかつ精度の高いデータ
プログラムが可能で、しかもＩＳＰＰ法にともなうディ
スターブの悪化を除去できる半導体不揮発性記憶装置を
実現することができる。

【図面の簡単な説明】

【図１】本発明に係る第１のＮＡＮＤ型フラッシュメモ
リの具体的な構成例を示す図である。

【図２】図１の第１のＮＡＮＤ型フラッシュメモリにお
いて、プログラムワード線電圧発生部の具体的な回路構
成の例を示す図である。

【図３】図１の第１のＮＡＮＤ型フラッシュメモリにお
いて、データプログラム時の、タイミングチャートを示
す図である。

【図４】本発明に係る第２のＮＡＮＤ型フラッシュメモ
リの具体的な構成例を示す図である。

【図５】図４の第２のＮＡＮＤ型フラッシュメモリにお
いて、データプログラム時の、タイミングチャートを示
す図である。

【図６】本発明に係る第３のＮＡＮＤ型フラッシュメモ
リの具体的な構成例を示す図である。

【図７】図６の第３のＮＡＮＤ型フラッシュメモリにお
いて、基準ビット線電圧発生部の具体的な回路構成図の
例を示す図である。

【図８】図６の第３のＮＡＮＤ型フラッシュメモリにお
いて、データプログラム時の、タイミングチャートを示
す図である。

【図９】ＮＡＮＤ型フラッシュメモリにおける、メモリ
アレイ構造を示す図である。

【図１０】従来のＩＳＰＰ法によりＮＡＮＤ型フラッシ
ュメモリのデータプログラムを行う場合の、タイミング
チャートを示す図である。

【符号の説明】

ＳＬ11〜ＳＬn2…選択ゲート線、Ｗ11〜Ｗnj…ワード
線、Ｂ１〜Ｂｍ…ビット線、Ｘ１〜Ｘａ，Ｘ１〜Ｘｂ…
Ｘ入力、Ｙ１〜Ｙｃ…Ｙ入力、Ｖ１〜Ｖｊ…選択ＮＡＮ
Ｄ列ワード線電圧、ｘ１〜ｘｎ…ＮＡＮＤ列選択信号、
Ｔ11〜Ｔnj…ワード線電圧伝達回路、Ｓ11〜Ｓnm…ＮＡ
ＮＤ列、ＳＡ１〜ＳＡｍ…データラッチ回路、（ＶＢ）
Ｈ…陽極電源（データラッチ回路）、（ＶＢ）Ｌ…陰極
電源（データラッチ回路）、ＶＰＰ…昇圧電圧、ＶＭ…
中間禁止電圧、ＶＰＰ１〜ＶＰＰｋ…第１〜第ｋ番目の
プログラムワード線電圧、ＶＭ１〜ＶＭｋ…第１〜第ｋ
番目のプログラム禁止電圧、ＶＳ１〜ＶＳｋ…第１〜第
ｋ番目の基準ビット線電圧、φ１〜φｋ…第１〜第ｋ番
目の制御信号、Ｔ１〜Ｔｋ…第１〜第ｋ番目の転送ゲー
ト、Ｒ０〜Ｒｋ…分圧抵抗素子、Ｖｒｅｆ…基準電圧、
Ｖａ…分圧電圧φ、φ￣…相補クロック信号（昇圧回
路）、φＣＬ…ページデータ転送クロック信号、φＰ／
Ｒ…プログラム／ベリファイ制御信号、ＳＴ１〜ＳＴ２
…選択トランジスタ、ＭＴ１〜ＭＴ４…メモリトランジ
スタ、１…メモリアレイ、２…メインローデコーダ、３
…サブローデコーダ、４…ローカルローデコーダ、５…
プログラムワード線電圧発生部、５ａ…昇圧回路、５ｂ
…発振回路、５ｃ…抵抗分割部、５ｄ…基準電圧発生回
路、５ｅ…比較器、６…中間禁止電圧発生部、７…基準
ビット線電圧発生部、８…電圧制御部、９…カラムデコ
ーダ、１０…カラム選択部。

Claims

【特許請求の範囲】

【請求項１】接続されたワード線およびビット線への
印加電圧に応じて電気的にプログラム可能なメモリ素子
が行列状に配置され、選択メモリ素子が接続されたワー
ド線およびビット線に高電圧の第１のプログラム電圧お
よび低電圧の第２のプログラム電圧のいずれかをそれぞ
れ印加して前記第１のプログラム電圧と第２のプログラ
ム電圧とのプログラム電圧差により前記選択メモリ素子
にデータプログラムを行い、非選択メモリ素子のワード
線またはビット線の少なくともいずれか一方に前記第１
のプログラム電圧よりは低く前記第２のプログラム電圧
よりは高い電圧値に設定されたプログラム禁止電圧を印
加して前記非選択メモリ素子へのデータプログラムを禁
止する半導体不揮発性記憶装置であって、ベリファイ読み出し動作を介して複数回のプログラム動
作を繰り返し行い、前記第２のプログラム電圧をプログ
ラム回数にかかわらず一定の電圧値に設定し、かつ前記
第１のプログラム電圧およびプログラム禁止電圧をとも
にプログラム回数の増加にしたがって漸増させる手段を
有する半導体不揮発性記憶装置。
【請求項２】前記プログラム禁止電圧のプログラム回
数増加毎の各電圧漸増値は、前記第１のプログラム電圧
のプログラム回数増加毎の各電圧漸増値の半分に設定さ
れる請求項１記載の半導体不揮発性記憶装置。
【請求項３】接続されたワード線およびビット線への
印加電圧に応じて電気的にプログラム可能なメモリ素子
が行列状に配置され、選択メモリ素子が接続されたワー
ド線およびビット線に高電圧の第１のプログラム電圧お
よび低電圧の第２のプログラム電圧のいずれかをそれぞ
れ印加して前記第１のプログラム電圧と第２のプログラ
ム電圧とのプログラム電圧差により前記選択メモリ素子
にデータプログラムを行い、非選択メモリ素子のワード
線またはビット線の少なくともいずれか一方に前記第１
のプログラム電圧よりは低く前記第２のプログラム電圧
よりは高い電圧値に設定されたプログラム禁止電圧を印
加して前記非選択メモリ素子へのデータプログラムを禁
止する半導体不揮発性記憶装置であって、ベリファイ読み出し動作を介して複数回のプログラム動
作を繰り返し行い、前記プログラム禁止電圧をプログラ
ム回数にかかわらず一定の電圧値に設定し、かつ前記第
１のプログラム電圧をプログラム回数の増加にしたがっ
て漸増させ、かつ前記第２のプログラム電圧をプログラ
ム回数の増加にしたがって漸減させる手段を有する半導
体不揮発性記憶装置。
【請求項４】前記第１のプログラム電圧のプログラム
回数増加毎の各電圧漸増値と前記第２のプログラム電圧
のプログラム回数増加毎の各電圧漸減値は、同電圧値に
設定される請求項３記載の半導体不揮発性記憶装置。
【請求項５】前記第１のプログラム電圧は昇圧回路に
より昇圧された昇圧電圧であり、前記第２のプログラム
電圧は電源電圧の範囲内において分圧された分圧電圧で
ある請求項３記載の半導体不揮発性記憶装置。
【請求項６】行列状に配置された複数のメモリトラン
ジスタを有し、ビット線にＮＡＮＤ構造をなす複数のＮ
ＡＮＤ列が接続され、同一行に配置されたメモリトラン
ジスタが共通のワード線に接続され、選択メモリトラン
ジスタが接続されたワード線およびビット線に高電圧の
プログラムワード線電圧および基準ビット線電圧を印加
して前記プログラムワード線電圧と基準ビット線電圧と
のプログラム電圧差により前記選択メモリトランジスタ
にデータプログラムを行い、非選択メモリトランジスタ
のワード線またはビット線の少なくともいずれか一方に
前記プログラムワード線電圧よりは低く前記基準ビット
線電圧よりは高い電圧値に設定されたプログラム禁止電
圧を印加して前記非選択メモリトランジスタへのデータ
プログラムを禁止するＮＡＮＤ型の半導体不揮発性記憶
装置であって、ベリファイ読み出し動作を介して複数回のプログラム動
作を繰り返し行い、前記基準ビット線電圧をプログラム
回数にかかわらず一定の電圧値に設定し、かつ前記プロ
グラムワード線電圧およびプログラム禁止電圧をともに
プログラム回数の増加にしたがって漸増させる手段を有
するＮＡＮＤ型半導体不揮発性記憶装置。
【請求項７】前記プログラム禁止電圧のプログラム回
数増加毎の各電圧漸増値は、前記プログラムワード線電
圧のプログラム回数増加毎の各電圧漸増値の半分に設定
される請求項６記載のＮＡＮＤ型半導体不揮発性記憶装
置。
【請求項８】行列状に配置された複数のメモリトラン
ジスタを有し、ビット線にＮＡＮＤ構造をなす複数のＮ
ＡＮＤ列が接続され、同一行に配置されたメモリトラン
ジスタが共通のワード線に接続され、選択メモリトラン
ジスタが接続されたワード線およびビット線に高電圧の
プログラムワード線電圧および基準ビット線電圧を印加
して前記プログラムワード線電圧と基準ビット線電圧と
のプログラム電圧差により前記選択メモリトランジスタ
にデータプログラムを行い、非選択メモリトランジスタ
のワード線またはビット線の少なくともいずれか一方に
前記プログラムワード線電圧よりは低く前記基準ビット
線電圧よりは高い電圧値に設定されたプログラム禁止電
圧を印加して前記非選択メモリトランジスタへのデータ
プログラムを禁止するＮＡＮＤ型の半導体不揮発性記憶
装置であって、ベリファイ読み出し動作を介して複数回のプログラム動
作を繰り返し行い、前記プログラム禁止電圧をプログラ
ム回数にかかわらず一定の電圧値に設定し、かつ前記プ
ログラムワード線電圧をプログラム回数の増加にしたが
って漸増させ、かつ前記基準ビット線電圧をプログラム
回数の増加にしたがって漸減させる手段を有するＮＡＮ
Ｄ型半導体不揮発性記憶装置。
【請求項９】前記プログラムワード線電圧のプログラ
ム回数増加毎の各電圧漸増値と前記基準ビット線電圧の
プログラム回数増加毎の各電圧漸減値は、同電圧値に設
定される請求項８記載のＮＡＮＤ型半導体不揮発性記憶
装置。
【請求項１０】前記プログラムワード線電圧は昇圧回
路により昇圧された昇圧電圧であり、前記基準ビット線
電圧は電源電圧の範囲内において分圧された分圧電圧で
ある請求項８記載のＮＡＮＤ型半導体不揮発性記憶装
置。