JP7193517B2 - パルス幅制御プログラミング方式を用いた論理互換フラッシュメモリ - Google Patents

パルス幅制御プログラミング方式を用いた論理互換フラッシュメモリ Download PDF

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Description

〔関連出願との相互参照〕
本出願は、「正確なシナプスプログラミング方法」という表題で２０１９年１１月３０日に提出された米国仮出願第６２／９４２，０８６号の優先権を主張する。
本発明は、非揮発性メモリ技術に関する。具体的には、本発明は、特定された目標電流範囲内でメモリセル電流を流すことができる論理互換フラッシュメモリのプログラムパルス幅制御方式を開示する。
フラッシュメモリは、システム電源がオフされていても情報を永久的に格納することができる典型的な非揮発性メモリである。論理互換フラッシュメモリは、論理素子のみで構築されたフラッシュメモリの類型である。図１は、行と列の２次元からなる従来のメモリセルアレイ１００を示す。このメモリセルアレイ１００の構造は、論理互換フラッシュメモリセル、すなわち、“セルＡ１”、“セルＡ２”及び“セルＡ３”から“セルＣ１”、“セルＣ２”及び“セルＣ３”の多数の行及び列を含む。列を接続するセルに沿ってビットラインが続く。各ビットラインは、同じ列のセルを列の終わりに位置する一つの感知増幅器回路に接続する。このメモリセルは、セルに格納された情報に基づいて電流レベルを変調することができる。感知増幅器は、電流レベルを感知してセルの状態を決定する。図１に示されていないが、放電又はメモリセルの放電のようなメモリ動作のために各行に配列されたセルＡ、セルＢ及びセルＣに接続された一連の制御ライン（読み出しライン）が存在する。このようなメモリセルアレイの場合、一部のメモリセルに対してのみプログラミング動作が選択的に行われ、当該セル（即ち、セルＡ１、セルＢ１及びセルＣ１）が共通の読み出しラインを共有する際、選択されなかったメモリセル（例：セルＣ１）は、選択されたメモリセル（例：セルＡ１及びセルＢ１）のプログラム動作に影響を受けずに元の状態を維持しなければならない。
本発明は、標準論理素子で構成された非揮発性メモリを選択的にプログラミングする方法を開示する。本発明によれば、メモリアレイ内の非揮発性メモリセルをプログラミングする方法は、予め定義されたプログラミングパルスを、プログラミングする選択されたメモリセルと変更されない非選択メモリセルとの両方に印加するステップであって、前記非選択メモリセルは、ある程度変更されても、許容された特定の範囲内でのみ、前記選択されたメモリセルのプログラミングによって変更されるステップと；非選択メモリセルの領域をブーストするステップと；前記プログラミングパルスの閾時間を設定するステップとを含み、前記閾時間は、前記非選択メモリセルのフローティングゲートと前記非選択メモリセルのブーストされた領域との間の電圧差の絶対大きさが定義された閾値に到達するときに定義される。
一実施例において、前記方法は、前記閾時間まで前記アレイ内の非選択メモリセルにプログラミングパルスを印加するステップと；前記閾時間まで前記非選択メモリセルの電圧電位をブーストするステップとを含む。一実施例において、前記プログラミングパルスは、前記閾時間又はその近傍で接地電位に減少し始める。また、他の実施例において、前記閾値は、前記非選択メモリセルの望まないプログラミングを抑制する、前記非選択メモリセルのフローティングゲートと前記非選択メモリセルのブーストされた領域との間の最大電圧差である。
一実施例において、前記予め定義されたプログラミングパルスは、前記選択されたメモリセルと前記非選択メモリセルとを接続するゲートラインに印加される。他の実施例において、前記非選択メモリセルの前記ブーストされた領域は、対応する基板上に形成された前記非選択メモリセルのソース領域、ドレイン領域、及び前記ソース領域とドレイン領域との間のチャネル領域を含む。一実施例において、前記ブーストされた領域は、前記非選択メモリセルのフローティングゲート上の電圧電位によって特定の電圧レベルにブーストされる。他の実施例において、前記予め定義されたプログラミングパルスの電圧レベルは、前記選択されたメモリセルがプログラミングされる間に、前記非選択メモリセルのフローティングゲートとブーストされたノードとの間の電圧差が非選択メモリセルのプログラミングを防止する程度に十分に低くなるように十分に低く設定される。
一実施例において、前記予め定義されたプログラミングパルスの期間は、前記予め定義されたプログラミングパルスが前記閾時間又はその近傍で前記接地電位又はその近傍に低くなる限り、上昇（ｒａｍｐ－ｕｐ）の後、そして、下降（ｒａｍｐ－ｄｏｗｎ）の前に十分に長く維持される。本発明の一実施例において、非揮発性メモリ素子は、予め定義されたプログラミングパルスを印加する電圧信号パルス発生器；及び非揮発性メモリセルアレイを含む。一実施例において、前記電圧信号パルス発生器は、プログラミングする選択されたメモリセル及び変更されない非選択メモリセルの両方に対する予め定義されたプログラミングパルスを使用してメモリアレイ内の非揮発性メモリセルに信号を生成するように構成され、前記非選択メモリセルは、ある程度変更されても、特定の範囲内でのみ、前記選択されたメモリセルのプログラミングによって変更される。他の実施例において、電圧信号パルス発生器は、前記予め定義されたプログラミングパルスの閾時間を設定するようにさらに構成され、ここで、前記閾時間は、前記非選択メモリセルのフローティングゲートと前記非選択メモリセルのブーストされた領域との間の電圧差の絶対大きさが定義された閾値に到達するときに定義される。
本発明の特徴は、図面を参照して以下の説明から当業者に明らかになる。図面は、本発明の典型的な実施例のみを図示し、したがって、範囲を制限するものと見なされないことを理解しながら、添付の図面を用いて本発明を追加的に具体的かつ詳細に説明する。
多数の行と列を有する非揮発性メモリセルアレイ構造を示す図である。 本発明の一実施例に係るセルフブースティング抑制方式に基づく選択的プログラミングのためのバイアス論理互換フラッシュメモリセルの回路図である。 本発明の一実施例に係るセルフブースティング抑制方式に基づく選択的プログラミングのためのバイアス論理互換フラッシュメモリセルの他の回路図である。 図３に示されたメモリセルをプログラミングする方法を示すフローチャートである。 選択された行のメモリセルをプログラミングするための様々な電圧信号を説明するタイミング図である。 メモリセルのプログラミング及び繰り返し確認中に図２のメモリセルアレイの制御ゲートラインＣＧ１，ＣＧ２に印加される２つの例示的なパルスを示す図である。 本発明の実施例に係るプログラム－抑制バイアス条件を有するＰドープされた本体上に形成されたロジック互換フラッシュメモリセルの一連のトランジスタの断面を示す図である。 一実施例に係る非選択メモリセルのブーストされたノード及びＦＧに印加される例示的な電圧パルスを示す図である。 本発明の一実施例に係る電圧信号パルス発生器及び非揮発性メモリセルアレイを有するブロック図である。 本発明の一実施例に係るパルス幅制御プログラミング方式を適用した中央処理装置（ＣＰＵ）、揮発性メモリ及び非揮発性メモリを含むチップを示す図である。
図２Ａ及び図２Ｂは、消去及びプログラム動作のために同じ行に配列された２つの論理互換フラッシュメモリセルを説明する回路図を示す。図２Ａ及び図２Ｂの各メモリセルは、図１で説明したメモリセルであってもよい。このフラッシュメモリセルは、セル内の全ての単位素子が標準論理素子を使用して構築されるため、論理互換が可能である。図２Ａは、消去動作のためにバイアスされたメモリセルを示す。図２Ｂは、プログラミング動作のためにバイアスされたメモリセルを示す。
メモリセルＡ及びセルＢのそれぞれは、ドレイン選択トランジスタ（２１２／２３２）と、ソース選択トランジスタ（２１６／２３６）と、一対の制御ゲート（２１８，２２０（セルＡ用）及び２３８，２４０（セルＢ用））に結合された読み出しトランジスタ（２１４／２３４）とを含む。セルＡとセルＢは、制御ゲートラインＣＧ１／ＣＧ２、選択ゲートラインＳＧ１／ＳＧ２及びソースラインＳＬを連続して共有する。しかし、セルＡ及びセルＢは、それぞれのビットラインＢＬ＿Ａ，ＢＬ＿Ｂにそれぞれ接続される。セルＡは、ドレイン選択トランジスタ２１２を介してビットラインＢＬ＿Ａに接続される。セルＢは、ドレイン選択トランジスタ２３２を介してビットラインＢＬ＿Ｂに接続される。セルＡ内の読み出しトランジスタ２１４は、フローティングゲートＦＧＡを形成する一対の制御ゲートトランジスタ２１８，２２０に接続される。セルＢ内の読み出しトランジスタ２３４は、フローティングゲートＦＧＢを形成する一対の制御ゲートトランジスタ２３８，２４０に接続される。また、上部制御ゲートラインＣＧ１に接続された上部制御ゲートトランジスタ２１８，２３８は、下部制御ゲートラインＣＧ２に接続された下部制御ゲートトランジスタ２２０，２４０に比べて大きさが大きくなる。その結果、フローティングゲートＦＧＡ，ＦＧＢの電圧電位は、第１制御ゲートラインＣＧ１の近接電圧に維持される。
セルＡのフローティングゲートＦＧＡ及びセルＢのフローティングゲートＦＧＢは、当該制御ゲートに容量的に結合される。すなわち、制御ゲート２１８，２２０は、セルＡのためのものであり、制御ゲート２３８，２４０は、セルＢのためのものである。これによって、セルＡ及びセルＢはそれぞれ、当該セルをオンさせることができる最低電圧である閾値電圧の形態でデータを格納することができる。閾値電圧は、セルＡのためのフローティングゲートＦＧＡ、セルＢのためのＦＧＢに維持される電荷量によって制御される。すなわち、読み出し動作中にセルＡ及びセルＢのそれぞれに対する選択トランジスタの間に電流が流れるとき、ソースとドレインとの間の通電を許容するために読み出しトランジスタがオンされる前に、フローティングゲートＦＧＡ及びＦＧＢの電荷のレベルに応じて制御ゲートラインＣＧ１及びＣＧ２に一定レベルの電圧が印加されなければならない。フローティングゲートＦＧＡ及びＦＧＢは、２つまたはそれ以上の状態を格納することができる。２つの状態と関連して、セルＡ、セルＢはプログラミング又は消去され得る。セルＡとセルＢが完全に消去された状態にあるとき、少数の電子がセルＡ及びセルＢのそれぞれのフローティングゲート（ＦＧ）ノードに閉じ込められており、したがって、セルは、読み出し動作中に多量の電流を流すことができる。セルが完全にプログラミングされた状態にあるときは、多くの電子が論理互換フラッシュメモリセルのＦＧノードに格納され、したがって、セルは、読み出し動作中に少量の電流を流す。
図２Ａは、消去動作のための２つのメモリセルＡ及びセルＢのバイアス条件を示す。消去動作は、各メモリセル内のフローティングゲート上で電子を除去する過程を通じて発生する。このような状況で、選択ゲートラインＣＧ２に高い正の電圧ＨＶ（約＋１０Ｖ）が印加され、選択ゲートラインＣＧ１に接地電圧が印加される。ＣＧ１に接続される上部制御ゲート２１０，２３０はいずれも、ＣＧ２に接続される下部制御ゲート２２０，２４０よりも大きさが非常に大きい。したがって、上部ゲートの電圧は、ＦＧノードの電圧電位を接地電圧電位に近接するようにする。結果的に、下部制御ゲートとフローティングゲートのほぼ接地に近い電圧電位との間の電圧差は、下部制御ゲートを介してフローティングゲートの内部に閉じ込められた負の電荷を追い出すのに十分である。
図２Ｂは、セルフブースティング抑制方式を用いた選択的プログラミングのためのフラッシュメモリセルのバイアス条件を示す。ここで、２つのメモリセルＡ及びＢは、行信号ラインＳＧ１，ＣＧ１，ＣＧ２，ＳＧ２，ＳＬを共有する。セルＡは、プログラミングされるようにバイアスされ、セルＢは、セルＡのプログラミングに影響を受けないようにブーストされる。この選択的プログラミング方式の場合、高いプログラム電圧ＨＶが制御ゲートに印加される。特定の供給電圧ＶＤＤは、第１選択ゲートＳＧ１及びソースラインＳＬに印加される。ＧＮＤレベルは、第２選択ゲートＳＧ２に印加される。セルＡ１をプログラミングするためにセルＡ１内のドレイン選択トランジスタ２１２がオンされるように設定され、ビットライン（即ち、ＢＬ＿Ａ）は接地され、電源電位ＶＤＤはセルＡ１内のドレイン選択トランジスタ２１２のゲートに印加される。その結果、メモリセルＡ１内のドレイン選択トランジスタ２１２は、通電状態（即ち、“オン”）でバイアスされる。セルＡ内のソース選択トランジスタ２１６は、トランジスタのゲートを接地することによってオフされる。このとき、制御ゲートラインＣＧ１，ＣＧ２にプログラミング電圧ＨＶ（即ち、約８Ｖ）が印加されると、セルＡのフローティングゲートＦＧＡと、セルＡ内の読み出しトランジスタ２１４の電子チャネルとの間の電圧差が十分に高くなる。結果的に、電子が、ファウラーノルドハイム（Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ）トンネリングによってフローティングゲートＦＧＡに注入され、電子がここに蓄積されると、フローティングゲートが負電荷を帯び、このとき、セルＡの閾値電圧が上昇する。セルＡ１の閾値電圧は、格納された電子に応答してプログラミングされた状態を示す。
セルＢは、プログラミングから出た非選択メモリセルである。したがって、セルＢは、元のメモリ状態（ビット情報）を維持するようにバイアスされて変更されず、ある程度変更されても、特定された許容範囲内でのみセルＡのプログラム動作によって変更される。このために、セルＢのビットラインＢＬ＿Ｂ及びセルＢ内のドレイン選択トランジスタ２３２のゲートは、電源電圧ＶＤＤに設定され、したがって、ドレイン選択トランジスタ２３２をオフさせる。セルＢ内のソース選択トランジスタ２３６もオフされるように設定される。ソース選択トランジスタ２３６は、そのゲートがＳＧ２ラインを介して接地され、ソースが０Ｖよりも高いＶＤＤを受信することによってオフされる。結果的に、読み出しトランジスタ２３４の下の電子チャネルは、ドレイン選択トランジスタ２３２とソース選択トランジスタ２３６をオフさせることによって電気的に分離される。このようになると、セルＢ１内の読み出しトランジスタ２３４のソース、ドレイン及び電子チャネルは、ビットラインＢＬ＿Ｂから電気的に分離されて“フローティング状態”となる。読み出しトランジスタ２３４は、制御ゲートＣＧ１及びＣＧ２によって荷電されるフローティングゲートＦＧＢの広い領域に容量的に結合される。したがって、ＣＧ１及びＣＧ２上のプログラミング電圧に応答して、読み出しトランジスタ２３４は、フローティングゲートＦＧＢへの電子の注入を可能にするための最小電圧よりも低い電圧差を減少させることによって、セルＢ１の望まないプログラミングを抑制する十分に高い電圧レベルにセルフブーストされる。電子チャネルは、供給電圧ＨＶの半分又は約半分（即ち、ほぼ８Ｖの半分：４Ｖ）までブーストされる。このバイアス条件で、フローティングゲートＦＧＢと電子チャネルとの間の電圧差は、電子チャネルからＦＧＢへの電子トンネリングを抑制できる程度に十分に小さくなるようになされる。それにもかかわらず、フローティングゲートＦＧＢと電子チャネルとの間の電圧差により、一定量の望まない電子トンネリングが依然として発生し得る。したがって、セルＢの状態は、一定のレベル（即ち、妨害レベル）に変更され得、感知増幅器（図１に説明）によって定義された予め定義された閾値を超えると、感知増幅器回路がセルで読み出し動作中に誤った値を出力し得る。しかし、変更されたレベルが予め定義された閾値を超えないと、十分に高い精度を有する感知増幅器回路が読み出し動作中に正しい値を出力することができる。留意すべきは、精度の高い感知増幅器回路が、精度の低い回路よりも複雑で大きいことである。したがって、プログラム動作の間に妨害を起こす望まない電子トンネリングの量を制限又は低減して、読み出し動作の間にセルからの正確な出力を感知するために、複雑度がより低く、コンパクトな感知増幅器が使用され得るようにすることが好ましい。
図３Ａ乃至図３Ｈは、一連のメモリ動作、すなわち、消去、プログラム及び読み出しのためのフラッシュメモリセルアレイのバイアス条件を示す。セルＡ、セルＢ、セルＣは、それぞれＢＬ＿Ａ、ＢＬ＿Ｂ、ＢＬ＿Ｃビットラインに接続される。各ストリング内の各セルの制御ゲートは、一対のゲートラインＣＧ１／ＣＧ２に接続される。セルＡ内のドレイン選択トランジスタ３２２は、メモリセルＡをビットラインＢＬ＿Ａに接続する。セルＢ内のドレイン選択トランジスタ３４２は、メモリセルＢをビットラインＢＬ＿Ｂに接続する。セルＣ内のドレイン選択トランジスタ３６２は、メモリセルＣをビットラインＢＬ＿Ｃに接続する。各メモリセル内のドレイン選択トランジスタはゲートラインＳＧ１に接続され、各セル内のソース選択トランジスタはゲートラインＳＧ２に接続される。図３Ａは、セルＡ、セルＢ、セルＣの消去動作のためのバイアス条件を示す。メモリセルＡ、Ｂ、Ｃは、プログラミングの前に、第２制御ゲートラインＣＧ２に約１０Ｖの高電圧（ＨＶ）を印加して消去される。消去されたメモリトランジスタは、データ“１”を格納することができる。
図３Ｂは、アレイ内のセルＣのみをプログラミングするためのバイアス条件を示す。メモリセルＣは、制御ゲートラインＣＧ１，ＣＧ２に高電圧（ＨＶ＿Ｃ）を印加し、ビットラインＢＬ＿Ｃを接地することによって、ビットラインＢＬ＿Ｃに流れる電流レベルＣに向かってプログラミングされる。しかし、セルＣのプログラミングは、セルＡ及びセルＢに影響を及ぼさず、セルＡ及びセルＢは、ある程度変更されても、予め定義された許容範囲内でのみ変更され、これは、制御ゲートラインＣＧ１／ＣＧ２を介して電圧ＨＶ＿Ｃを受信するとき、当該ビットラインＢＬ＿Ａ及びＢＬ＿Ｂが電圧電位ＶＤＤによってバイアスされるためである。
図３Ｃは、プログラミングされたセルＣを確認するためのメモリセルのバイアスされた状態を示す。メモリセルＣに対するプログラム動作が実行されると、制御ゲートラインＣＧ１及びＣＧ２がＶＲＤ＿Ｃの読み出し電圧でバイアスされた状態で、ＢＬ＿Ｃ内の電流レベル、すなわち、Ｃｕｒ＿Ｃ１を感知してセルＣが十分にプログラミングされたか否かを確認するために内部検査が行われる。もし、メモリセルＣがゲート電圧ＶＲＤ＿Ｃに応答して目標レベルよりも大きい電流を通電すれば、セルＣの状態は適切にプログラミングされない。これとは異なり、もし、セルＣがＶＲＤ＿Ｃの読み出し電圧に応答して目標レベルで又はこのレベルよりも低く電流を通電すれば、セルＣは適切にプログラミングされる。このプログラム－確認ステップは、図３Ｂ及び図３Ｃに示したように、読み出し動作の間に、セルＣが電流レベルＣで電流を通電できるまで繰り返すようになる。メモリセルＣに対して行われるこのプログラム確認動作の間に、メモリセルＡ及びＢはプログラミングが抑制されることによって、消去された状態を維持するか、またはそれに近く維持されるようになる。
図３Ｄは、プログラミングされたメモリセルＣを確認した後、セルＢをプログラミングするバイアス条件を示す。このとき、メモリセルＢのプログラミングは、接続ラインＣＧ１及びＣＧ２に高電圧（ＨＶ＿Ｂ）を印加し、ビットラインＢＬ＿Ｂを接地して行われる。しかし、メモリセルＡ及びＣのプログラミングは、制御ゲートラインＣＧ１／ＣＧ２を介して大きな正の電圧ＨＶ＿Ｃを受信すると、それぞれのビットラインを電圧電位ＶＤＤにバイアスすることによって抑制される。
図３Ｅは、メモリセルＢを確認するためのメモリセルのバイアスされた状態を示す。メモリセルＢに対するプログラム動作が実行されると、制御ゲートラインＣＧ１及びＣＧ２がＶＲＤ＿Ｂの読み出し電圧でバイアスされた状態で、ＢＬ＿Ｂ内の電流レベル、すなわち、Ｃｕｒ＿Ｂ１を感知してメモリセルＢが十分にプログラミングされたか否かを確認するために内部検査が行われる。もし、メモリセルＢがゲート電圧ＶＲＤ＿Ｂに応答して目標レベルよりも大きい電流を通電すれば、メモリセルＢの状態は適切にプログラミングされない。これとは異なり、もし、メモリセルＢがＶＲＤ＿Ｂの読み出し電圧に応答して目標レベルで又はこのレベルよりも低く電流を通電すれば、メモリセルＢは適切にプログラミングされる。このプログラム－確認ステップは、図３Ｄ及び図３Ｅに示したように、読み出し動作の間に、メモリセルＢが電流レベルＢで電流を通電できるまで繰り返される。メモリセルＢのプログラム確認動作の間に、メモリセルＡ及びＣは、その状態を維持するか（セルＢの動作によって変更されない）、又は、変更が発生しても、予め定義された許容範囲（メモリセルＡの消去された状態、メモリセルＣに対するプログラミングされた状態）に維持される。
図３Ｆは、メモリセルＢを確認した後、メモリセルＡをプログラミングするためのバイアス条件を示す。他のメモリセルＢ及びＣと同様に、メモリセルＡのプログラミングは、制御ゲートラインＣＧ１及びＣＧ２に高電圧（ＨＶ＿Ａ）を印加し、ビットラインＢＬ＿Ａを接地して行われる。一方、メモリセルＢ及びＣのプログラミングは、制御ゲートラインＣＧ１／ＣＧ２を介して大きな正の電圧ＨＶ＿Ｃを受信するとき、それぞれのビットラインを電圧電位ＶＤＤにバイアスすることによって抑制される。
図３Ｇは、メモリセルＡが適切にプログラミングされたか否かを確認するためのメモリセルのバイアスされた状態を示す。メモリセルＡのプログラミングが実行されると、制御ゲートラインＣＧ１及びＣＧ２がＶＲＤ＿Ａの読み出し電圧でバイアスされた状態で、ビットラインＢＬ＿Ａ上の電流レベルＣｕｒ＿Ａ１を感知してメモリセルＡが十分にプログラミングされたか否かを確認するために内部検査が行われる。もし、メモリセルＡがゲート電圧ＶＲＤ＿Ａに応答して目標レベルよりも大きい電流を通電すれば、メモリセルＡの状態は適切にプログラミングされない。これとは異なり、もし、メモリセルＡがＶＲＤ＿Ａの読み出し電圧に応答して目標レベルで又はこのレベルよりも低く電流を通電すれば、メモリセルＡは適切にプログラミングされる。このプログラム－確認ステップは、図３Ｆ及び図３Ｇに示したように、読み出し動作の間に、メモリセルＡが電流レベルＡで電流を通電できるまで繰り返すようになる。メモリセルＡに対して行われるプログラム確認動作の間に、メモリセルＢ及びＣは、その状態を維持するか（セルＡの動作によって変更されない）、又は、変更が発生しても、予め定義された許容範囲内（メモリセルＢ及びＣのプログラミングされた状態）に維持され、メモリセルＡのプログラミングによる望まない（プログラミング）妨害から保護される。
図３Ｈは、読み出し動作を行うフラッシュメモリセルＡ、Ｂ及びＣのバイアスされた状態をそれぞれ示す。全てのメモリセルＡ、Ｂ及びＣがプログラミングされた後、制御ゲート信号ＣＧ１及びＣＧ２に読み出し電圧（ＶＲＤ）を印加して、格納されたセル値を読み出すことができる。先に図３Ａ乃至図３Ｇを通じて説明したように、選択されたメモリセルはプログラミングされる反面、非選択メモリセルは、このプログラミングの影響を受けず、影響を受けても、セルのプログラム抑制バイアス状態を具現することによって、非選択メモリセルは許容範囲内で影響を受ける。そして、セルＡ、Ｂ及びＣからのセル電流は、それぞれ、目標電流レベルＣｕｒ＿Ａ、Ｃｕｒ＿Ｂ及びＣｕｒ＿Ｃに近くなければならない。
図４は、図３に示された非揮発性メモリセルをプログラミングする方法を説明するフローチャートである。ステップ４００において、プログラミングされるメモリセルＡ、Ｂ及びＣは消去される。ステップ４０２において、メモリセルＣのプログラミングが具現される。第１プログラム電圧は、制御ゲートラインＣＧ１，ＣＧ２に印加され、その結合されたビットラインＢＬ＿Ｃは接地される。ステップ４０４において、メモリセルＣの状態が確認される。メモリセルＣが適切にプログラミングされたか否かを判断するために、制御ゲートラインＣＧ１，ＣＧ２にＶＲＤ＿Ｃの基準電圧を印加してメモリセルＣの内容を読み出す。ステップ４０６において、メモリセルＣがビットラインＢＬ＿Ｃを介して目標レベルよりも高い電流を通電する場合、メモリセルＣは目標レベルで適切にプログラミングされない。この場合、ステップ４０２，４０４のプログラム及び確認動作は、通電電流を感知することによってメモリセルＣが適切にプログラミングされていると判断するまで繰り返すようになる。メモリセルＣが目標レベルＣｕｒ＿Ｃ１よりも低い又は目標レベルで電流を通電すれば、メモリセルＣが適切にプログラミングされたものと確認される。
ステップ４０８において、メモリセルＣが適切にプログラミングされたことを発見した後に、ビットラインＢＬ＿Ｂをおおよそ接地レベルにバイアスすることによって、メモリセルＢのプログラミングが具現される。また、他のメモリセルＡ及びＣを、メモリセルＢのプログラミングによって発生する望まないプログラミングから保護するために、ビットラインＢＬ＿Ａ及びＢＬ＿Ｃは電圧電位ＶＤＤによってバイアスされる。ステップ４１０において、メモリセルＢの状態が確認される。メモリセルＣのように、メモリセルＢの状態（プログラムされたか、または消去されたか）を判断するために、メモリセルＢのゲートラインに接続されたおおよそＶＲＤ＿Ｂの基準電圧を印加してメモリセルＢの内容を読み出す。
ステップ４１２において、メモリセルＢがビットラインＢＬ＿Ｂを介して目標レベルよりも高い電流を通電する場合、メモリセルＢは適切にプログラミングされない。その場合に、ステップ４０８，４１０のプログラム及び確認動作は、その通電電流を感知することによってメモリセルＢが適切にプログラミングされていると判断するまで繰り返すようになる。メモリセルＢが目標レベルであるＣｕｒ＿Ｂ１よりも低い電流を通電すれば、メモリセルＢは適切にプログラミングされたものと確認される。
ステップ４１４において、適切にプログラミングされたメモリセルＢを発見した後、ビットラインＢＬ＿Ａをおおよそ接地レベルにバイアスし、他のメモリセルＢ及びＣは電圧供給レベルＶＤＤにバイアスすることによって、メモリセルＡのプログラミングが具現される。したがって、メモリセルＢ及びＣに格納された電子は、メモリセルＡのプログラミングによって制限的に影響を受ける。ステップ４１６において、メモリセルＡの状態が確認される。メモリセルＡが適切にプログラミングされたか否かを判断するために、メモリセルＡのゲートラインに接続されたおおよそＶＲＤ＿Ａの基準電圧を印加することによって、メモリセルＡの内容を読み出す。
ステップ４１８において、メモリセルＡがビットラインＢＬ＿Ａを介して目標レベル以上に電流を通電すれば、メモリセルＡは適切にプログラミングされない。その場合、ステップ４１４，４１６のプログラム及び確認動作は、その通電電流を感知することによってメモリセルＡが適切にプログラミングされていると判断するまで繰り返すようになる。メモリセルＡが目標レベルであるＣｕｒ＿Ａ１よりも低い電流を通電する場合、メモリセルＡは適切にプログラミングされたものと確認される。
ステップ４２０において、選択された全てのメモリセルＡ、Ｂ及びＣが適切にプログラミングされたと判断すると、論理互換フラッシュメモリの行メモリアレイのプログラム動作が終了する。目標プログラムレベルは各セル毎に異なって設定されるため、各セルは選択的にプログラミングされ、確認されなければならない反面、プログラムが抑制されたセルは、前述したセルフブースティング技術によって望まないプログラミングからほとんど保護される。
図５は、選択された行メモリセルをプログラミングするための様々な電圧信号を説明するタイミング図である。プログラミング方法は、図２及び図３に示されたセルフブースティング方法によって行メモリアレイのセルを選択的にプログラミングすることができる。制御ゲートラインＣＧ１／ＣＧ２上の順次電圧は、電圧パルスをプログラミングし、電圧パルスを確認するステップを含む。プログラムパルスの位相は、電圧上昇、プログラム及び電圧下降の時間で構成される。同様に、確認パルスの位相は、電圧上昇、確認及び電圧下降の時間で構成される。メモリアレイにおいて制御信号を伝達する長い導線のかなりの寄生キャパシタンスにより、このような上昇及び下降時間は、全プログラム時間のかなりの部分を占めることができる。
一定の期間に図３の３つのメモリセルＡ、Ｂ及びＣをプログラミングするための入力電圧信号の組み合わせシーケンスは、次の通りである。時間ｔ０でＶＤＤ電圧の供給信号が選択ゲートラインＳＧ１及びソースラインＳＬに印加され、制御ゲートラインＣＧ１／ＣＧ２は接地され、選択ゲートラインＳＧ２は接地電圧を有する。時間ｔ１において、制御ゲートラインＣＧ１／ＣＧ２は、時間ｔ０から上昇した後、目標プログラムレベルに上がる。時間ｔ２において、制御ゲートラインＣＧ１／ＣＧ２は減少し始め、下降した後、時間ｔ３で接地レベルに復帰する。時間ｔ４において、ソースラインＳＬ上のＶＤＤ供給電圧は、０ボルトに到達するまで減少し始める。時間ｔ５において、確認パルスが目標レベルに到達するまで制御ゲートラインＣＧ１／ＣＧ２に印加される。時間ｔ６において、この確認パルスは接地レベルに減少する。時間ｔ７において、ソースラインＳＬユニットに電圧供給が印加されてＶＤＤ電圧に復帰する。第１メモリセルＣのプログラミングが完了すると、特定された時間間隔の後に、次のメモリセル、すなわち、セルＢ及びセルＡに対してプログラム／確認パルスの次のサイクルが再開される。
図６は、メモリセルのプログラミング及び確認の繰り返し中に、図３のメモリセルアレイの制御ゲートラインＣＧ１，ＣＧ２に印加される２つの例示的なパルスを示す。図６において、上部及び下部のダイヤグラムは、図３のメモリセルＡ、Ｂ及びＣのフローティングゲート上に十分な量の電子を捕獲するための例示的な一連のプログラムパルスを示す。また、図５で議論されたように、ハイパルス幅Ｔ１又はＴ２を有するそれぞれのプログラムパルスを印加した後、次いで確認パルスが、若干の遅延後に制御ゲートラインＣＧ１，ＣＧ２に印加される。
上側のダイヤグラムは、一連の３つのプログラム／確認パルスのサイクルを示す。総累積プログラムパルスハイ時間は、Ｔ１の各プログラムパルスハイ持続時間と繰り返し回数（３回）との積として計算される。反面、下側のダイヤグラムは、それぞれＴ２のプログラムパルスハイ持続時間を有する６つの一連のプログラム／確認パルスのサイクルを示す。したがって、総累積プログラムパルスハイ時間は、各プログラムパルスハイ持続時間であるＴ２と繰り返し回数（６回）との積として計算される。その結果、２つの場合に対する累積プログラムパルスハイ時間（即ち、Ｔ１×３とＴ２×６）は、Ｔ１の持続時間がＴ２の持続時間の約２倍に該当する場合、類似し得る。したがって、メモリセルのプログラミングは、プログラム確認パルスの３回及び６回の繰り返しが適用されると、完了し得る。反面、Ｔ１又はＴ２のプログラムパルスは、それぞれ、プログラムの前に上昇時間、及びプログラムの後に下降時間が必要である。メモリセルをプログラミングするためのＴ１を有するプログラムパルスの場合、上昇及び下降の３サイクルに対する時間が発生すると予想される。反面、同一のメモリセルをプログラミングするためのＴ２を有するプログラムパルスの場合には、上昇及び下降の６サイクルに対する時間が発生すると予想される。
ハイプログラムパルス幅に関係なく上昇及び下降のサイクルに同じ時間がかかる場合、短いハイパルス幅（即ち、Ｔ２）を有するプログラミング／確認の繰り返しに比べて、さらに少ない数の上昇及び下降サイクルと確認パルスを必要とする長いハイパルス幅（即ち、Ｔ１）を有するプログラミング／確認の繰り返しにかかる全プログラム／確認時間が大きく短縮される。言い換えると、さらに長いプログラムパルス幅Ｔ１の場合に、全プログラム時間が遥かに短い。これは、パルスの上昇及び下降、確認パルス時間及びパルス間の関連遅延のタイミングオーバーヘッドを償却するためである。
図７は、プログラム－抑制バイアス条件の例示と共に、Ｐドープされた本体上に形成されたロジック互換フラッシュメモリセルの一連のトランジスタの断面を示す。図７において、図２Ｂの“セルフブースティングを介したプログラム抑制”のメモリセルＢが、Ｐドープされた基板上に形成される。前述したように、ドレイン選択トランジスタをオフさせるために、当該トランジスタのｎ＋ドレイン領域（ビットラインＢＬに接続される）と当該トランジスタのゲート（選択ゲートラインＳＧ１に接続される）がいずれもＶＤＤにバイアスされる。また、ソース選択トランジスタをオフさせるために、当該トランジスタのｎ＋ソース領域（ソースラインＳＬに接続される）に電源電圧ＶＤＤが提供され、当該トランジスタのゲート（選択ゲートラインＳＧ２に接続される）は接地される。
点線からなるブーストされた電圧（ＢＶ）に駆動されるブーストされたノードは、ｐ－基板に装着される２つの“通電導線”を含む。通電導線のうち１番目の導線は、ドレイン選択トランジスタ（ＳＧ１選択ゲートラインを含む）と読み出しトランジスタとの間に位置し、通電導線のうち２番目の導線は、ソース選択トランジスタ（ＳＧ２選択ゲートラインを含む）と読み出しトランジスタとの間に位置する。先に議論したように、読み出しトランジスタのフローティングゲートＦＧは、フラッシュアレイ内の他のメモリセルによって共有されるプログラム電圧を伝達する制御ゲートラインＣＧ１，ＣＧ２に電気的に結合され、フローティングゲートＦＧは一定の高電圧（ＨＶ）に結合される。
ドレイン選択トランジスタとソース選択トランジスタの両方がオフされると、ブーストされたノードＢＶとして定義された領域が電気的にフローティングされる。ブーストされたノードＢＶは、フローティングゲートＦＧ及びＰドープされた本体基板に容量的に結合される。したがって、ブーストされたノードは、フローティングゲートに高電圧が印加されるとき、一定の電圧レベルにセルフブーストされる。理想的には、フローティングゲートＦＧと電子チャネルとの間の電圧差は、プログラム電圧が選択された行メモリアレイ内の隣接メモリセルに印加されても、電子チャネルからフローティングゲートＦＧへの電子トンネリングを抑制するのに十分に小さくすることができる。
与えられた時間にブーストされたノード電圧は、おおよそ次の数式によって決定され得る。ブーストされたノード電圧（時間）＝（おおよそ）Ｃａｐ＿Ａ／（Ｃａｐ＿Ａ＋Ｃａｐ＿Ｂ）×ＦＧ電圧－（ｉ１＋ｉ２）×時間／（Ｃａｐ＿Ａ＋Ｃａｐ＿Ｂ）。ここで、Ｃａｐ＿Ａは、ＦＧとブーストされたノードとの間の静電容量を示し、Ｃａｐ＿Ｂは、ブーストされたノードと本体（ＧＮＤ）との間の静電容量を示し、ｉ１は、ソース及びドレインｎ＋領域から本体への接合リーク電流であり、ｉ２は、ゲートがＳＧ１に接続された選択トランジスタを介してブーストされたノードからＢＬへのサブスレッショルド（ｓｕｂｔｈｒｅｓｈｏｌｄ）リーク電流である。すなわち、点線矢印の“ｉ１”は、本体への接合リーク電流を示し、点線矢印の“ｉ２”は、ドレイン選択トランジスタを介したサブスレッショルドリーク電流を示す。
Ｃａｐ＿ＡがＣａｐ＿Ｂと類似の値を有し得るという点を勘案すると、ブーストされたノードは、プログラムパルスが特定された高い値に上昇した直後、メモリセルＢのフローティングゲートＦＧ（＝ＨＶ）の約５０％に上昇したセルフブーストされた電圧を有する。しかし、プログラムパルスが高く維持される間、本体への接合リーク電流及びドレイン選択トランジスタを介したサブスレッショルドリーク電流は、ブーストされたノード電圧を放電させ得る。その結果、読み出しトランジスタのフローティングゲートと電子チャネルとの間の電圧差は、一定時間が経過すると、十分に高くなることで、電子チャネルからフローティングゲートＦＧへのファウラーノルドハイム（Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ）トンネリングを許容するが、これは、プログラミングが抑制されたセルに対して意図したものではない。トンネリングが発生すると、図２のメモリセルＢの望まないプログラミングが発生してしまい、元の状態を妨げることがある。
図８は、アレイの選択されたメモリセルが、図２及び図３の同じ制御ゲートパルスでプログラミングされるとき、図７で説明した非選択メモリセルのリーク電流の結果である（１）ラインＣＧ１及びＣＧ２上の制御ゲート電圧パルスの変化、及び（２）結果によるブーストされたノード電圧の変化を示す。図示された電圧パルスは、少なくとも３つの段階、すなわち、電圧上昇段階、プログラミング段階及び電圧下降段階で構成される。
時間ｔ１と時間ｔ２との間（上昇時間）に制御ゲートラインＣＧ１及びＣＧ２に対する電圧信号は、０Ｖから目標プログラム電圧レベルに増加し、フローティングゲートＦＧ電圧は、ＣＧ１及びＣＧ２からのカップリングによって一定の電圧レベルに増加する。このとき、図２Ｂに説明されたように、非選択メモリセルのブーストされたノードが電気的に分離された状態である“フローティング状態”に入るため、ブーストされたノード電圧は、ＦＧノードからのカップリングによって他の一定の電圧レベルに増加する。時間ｔ２でプログラミング段階が開始される。その後、制御ゲートラインＣＧ１／ＣＧ２は、高いプログラム電圧を維持し、ＦＧもおおよそ高い電圧レベルに維持される。カップリングによってＦＧノードをプルアップするＣＧ１及びＣＧ２の目標プログラム電圧レベルは、ＦＧとブーストされたノードとの間の電圧差が電圧デルタ閾値よりも（即ち、約６Ｖ）小さくなるように十分に低くなければならない（即ち、約１２Ｖ未満）。その結果、ＦＧノードとブーストされたノードとの間の電圧差は、プログラムが抑制されたセルに対するプログラム段階の初期に非選択メモリセルの望まない電子トンネリングを防止できる程度に十分に小さくなる。
しかし、望まないリーク電流により、ブーストされたノード電圧は、時間ｔ２でピーク値に到達した後、漸減し得る。時間ｔ３で下降段階が始まり、制御ゲートＣＧ１／ＣＧ２は、時間ｔ４でほぼ０Ｖに到達するまで放電し始める。また、時間ｔ３において、ブーストされたノードに印加されたセルフブースト電圧は下降し始め、時間ｔ４で約０Ｖに低くなる。時間ｔ２と時間Ｔｔｈとの間に、フローティングゲートＦＧとブーストされたノードとの間の電圧差（電圧デルタ）の大きさは、非選択メモリセルの望まないプログラミングを抑制するのに十分に低いが、選択された行メモリアレイ内の選択されたセルは、共有の制御ゲートラインＣＧ１及びＣＧ２が高電圧プログラム電圧レベルに駆動されるとき、電子のファウラーノルドハイム（Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ）トンネリングによってプログラミングされる。
図８Ａは、ハイプログラムパルス幅（ｔ３－ｔ２）が臨界時点（Ｔｔｈ－ｔ２）よりも長いので、ＦＧとブーストされたノードとの間の電圧差がプログラム動作中に閾時間Ｔｔｈ以降に電圧デルタ閾値よりも大きくなることを示す。時点Ｔｔｈは、ブーストされたノードの電圧が低くなってブーストされたノードが電子のフローティングゲートＦＧにトンネリングされることを防止するための最低電圧である臨界レベルに到達するときの“閾時間”である。Ｔｔｈ時点が過ぎると、セルフブースティング効果は非効果的であり得、Ｔｔｈ時点以降に非選択メモリセルの望まないプログラミングが発生し得る。“電圧デルタ閾値”は、フローティングゲートＦＧとブーストされたノードとの間の電子トンネリングを抑制するための電圧差の最大の大きさを示す。
本発明の一実施例によれば、図８Ｂは、ハイプログラムパルス幅（ｔ３－ｔ２）は臨界時点（Ｔｔｈ－ｔ２）よりも短いので、ＦＧとブーストされたノードとの間の電圧差が継続して全体プログラム動作中に電圧デルタ閾値よりも低くなる。図８Ａは、非選択メモリセル（即ち、非選択メモリセルと結合された制御ラインＣＧ１及びＣＧ２）上の電圧レベルが、閾時間Ｔｔｈ以降にｔ３で下降し始める場合を示すという点に留意しなければならない。反対に、図８Ｂは、非選択メモリセル上の電圧レベルが設定された閾時間Ｔｔｈの前にｔ３で下降し始める場合を示す。
反面、ハイプログラムパルス幅（ｔ３－ｔ２）が短くなると、信号の上昇及び下降時間が重要であり得る。選択されたセル（即ち、図２のセルＡ）がこのオーバーヘッド時間（即ち、上昇及び下降時間）の間にプログラミングされないため、このオーバーヘッド時間の割合は最小化されることが好ましい。したがって、プログラムが抑制されたセルが閾時間に到達しない限り、このような上昇及び下降時間のオーバーヘッドの部分を最小化するために、ハイプログラムパルス幅は最大化されなければならない。したがって、本発明によれば、論理互換フラッシュメモリに対する制御ゲートラインＣＧ１及びＣＧ２の制御ゲート信号パルスは、望まないプログラム動作が深刻に発生し得る瞬間（即ち、閾時間）に到達しないように十分に短く（例：１０マイクロ秒未満）維持されなければならないが、反面、ハイパルス幅は、上昇及び下降時間のオーバーヘッドが効果的に償却され得るように可能な限り大きく維持される。
図９は、本発明に係る電圧信号パルス発生器及び非揮発性メモリセルアレイを有するブロック図を示す。図２及び図３のフラッシュメモリアレイを参照すると、入力信号（制御信号）を受信すると、電圧信号パルス発生器は、制御ゲートラインＣＧ１／ＣＧ２、選択ゲートラインＳＧ１／ＳＧ２及びソースラインＳＬを介して制御信号セットを伝送して非揮発性メモリセルアレイを動作させる。本発明の一実施例において、電圧信号発生器は、カップリングによって非揮発性メモリセルのＦＧノードをプルアップするＣＧ１及びＣＧ２の目標プログラム電圧を生成し、ここで、目標プログラム電圧のレベルは十分に低いので（即ち、約１２Ｖ未満）、アレイ内の選択されたメモリセルをプログラミングする間に、アレイ内の非選択メモリセルのＦＧノードとブーストされたノードとの間の電圧差の大きさが電圧デルタ閾値（即ち、約６Ｖ）よりも小さい。その結果、ＦＧノードとブーストされたノードとの間の電圧差は、プログラムが抑制されたセルに対する非選択メモリセルの望まない電子トンネリングを防止する程度に十分に小さくなる。また、電圧信号パルス発生器は、ＣＧ１及びＣＧ２の制御ゲート信号パルスを望まないプログラム動作が深刻に発生し得る瞬間（即ち、閾時間）に到達しないように十分に短くするが、ハイパルス幅は、上昇及び下降時間のオーバーヘッドを効果的に償却できるように可能な限り大きく発生する。
一実施例において、図９に具体的に説明されないが、電圧信号パルス発生器は、コードメモリ、タイマー、１回プログラミング可能又は読み出し専用メモリ、またはコントローラ回路のような主要サブブロックを含むことができる。コードメモリは、非揮発性メモリセルアレイの動作シーケンス（例：図４に示された動作シーケンス）を格納するように構成される。タイマー回路は、動作タイミングを確認し、特定されたタイミング（例：図５に示されたプログラム動作タイミング）に応じて主要信号パルスを変調することができる。１回プログラミング可能（ＯＴＰ）又は読み出し専用メモリは、前述した制御ゲート信号の適切な電圧レベル（例：ＨＶ、ＨＶ＿Ａ、ＨＶ＿Ｂ、ＨＶ＿Ｃ、ＶＲＤ、ＶＲＤ＿Ａ、ＶＲＤ＿Ｂ、ＶＲＤ＿Ｃなど）及びタイミング情報（例：図５のｔ０～ｔ７、図８のｔ１～ｔ４など）を選択する構成を格納することができる。
ＯＴＰメモリセルに格納された情報は、製造後、微調整のために各チップで予め決定又は補正され得る反面、読み出し専用メモリに格納された情報は、予め決定されるため、製造後に補正することができない。コントローラ回路は、コードメモリ、タイマー、ＯＴＰ又は読み出し専用メモリセル、または電圧信号パルス発生器に入力される外部制御信号から情報を検索し、この情報に基づいて電圧信号パルス発生器の信号出力を変調する。また、電圧信号パルス発生器内のこのような主要サブブロックの定義及び使用は、当業者によく知られており、ここに説明された具体的な説明又は形態に制限されてはならない。
図１０は、本発明に係るパルス幅制御プログラミング方式を適用した中央処理装置（ＣＰＵ）、揮発性メモリ及び非揮発性メモリのような様々な構成要素を有するチップの例を示す。非揮発性メモリセルは、図２に説明されたように、標準論理素子を使用して構成され得る。したがって、特別な製造工程段階なしに、コスト効率よく標準ロジック工程を用いて全体チップを構築することができ、非揮発性メモリセルは、前述した本発明に係るパルス幅制御プログラミング方式を通じて、目標レベルに正確かつ効率的にプログラミングされ得る。
５個の論理素子（即ち、図２でセルＡの２１２、２１４、２１６、２１８、２２０、セルＢの２３０、２３２、２３４、２３６、２３８、２４０）及び５行ライン（即ち、図２のＳＧ１、ＳＧ２、ＣＧ１、ＣＧ２、ＳＬ）が本明細書に説明されたが、当業者は、本発明を任意の他の類型の論理互換非揮発性メモリに適用することができる。したがって、提案された発明の定義及び使用は、本開示に図示された論理互換非揮発性メモリセルの具体的な説明又は形態に制限されてはならない。本発明は、様々な変形及び代案的な形態が可能であるが、本発明は、開示された特定の形態に制限されないことを理解しなければならない。本発明は、様々な変形及び代案的な形態が可能であるが、本発明は、開示された特定の形態に制限されないことを理解しなければならない。

Claims (10)

  1. メモリアレイ内の非揮発性メモリセルをプログラミングする方法であって、
    プログラミングパルスの閾時間を設定するステップと、
    プログラミングされる選択されたメモリセル及び非選択メモリセルに前記閾時間まで前記プログラミングパルスを印加するステップであって、前記プログラミングパルスは、特定された範囲内で前記非選択メモリセルの変更を許容する、ステップと、
    前記非選択メモリセルのチャネル領域を前記閾時間までブーストするステップと、を含み、
    前記閾時間は、前記非選択メモリセルのフローティングゲートと前記非選択メモリセルのブーストされた領域との間の電圧差の絶対大きさが定義された閾値に到達するときに定義される、プログラミングする方法。
  2. 前記プログラミングパルスは、前記閾時間又はその近傍で接地電位に下降し始める、請求項１に記載の方法。
  3. 前記閾値は、前記非選択メモリセルの望まないプログラミングを防止するための前記非選択メモリセルのフローティングゲートと前記非選択メモリセルのブーストされた領域との間の最大電圧差である、請求項１に記載の方法。
  4. 前記プログラミングパルスは、前記選択されたメモリセルと前記非選択メモリセルとを接続するゲートラインに印加される、請求項１に記載の方法。
  5. 前記非選択メモリセルの前記ブーストされたチャネル領域は、基板に形成されるソース領域、ドレイン領域、及び前記非選択メモリセルのソース領域とドレイン領域との間のチャネル領域を含む、請求項１に記載の方法。
  6. 前記ブーストされた領域は、前記非選択メモリセルのフローティングゲート上の電圧電位によって特定の電圧レベルにブーストされる、請求項５に記載の方法。
  7. 前記非選択メモリセルのフローティングゲートとブーストされたノードとの間の電圧差が前記非選択メモリセルのプログラミングを抑制するのに十分に低くなるように、前記選択されたメモリセルがプログラミングされる間に、前記プログラミングパルスの電圧レベルが十分に低く設定される、請求項１に記載の方法。
  8. 前記プログラミングパルスの持続時間は、予め定義されたプログラミングパルスが前記閾時間又はその近傍で接地電位又はその近傍に低くなる限り、上昇の後及び下降の前に十分に長く維持される、請求項１に記載の方法。
  9. 前記選択されたメモリセルのプログラミングによって前記非選択メモリセルが妨害を受ける程度は、前記メモリアレイ内の前記非選択メモリセルに接続された感知増幅器回路が正確な値を出力できる範囲内に制限されるか、または減少する、請求項１に記載の方法。
  10. 非揮発性メモリ素子であって、
    プログラミングパルスを印加する電圧信号パルス発生器と、
    非揮発性メモリセルアレイとを含み、
    前記電圧信号パルス発生器は、前記プログラミングパルスの閾時間を設定し、プログラミングされる選択されたメモリセル及び非選択メモリセルに前記閾時間まで前記プログラミングパルスを印加し、前記非選択メモリセルのチャネル領域を前記閾時間までブーストするように形成され、
    前記閾時間は前記非選択メモリセルのフローティングゲートと前記非選択メモリセルのブーストされた領域との間の電圧差の絶対大きさが定義された閾値に到達するときに定義される非揮発性メモリ素子。
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