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1. GEBIET DER ERFINDUNG:
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Die
Erfindung betrifft einen Halbleiterspeicher mit einer Vorladungs-/Ausgleichsfunktion
zum Laden von Bitleitungen auf ein vorbestimmtes, gleiches Potential,
bevor Information aus der Speicherzelle eines statischen Halbleiterspeichers,
eines dynamischen Halbleitespeichers oder dergleichen gelesen wird.
Die Erfindung betrifft ebenso eine Informationsvorrichtung, die
einen derartigen Halbleiterspeicher verwendet.
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2. BESCHREIBUNG DES STANDES
DER TECHNIK:
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In
den vergangenen Jahren wurde in Bezug auf Halbleiterspeicher eine
Erhöhung
der Speicherkapazität,
eine Verkleinerung der Speichervorrichtungsgröße und eine Erhöhung der
Betriebsgeschwindigkeit energisch vorangetrieben. Dies trifft ebenso
auf einen statischen Halbleiterspeicher zu. Als Verfahren zum Erhöhen einer
Betriebsgeschwindigkeit wurde ein Bitleitungsausgleichsverfahren
für einen
statischen Halbleiterspeicher mit einem Paar komplementärer Bitleitungen
BIT/BIT# eingesetzt. In diesem Verfahren wird ein ausgewähltes Paar
komplementärer
Bitleitungen BIT/BIT# vor einem Datenlesevorgang auf ein gleiches
Potential, z. B. Vcc/2 vorgeladen, wobei Vcc die Versorgungsspannung darstellt.
Mit Beginn des Datenlesevorgangs nach diesem Ausgleichsvorgang wird
eine geringe Potentialdifferenz durch eine Ausgabe einer Speicherzelle relativ
zum vorgeladenen Potential verursacht. Diese Potentialdifferenz
wird von einem Leseverstärker
verstärkt,
wodurch in der Speicherzelle gespeicherte Daten ausgelesen werden.
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Selbst
falls die sehr geringe Potentialdifferenz zwischen dem Paar komplementärer Bitleitungen
BIT/BIT# beim Lesen von Daten verstärkt wird, ist es nicht erforderlich
einen vollen Hub (d. h. es ist keine erhebliche Änderung notwendig) der Potentiale des
Paars komplementärer
Bitleitungen BIT/BIT# bis zum Versorgungspotential oder Massepotential
zu durchlaufen. Dadurch wird die Geschwindigkeit des Datenlesevorgangs
erhöht.
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Im
Allgemeinen werden die Bitleitungen bei einem Bitleitungsausgleichvorgang
auf ein Zwischenpotential vorgeladen, das kleiner ist als die Versorgungsspannung
Vcc, z. B. werden diese auf Vcc/2 vorgeladen. Somit muss ein Halbleiterspeicher,
der den Ausgleichvorgang ausführt,
eine Spannungsabsenkschaltung zum Absenken der Potentiale der Bitleitungen
auf Vcc/2 beinhalten.
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Ein
Schaltungsaufbau eines herkömmlichen, gewöhnlich verwendeten
statischen Halbleiterspeichers, der eine Ausgleichschaltung zum
Durchführen des
obigen Ausgleichvorgangs beinhaltet, ist in 8 gezeigt.
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In 8 weist
der herkömmliche
statische Halbleiterspeicher 10 auf: eine Interne-Spannung-Absenkschaltung 1;
einen Lasttransistor 2; ein Speicherzellenarray 3,
das aus einer Vielzahl von Speicherzellen besteht; einen Zeilendecoder 4 zum Auswählen unter
den Wortleitungen; eine Spaltenumschaltschaltung 5 zum
Steuern des An/Aus-Zustands jeder Bitleitung; einen Spaltendecoder 6 zum Auswählen unter
den Bitleitungen; einen Leseverstärker 7 zum Lesen von
Speicherdaten; eine Ausgleichschaltung 8, die an einer
Seite des Speicherzellenarrays 3 vorhanden ist; und eine
Ausgleichschaltung 9, die an der anderen Seite des Speicherzellenarrays 3 vorhanden
ist.
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Ein
Eingangsanschluss der Interne-Spannung-Absenkschaltung 1 ist
an die Versorgungsspannung Vcc angeschlossen. Die Ausgabe der Interne-Spannung-Absenkschaltung 1,
Vccin, wird dem Zeilendecoder 4 und den Ausgleichsschaltungen 8 und 9 (nachfolgend
als „EQ
Schaltungen 8 und 9" bezeichnet) bereitgestellt und diese
wird ebenso dem Speicherzellenarray 3 über den Lasttransistor 2 und
Paaren von komplementärer
Bitleitungen BL1/BL1# bis BLn/BLn# bereitgestellt. Zudem wird die
Ausgabe Vccin der Interne-Spannung-Absenkschaltung 1 über die
EQ Schaltung 8 den Paaren komplementärer Bitleitungen BL1/BL1# bis BLn/BLn#
und andererseits über
die EQ Schaltung 9 den Paaren komplementärer Knotenleitungen SEN1/SEN1#
bis SENn/SENn# bereitgestellt.
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Um
zu verhindern, dass ein Paar komplementärer Bitleitungen in einen floatenden
(potentialfreien) Zustand gebracht wird, wird dafür gesorgt, dass
immer eine geringe Menge elektrischen Stroms durch den Lasttransistor 2 fließen kann.
Wie in 9 gezeigt ist, enthält der Lasttransistor 2 eine
Vielzahl von PMOS Transistoren P1 und P2. Um die PMOS Transistoren P1
und P2 durchgängig
in einen leitfähigen
Zustand zu bringen, werden die Gates der PMOS Transistoren P1 und
P2 an das Massepotential angeschlossen; die Sources der PMOS Transistoren
P1 und P2 werden an den Ausgang der Interne-Spannung-Absenkschaltung 1 angeschlossen, und
die Drains der PMOS Transistoren P1 und P2 werden an die Paare komplementärer Bitleitungen BL1/BL1#
bis BLn/BLn# und ebenso über
diese Bitleitungen an die EQ Schaltung 9 angeschlossen.
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Das
Speicherzellenarray 3 enthält eine Vielzahl von Speicherzellen 3a.
Die Vielzahl von Speicherzellen 3a sind an Überschneidungen
der Paare komplementärer
Bitleitungen BL1/BL1# bis BLn/BLn# mit Wortleitungen WL1 bis WLn
in der Form eines Matrixmusters angeordnet.
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Der
Zeilendecoder 4 wählt
sequenziell unter den Wortleitungen WL1 bis WLn basierend auf einem Decodierergebnis
einer Adresse aus.
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Die
Spaltenumschaltschaltung 5 ist zwischen einem Paar komplementärer Bitleitungen BLi/BLi#
und einem Paar komplementärer
Knotenleitungen SENi/SENi# (wobei i eine natürliche Zahl im Bereich 1 bis
n kennzeichnet) vorgesehen. Die Spaltenumschaltschaltung 5 ist
aus Transferschaltungen 5a und 5b aufgebaut. Die
Transferschaltungen 5a und 5b steuern den Ein/Aus-Zustand
der Verbindung zwischen dem Paar komplementärer Bitleitungen BLi/BLi# und
dem Paar komplementärer
Knotenleitungen SENi/SENi#. Insbesondere enthält die Transferschaltung 5a einen
PMOS Transistor P6 und einen NMOS Transistor N3, siehe 10.
Als Reaktion auf ein Bitleitungsauswahlsignal von dem Spaltendecoder 6 werden
der PMOS Transistor P6 und der NMOS Transistor N3 beide ein-/ausgeschaltet,
wobei die Paare komplementärer
Bitleitungen BL1/BL1# bis BLn/BLn# an den Leseverstärker 7 angeschlossen oder
von diesem getrennt werden. Auf diese Weise wählt die Transferschaltung 5a unter
den Bitleitungen aus.
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Der
Spaltendecoder 6 treibt jede Transferschaltung der Spaltenumschaltschaltung 5 basierend auf
einem Decodierergebnis einer Adresse und steuert dieselbige.
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Der
Leseverstärker 7 verstärkt eine
Potentialänderung,
die bei einer Ausgabe einer Speicherzelle 3a erzeugt wird
und detektiert die verstärkte
Potentialänderung,
wodurch Information aus der Speicherzelle 3a gelesen wird.
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Die
EQ Schaltung 8 dient dem Vorladen des Paars komplementärer Bitleitungen
BLi/BLi# auf ein Ausgleichspotential sowie dem Ausgleichen der Potentiale
des Paars komplementärer
Bitleitungen BLi/BLi#. Ein Ausgangsanschluss der EQ Schaltung 8 und
ein Ausgangsanschluss des Lasttransistors 2 sind parallel
an das Paar komplementärer
Bitleitungen BLi/BLi# angeschlossen.
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Die
EQ Schaltung 9 ist zwischen die Spaltenumschaltschaltung 5 und
den Leseverstärker 7 geschaltet.
Die EQ Schaltung 9 dient zum Vorladen und Ausgleichen des
Paars komplementärer
Knotenleitungen SENi/SENi#, die an der Seite des Leseverstärkers 7 vorhanden
sind. Ein Beispiel eines Schaltaufbaus der EQ Schaltung 9 ist
in 11 gezeigt.
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Wie
in 11 gezeigt ist, enthält die EQ Schaltung 9 P-Typ
MOS Transistoren P3 bis P5. Die Sources und Back-Gates der P-Typ
MOS Transistoren P3 und P4 sind an den Ausgangsanschluss Vccin der
Interne-Spannung-Absenkschaltung 1 angeschlossen.
Ein Drain des P-Typ MOS Transistors P3 ist an eine Knotenleitung
SENi angeschlossen, welche an einen Ausgangsanschluss der Spaltenauswahlschaltung 5 angeschlossen
ist. Das Paar komplementärer
Knotenleitungen SENi/SENi# ist über die
Spaltenauswahlschaltung 5 an das Paar komplementärer Bitleitungen
BLi/BLi# angeschlossen. Um zudem das Paar komplementärer Knotenleitungen SENi/SENi#
auszugleichen, sind eine Source und ein Drain des P-Typ MOS Transistors
P5 zwischen die komplementären
Knotenleitungen SENi/SENi# geschaltet. Ein Back-Gate des P-Typ MOS
Transistors P5 ist an den Ausgangsanschluss Vccin der Interne-Spannung-Absenkschaltung 1 angeschlossen. Zudem
wird ein Ausgleichssignal EQ#, das von einer internen Zeitsteuerschaltung
(nicht dargestellt in 11) ausgegeben wird, den Gates
der P-Typ MOS Transistoren P3 und P5 zugeführt. Während einer Periode mit auf
Low-Pegel liegendem Ausgleichssignal EQ# sind die P-Typ MOS Transistoren
P3 bis P5 alle leitfähig.
Folglich wird das Paar komplementärer Knotenleitungen SENi/SENi# über die
P-Typ MOS Transistoren P3 und P4 auf einen Spannungspegel der Ausgabe
Vccin (z. B. Vcc/2) vorgeladen und die Spannungen des Paars komplementärer Knotenleitungen
SENi/SENi# werden über
den P-Typ MOS Transistor P5 ausgeglichen.
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Während obigem
Betrieb entsprechen Leitungen, die zum Lesen von Information einer
ausgewählten
Speicherzelle 3a vorgeladen und ausgegli chen werden müssen, dem
Paar komplementärer Bitleitungen
BL1/BL1# bis BLn/BLn# und dem Paar komplementärer Knotenleitungen SENi/SENi#,
die von dem Spaltendecoder 6 ausgewählt und mit den Transferschaltungen 5a und 5b der
Spaltenauswahlschaltung 5 verbunden werden. In diesem in 8 gezeigten
herkömmlichen
Beispiel werden diese Leitungen lediglich über die Ausgabe Vccin der Interne-Spannung-Absenkschaltung 1 vorgeladen
und ausgeglichen.
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Zudem
ist eine ähnliche
Technik zum Erhöhen
der Betriebsgeschwindigkeit einer Speichervorrichtung unter Verwendung
einer Interne-Spannung-Absenkschaltung,
die eine im Vergleich zur Versorgungsspannung kleinere Spannung
erzeugt, in JP 4-252497 mit dem Titel „Nonvolatile Semiconductor
Storage Device" vorgeschlagen.
In 12 enthält
dieser nichtflüchtige
Halbleiterspeicher eine Interne-Spannung-Absenkschaltung 1,
welche eine im Vergleich zur Versorgungsspannung geringere Spannung
erzeugt. Die Interne-Spannung-Absenkschaltung 1 legt eine
niedrige Spannung an einen Lasttransistor 2 an, der an
einen Leseverstärker 7 angeschlossen
ist. Der Leseverstärker 7 wird
zur Detektion von Potentialänderungen
der Bitleitungen BL1, BL1#, ..., BLn, und BLn#, die an den Lasttransistor 2 angeschlossen
sind, verwendet, wodurch Information aus einer Speicherzelle ausgelesen
wird. Mit einer derartigen Anordnung kann die Empfindlichkeit eines Lesestroms
aus einer Speicherzelle erhöht
werden, so dass ein nichtflüchtiger
Halbleiterspeicher mit erhöhter
Zugriffsgeschwindigkeit erzielt werden kann.
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Zudem
wird ein weiteres Beispiel eines Halbleiterspeichers mit einer Interne-Spannung-Absenkschaltung,
die in 13 und 14 gezeigt
ist, in JP 8-69693, mit dem Titel „Static semiconductor Storage Device" vorgeschlagen.
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In 13 verwendet
dieser statische Halbleiterspeicher eine Interne-Spannung-Absenkschaltung 1 zur
Erniedrigung einer extern bereitgestellten Versorgungsspannung Vcc,
so dass eine im Vergleich zur Versorgungsspannung Vcc geringere Spannung
einer umgebenden Schaltung/umgebenden Schaltungen bereitgestellt
wird. Folglich wird die extern bereitgestellte Versorgungsspannung
Vcc direkt auf eine statische Speicherzelle übertragen, so dass die Betriebsspannung
eines Speicherzellenarrays 3 vergleichsweise erhöht wird.
Ist somit selbst die Menge verbrauchter elektrischer Energie gering, scheint
ein Ein-Strom eines Transistors in einer Spei cherzelle erhöht zu sein.
Folglich kann ein statischer Halbleiterspeicher erzielt werden,
bei dem die Stabilität
bezüglich
eines Lesevorgangs einer Speicherzelle trotz geringer verbrauchter
elektrischer Energie erhöht
ist.
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Des
Weiteren wird in einer wie in 14 gezeigten
statischen Halbleiterspeichervorrichtung eine Ausgabe einer Interne-Spannung-Absenkschaltung 1,
d.h. eine im Vergleich zur Versorgungsspannung geringere Spannung,
an eine umgebende Schaltungssektion angelegt. Zudem wird beim Lesen
von Daten aus einem statischen Speicherzellenarray 3 ein
im Vergleich zur Versorgungsspannung größeres Potential Vcc von einer
Interne-Spannung-Erhöhungsschaltung 1A an
das statische Speicherzellenarray 3 angelegt. Bei einer
solchen Anordnung wird eine Betriebsspannung des Speicherzellenarrays 3 lediglich
während
des Lesevorgangs weiter erhöht
und ein Ein-Strom eines Transistors in einer Speicherzelle scheint
vergrößert zu
sein. Folglich kann eine statische Halbleiterspeichervorrichtung
erzielt werden, bei der die Stabilität eines Lesevorgangs aus der
Speicherzelle trotz geringem Leistungsverbrauch vergrößert wird.
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Bei
oben beschriebenem bekannten Aufbau wird eine über die Interne-Spannung-Absenkschaltung 1 abgesenkte
niedrige Spannung an die Paare komplementärer Bitleitungen BL1/BL1# bis BLn/BLn#
angelegt und eine Potentialänderung,
die von den Paaren komplementärer
Bitleitungen BL1/BL1# bis BLn/BLn# aufgrund der Ausgabe der Speicherzelle 3a herrührt, wird
unter Verwendung des Leseverstärkers 7 detektiert,
wodurch Information aus der Speicherzelle 3a ausgelesen
wird. Im Falle eines solchen Aufbaus muss die Interne-Spannung-Absenkschaltung 1 eine
solche Kapazität
aufweisen, dass diese eine Spannung und einen elektrischen Strom
mit einem Pegel bereitstellen kann, der zur Vorladung der Paare
komplementärer
Bitleitungen BL1/BL1# bis BLn/BLn# ausreicht und zudem erfordert
diese eine Kapazität,
um einen stabilen Betrieb des Leseverstärkers 7 sicherzustellen.
Darüber hinaus
kann während
einer Vorladeperiode vorübergehend
eine große
Menge elektrischen Stromes fließen,
um ein Paar komplementärer
Bitleitungen vorzuladen und dadurch wird die Spannung vorübergehend
erniedrigt. Eine übliche
Maßnahme
zum Verhindern einer solchen Spannungserniedrigung stellt das Verbinden
eines Elements mit einer Kapazität
wie einem Kondensator mit einem Ausgangsanschluss der Interne-Spannung-Absenkschaltung 1 dar,
welche als Leistungsversorgung dient. Um folglich Stabilität im Zusammenhang
mit einer vorliegenden großen elektrischen
Stromlast wie bei einem Vorladevorgang sicherzustellen, ist es erforderlich ein
ausreichend großes
kapazitives Element vorzusehen. Um jedoch eine große Kapazität in einem
derartigen kapazitiven Element zu erzielen, ist eine große Vorrichtungsfläche (Chipfläche) vorzusehen.
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Bei
dem herkömmlichen
Aufbau in 8 kann während eines Lesevorgangs von
Information keine korrekte Information aus einer ausgewählten Speicherzelle 3a ausgelesen
werden bevor das Vorladen und Ausgleichen des Paars komplementärer Knotenleitungen
SENi/SENi#, die über
den vom Spaltendecoder 6 ausgewählten Spaltenumschalter 5 an
den Leseverstärker 7 angeschlossen
sind, abgeschlossen ist. Zudem wird dieser gesamte Vorgang mittels
einer von der Interne-Spannung-Absenkschaltung 1 bereitgestellten
Spannung und eines von dieser bereitgestellten elektrischen Stroms durchgeführt. Somit
beeinflusst die Spannungs-/Stromtreiberfähigkeit der Interne-Spannung-Absenkschaltung 1 umgekehrt
herum die Dauer, die für
die Vorlade- und Ausgleichvorgänge
erforderlich ist, d. h. eine Erhöhung
der Geschwindigkeit beim Datenlesevorgang. Wird somit die Treiberfähigkeit
der Interne-Spannung-Absenkschaltung 1 erniedrigt, führt dies
zu einer Erniedrigung der Geschwindigkeit beim Lesen von Daten aus
der ausgewählten
Speicherzelle 3a. Aufgrund einer solchen Korrelation muss
die Schaltungsgröße der Interne-Spannung-Absenkschaltung 1 notwendigerweise vergrößert werden,
um die Datenlesegeschwindigkeit zu erhöhen. Diese Probleme sind insbesondere in
Anbetracht einer Erniedrigung der Versorgungsspannung, die in den
letzten Jahren erzielt wurde, von Bedeutung.
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US 5177707 beschreibt eine
Einrichtung zum Verkürzen
des Lesezyklus eines Speichers, wobei der Speicher einen Floating-Gate-Transistor
und Bitleitungen zum Zugriff auf die Speicherzellen als auch eine
Bitleitungsvorladungsschaltung aufweist.
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JP 59151389 beschreibt
eine LSI (large scale integrated)-Schaltung zur Erzielung einer
hohen Schaltkreisintegration durch Verwenden einer im Vergleich
zur extern eingeführten
Versorgungsspannung niedrigeren Spannung als Spannung, die einer
Datenleitung und einer Wortleitung auferlegt wird, um die Größe der ein
Speicherarray darstellenden Transistoren zu reduzieren.
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JP 2001110184 beschreibt
eine Halbleitervorrichtung zur Bereitstellung einer internen Leistungsversorgungseinrichtung,
die stabil und flexibel ist.
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US 5689460 betrifft eine
Halbleiterspeichervorrichtung mit einem Spannungsabwärtsumsetzer zum
stabilen Erzeugen einer internen, nach unten umgesetzten Spannung.
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EP 0318094 beschreibt einen
integrierten Speicherschaltkreis mit On-Chip Versorgungsspannungssteuerung,
die als interne Versorgungsspannung dient und Werte unterhalb einer
extern angelegten Versorgungsspannung einnimmt.
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ÜBERSICHT ÜBER DIE
ERFINDUNG
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Gemäß einem
Aspekt der Erfindung wird ein Halbleiterspeicher angegeben mit:
einem Speicherzellenarray mit einer Vielzahl von Speicherzellen,
wobei diese Speicherzellen mit einer Vielzahl von Paaren komplementärer Bitleitungen
verbunden sind; einem Interne-Spannung-Absenkabschnitt zum Erzeugen
einer vorbestimmten Spannung, die niedriger als eine Versorgungsspannung
ist; und einem Ausgleichsabschnitt, an den die vorbestimmte Spannung vom
Interne-Spannung-Absenkabschnitt geliefert wird und der einen Ausgleichsvorgang
zum Laden der Paare komplementärer
Bitleitungen auf ein vorbestimmtes, gleiches Potential ausführt, bevor
Information aus den Speicherzellen auf die Paare komplementärer Bitleitungen
gelesen wird, wobei der Interne-Spannung-Absenkabschnitt aus einem
ersten Interne-Spannung-Absenkabschnitt
und einem zweiten Interne-Spannung-Absenkabschnitt besteht; wobei der Ausgleichsabschnitt
aus einem ersten Ausgleichsabschnitt, der an einer Seite des Speicherzellenarrays
vorhanden ist, und einem zweiten Ausgleichsabschnitt besteht, der
an der anderen Seite des Speicherzellenarrays vorhanden ist, wobei
der erste Interne-Spannung-Absenkabschnitt
elektrische Energie an den ersten Ausgleichsabschnitt liefert und wobei
der zweite Interne-Spannung-Absenkabschnitt elektrische Leistung
an den zweiten Ausgleichsabschnitt liefert, wobei vom ersten und
zweiten Interne-Spannung-Absenkabschnitt nur der erste Interne-Spannung-Absenkabschnitt über eine
Stabilisierschaltung mit einem Kondensator zum Liefern eines Stroms
zum Stabilisieren der Spannung an einem Ausgang des ersten Interne-Spannung-Absenksabschnitts
verfügt,
wobei dieser Ausgang die elektrische Leistung an den ersten Ausgleichsabschnitt
liefert, und wobei die Stabilisierschaltung über eine Ausgangs-Reihenschaltung zum
Entnehmen einer Ausgangsspannung an einem Verbindungspunkt zwischen
einem ersten Spannungsabsenktreiberabschnitt und dem Kondensator,
wobei der Verbindungspunkt am Ausgang des ersten Interne-Spannung-Absenkabschnitts
vorhanden ist, und einen Treibersteuerungsabschnitt verfügt, dadurch
gekennzeichnet, dass der Treibersteuerungsabschnitt eine Differenzspannung
zwischen der Ausgangsspannung und der Referenzspannung verstärkt und er
den ersten Spannungsabsenktreiberabschnitt unter Verwendung der
verstärkten
Differenzspannung steuert.
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Vorzugsweise
enthält
der Halbleiterspeicher ferner: einen Zeilenauswählabschnitt zum Auswählen von
Speicherzellen in einer speziellen Zeile des Speicherzellenarrays
entsprechend einem Zeilenauswählsignal,
wobei das Speicherzellenarray die Vielzahl von Speicherzellen enthält, die
mit einer Vielzahl von Paaren komplementärer Bitleitungen verbunden
sind und zum Lesen von Information aus den speziellen Speicherzellen
auf die Vielzahl von Paaren komplementärer Bitleitungen, und einem Spaltenauswählabschnitt
zum Steuern einer Verbindung eines bestimmten Paars komplementärer Bitleitungen,
das unter der Vielzahl von Paaren komplementärer Bitleitungen entsprechend
einem Spaltenauswählsignal
ausgewählt
ist, mit einem Verstärkungsabschnitt,
der zum Lesen von Information aus den Speicherzellen verwendet wird,
wobei der erste Ausgleichsabschnitt zwischen dem Spaltenauswählabschnitt
und dem Verstärkungsabschnitt
vorhanden ist.
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Bevorzugt
weist die Stabilisierschaltung auf: einen Vorstufe-Spannungsabsenkabschnitt
mit einer zweiten Ausgangsreihenschaltung zum Verwenden einer Ausgangsspannung
an einem Verbindungspunkt zwischen einem zweiten Spannungsabsenktreiberabschnitt
und einem Widerstandsabschnitt als Referenzspannung, und einem zweiten
Treibersteuerungsabschnitt zum Verstärken der Differenzspannung
zwischen der Referenzspannung und einer zweiten Referenzspannung
und zum Steuern des zweiten Spannungsabsenktreiberabschnitts unter Verwendung
der verstärkten
Ausgangsspannung.
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Bei
einer weiteren bevorzugten Ausführungsform
der Erfindung ist die Kapazität
eines Kondensatorabschnitts in der Stabilisierschaltung kleiner als
die eines Kondensatorabschnitts im Interne-Spannung-Absenkabschnitt.
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Bevorzugt
weist der Halbleiterspeicher einen Vorstufe-Spannungsabsenkabschnitt auf mit einer zweiten
Ausgangsreihenschaltung zum Verwenden einer Ausgangsspannung an
einem Verbindungspunkt zwi schen einem zweiten Spannungsabsenktreiberabschnitt
und einem Widerstandsabschnitt als erste Referenzspannung und einem
zweiten Treibersteuerungsabschnitt zum Verstärken einer Differenzspannung
zwischen der ersten Referenzspannung und einer zweiten Referenzspannung
und zum Steuern des zweiten Spannungsabsenktreiberabschnitts unter
Verwendung der verstärkten
Ausgangsspannung.
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Bei
einer weiteren Ausführungsform
der Erfindung besteht der zweite Spannungsabsenkabschnitt aus einer
ausschließlich
zum Laden verwendeten Schaltung.
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Bei
einer weiteren Ausführungsform
der Erfindung weist die ausschließlich zum Laden verwendete
Schaltung folgendes auf: einen dritten Spannungsabsenktreiberabschnitt
zum Laden der Bitleitungen; und einen Treibersteuerungsabschnitt
zum Überwachen
einer durch den dritten Spannungsabsenktreiber geladenen Bitleitungsspannung
und zum Steuern des dritten Spannungsabsenktreiberabschnitts in
solcher Weise, dass der Ladevorgang gestoppt wird, wenn die Bitleitungsspannung
eine vorbestimmte Bitleitungsspannung erreicht.
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Gemäß einem
weiteren Aspekt der Erfindung wird eine Informationsvorrichtung
angegeben, die einen Speicherverarbeitungsvorgang unter Verwendung
des erfindungsgemäßen Halbleiterspeichers
durchführt.
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Nachfolgend
wird das Funktionsprinzip mit obigem Aufbau gemäß einer Ausführungsform
der Erfindung beschrieben.
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Gemäß Ausführungsformen
der Erfindung ist ein Interne-Spannung-Absenkabschnitt in zwei Leitungen von
Versorgungsschaltungen unterteilt, d. h. in einen ersten Spannungsabsenkabschnitt
und in einen zweiten Spannungsabsenkabschnitt. Ein Ausgleichsabschnitt
ist in einen ersten Ausgleichsabschnitt, der an einer Seite des
Speicherzellenarrays vorhanden ist, und in einen zweiten Ausgleichsabschnitt
unterteilt, der an der anderen Seite des Speicherzellenarrays vorhanden
ist. Der erste Spannungsabsenkabschnitt liefert elektrische Energie
an den ersten Ausgleichsabschnitt und der zweite Spannungsabsenkabschnitt
liefert elektrische Leistung an den zweiten Ausgleichsabschnitt.
Bei einem derartigen Aufbau wird ein Paar von Bitleitungen über die beiden
Leitungen der Versorgungsschaltungen vorgeladen und ausgeglichen.
In dem ersten Spannungsabsenkab schnitt ist es lediglich erforderlich, ein
Paar von Bitleitungen vorzuladen und auszugleichen, die zum Zeitpunkt
des Lesens von Daten seitens eines zum Lesen von Information aus
einer Speicherzelle verwendeten Spaltenauswählabschnitts ausgewählt werden.
Damit ist die Menge des gelieferten elektrischen Stroms erheblich
kleiner im Vergleich zu einer herkömmlichen Interne-Spannung-Absenkschaltung,
obwohl es weiterhin erforderlich ist, eine Stabilisierschaltung
zur Unterdrückung
von Informationsrauschen vorzusehen. Zudem sind in dem zweiten Spannungsabsenkabschnitt alle
Bitleitungspaare, einschließlich
nicht ausgewählter
Bitleitungen, vorgeladen und ausgeglichen. Es ist nicht erforderlich
eine Stabilisierschaltung zum Unterdrücken von Rauschen vorzusehen,
die in einer herkömmlichen
Interne-Spannung-Absenkschaltung bereitgestellt
ist und der zweite Spannungsabsenkabschnitt kommt lediglich mit
einer ausschließlich vorgesehenen
Ladeschaltung zurecht.
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In
einer herkömmlichen
Interne-Spannung-Absenkschaltung werden alle Bitleitungen von nur
einer einzelnen Schaltkreisleitung vorgeladen und ausgeglichen.
Folglich ist die elektrische Strombelastung groß und es ist notwendig, einen
großen Kondensator
innerhalb der herkömmlichen
Interne-Spannung-Absenkschaltung
als Stabilisierschaltung zu verwenden und ebenso ist es erforderlich,
ein großes
Treiberelement zur Lieferung eines elektrischen Stroms einzusetzen.
Jedoch kann die Schaltkreisgröße des ersten
Spannungsabsenkabschnitts (insbesondere die Kapazität eines
als Stabilisierschaltung verwendeten Kondensators) erfindungsgemäß erheblich
reduziert werden verglichen mit einem bekannten Spannungsabsenkabschnitt.
Dadurch lässt
sich eine erhebliche Verkleinerung der Größe eines Halbleiterchips erzielen.
Da die Kapazität
des Kondensators des ersten Spannungsabsenkabschnitts erheblich
reduziert wird und es nicht erforderlich ist, einen Ausgangskondensator
im zweiten Spannungsabsenkabschnitt vorzusehen, kann die Geschwindigkeit
beim Vorladen und Ausgleichen eines Paars von Bitleitungen erhöht werden.
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Somit
können
mit der Erfindung die Vorteile erzielt werden: (1) Angeben eines
statischen Halbleiterspeichers zum Erzielen eines Speicherbetriebs
mit hoher Geschwindigkeit durch Vorladen und Ausgleichen eines Paars
von Bitleitungen mit erhöhter
Geschwindigkeit, wobei eine Zunahme der Schaltungsgröße einer
Interne-Spannung-Absenkschaltung unterdrückt ist; und (2) Angeben einer
Informationsvorrichtung unter Verwendung eines solchen statischen Halbleiterspeichers.
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Dem
Verständnis
der Erfindung dienend werden nachfolgend spezifische Ausführungsformen derselbigen
mit Bezug zu den begleitenden Abbildungen beschrieben.
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KURZBESCHREIBUNG
DER ABBILDUNGEN
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1 zeigt
ein Blockdiagramm eines beispielhaften Aufbaus eines primären Teils
eines statischen Halbleiterspeichers gemäß einer Ausführungsform
der Erfindung.
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2 zeigt
ein Schaltungsdiagramm mit einem Beispiel einer Interne-Spannung-Absenkschaltung
aus 1.
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3 zeigt
ein Schaltungsdiagramm mit einem Beispiel eines Differenzverstärkers aus 2.
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4 zeigt
ein Schaltungsdiagramm mit einem Beispiel einer Vcc Vorladeschaltung
aus 1.
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5 zeigt
ein Schaltungsdiagramm mit einem weiteren Beispiel einer Interne-Spannung-Absenkschaltung
aus 1.
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6 zeigt
ein Schaltungsdiagramm mit einem weiteren Beispiel einer Vcc Vorladeschaltung aus 1.
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7 zeigt
ein Blockdiagramm mit einem grundlegenden Aufbau einer Informationsvorrichtung,
die den statischen Halbleiterspeicher aus 1 beinhaltet.
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8 zeigt
ein Blockdiagramm mit einem beispielhaften Aufbau eines primären Teils
eines herkömmlichen
Halbleiterspeichers.
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9 zeigt
ein Schaltungsdiagramm einer Speicherzelle und umgebenden Schaltungen
in einem statischen Halbleiterspeicher.
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10 zeigt
ein Schaltungsdiagramm einer Transferschaltung einer Spaltenumschaltschaltung.
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11 zeigt
ein Schaltungsdiagramm mit einem Beispiel einer EQ Schaltung.
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12 zeigt
ein Blockdiagramm mit einem beispielhaften Aufbau eines primären Teils
eines nichtflüchtigen
Halbleiterspeichers aus JP 4-252497.
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13 zeigt
ein Blockdiagramm mit einem beispielhaften Aufbau eines primären Teils
eines statischen Halbleiterspeichers aus JP 8-69693.
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14 zeigt
ein Blockdiagramm mit einem weiteren beispielhaften Aufbau des primären Teils des
statischen Halbleiterspeichers aus JP 8-69693.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Nachfolgend
wird eine Ausführungsform
der Erfindung mit Bezug zu den Abbildungen beschrieben, wobei das
Prinzip der Erfindung auf einen statischen Halbleiterspeicher übertragen
ist.
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1 zeigt
ein Blockdiagramm eines primären
Teils eines statischen Halbleiterspeichers gemäß einer Ausführungsform
der Erfindung. In 1 werden übereinstimmende Elemente, die
dieselben Auswirkungen erzielen, mit den in 8 benutzten
Bezugskennzeichen versehen und auf eine detaillierte Beschreibung
derselbigen wird verzichtet.
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In 1 weist
der statische Halbleiterspeicher 20 auf: eine Interne-Spannung-Absenkschaltung 11 als
ersten Spannungsabsenkabschnitt; eine Vcc Vorladeschaltung 12 als
zweiten Spannungsabsenkabschnitt; eine Ausgleichsschaltung 13 (nachfolgend
als „EQ
Schaltung 13" bezeichnet)
als ersten Ausgleichsabschnitt, an den ein Ausgangsanschluss der
Interne-Spannung-Absenkschaltung 11 angeschlossen
ist; und Ausgleichsschaltungen 14 (nachfolgend als „EQ Schaltungen 14" bezeichnet) als zweiten
Ausgleichsabschnitt, an den ein Ausgangsanschluss der Vcc Vorladeschaltung 12 angeschlossen
ist. Ein Merkmal dieser Erfindung ist darin zu sehen, dass die Interne-Spannung-Absenkschaltung 1 von 8 unterteilt
ist in: die Interne-Spannung-Absenkschaltung 11, welche
eine im Vergleich zur Interne-Spannung-Absenkschaltung 1 geringere
Leistungsfähigkeit
aufweist und die einen Kondensator (Stabilisierschaltung) mit einer
im Vergleich zur In terne-Spannung-Absenkschaltung 1 geringeren
Kapazität
beinhaltet; und die Vcc Vorladeschaltung 12, die eine exklusiv
zum Vorladen aller Paare komplementärer Bitleitungen verwendete
Schaltung darstellt. Dieses Merkmal der Erfindung wird unten stehend detailliert
erläutert.
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Die
Versorgungsspannung Vcc wird der Interne-Spannung-Absenkschaltung 11 zugeführt. Ein Ausgangsanschluss
der Interne-Spannung-Absenkschaltung 11 (Ausgangsspannung
bzw. Ausgabespannung Vccin) ist mit dem Lasttransistor 2,
dem Zeilendecoder (Zeilendecoderabschnitt) 4, dem Speicherzellenarray 3,
und der EQ Schaltung 13, die ein Paar komplementärer Knotenleitungen
vorlädt und
ausgleicht, verbunden.
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Die
Interne-Spannung-Absenkschaltung 11 wird detailliert beschrieben.
Die Interne-Spannung-Absenkschaltung 11 erniedrigt die
extern bereitgestellte Versorgungsspannung Vcc auf eine vorbestimmte
Spannung (z. B. Vcc/2), um eine im Vergleich zur Versorgungsspannung
Vcc des Ausgangsanschlusses Vccin geringere Spannung auszugeben.
Zudem beinhaltet die Interne-Spannung-Absenkschaltung 11 einen
Kondensator C (2), der zwischen einen Ausgangsanschluss
Out der Interne-Spannung-Absenkschaltung 11 und
einen Masseanschluss geschaltet ist. Der Kondensator C dient dem
Unterdrücken
von Rauscherzeugung und einer Spannungsabnahme im Ausgabepegel,
die von einem sogleich verbrauchten Strom herrührt, um einen stabilen Betrieb
der Interne-Spannung-Absenkschaltung 11 zu erzielen. Dieser
Kondensator C ist in der Lage, einen stabilen Betrieb der Interne-Spannung-Absenkschaltung 11 mit
einer sehr kleinen Kapazität
zu erzielen, verglichen mit der Kapazität eines Kondensators, die in
einer herkömmlichen
Interne-Spannung-Absenkschaltung 1 zur Aufrechterhaltung
eines stabilen Betriebs erforderlich wäre. Somit kann erfindungsgemäß ein Layoutnachteil
in Bezug auf den Halbleiterchip erheblich verringert werden. Erfindungsgemäß wird ein
Vorladestrom von der Vcc Vorladeschaltung 12 an alle Bitleitungspaare
(z. B. 256 Bitleitungen) bereitgestellt, die in einer herkömmlichen
Speichervorrichtung einen größten Teil des
von der Interne-Spannung-Absenkschaltung 1 bereitgestellten
elektrischen Stromes verbrauchen. Somit muss die Interne-Spannung-Absenkschaltung 11 lediglich
einen Vorladestrom für
eine ausgewählte Bitleitung
(z. B. 1 Bitleitung) bereitstellen. Folglich kann die Stromtreiberfähigkeit
erheblich reduziert werden verglichen mit derjenigen einer herkömmlichen
Interne-Spannung-Absenkschaltung 1.
Allgemein ist die Kapazität
des Kondensators C, der zum Erzielen eines stabilen Betriebs einer
Interne-Spannung- Absenkschaltung 1 erforderlich
ist, proportional zur Stromtreiberfähigkeit der Interne-Spannung-Absenkschaltung.
Berücksichtigt
man dies, so ist eine im Vergleich zur gewöhnlichen Interne-Spannung-Absenkschaltung 1 erheblich
geringere Kapazität
des Kondensators C für
die Interne-Spannung-Absenkschaltung 11 ausreichend
(z. B. 1/256). Folglich lässt
sich eine Layoutfläche
(Chipfläche)
einer Speichervorrichtung erheblich reduzieren. Eine Betriebsstabilisierschaltung
wird über
den Kondensator C oder über
eine Schaltung einschließlich
des Kondensators C ausgebildet und an einem Ausgangsanschluss der
Interne-Spannung-Absenkschaltung 11 vorgesehen.
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Falls
die Kapazität
des Kondensators C größer als
1/256 ist, kann die Interne-Spannung-Absenkschaltung 11 verglichen
mit der gewöhnlichen Interne-Spannung-Absenkschaltung 1 auf
stabilere Weise betrieben werden, selbst falls ein „Hub" einer Bitleitungsspannung
vorliegt. Falls jedoch die Kapazität des Kondensators C ansteigt,
nimmt die Ladegeschwindigkeit für
ein Paar von Bitleitungen ab. Ein Wert der Kapazität des Kondensators
C kann derart eingestellt werden, so dass dieser innerhalb eines Wertebereichs
liegt, der unter Berücksichtigung
des Layout des Halbleiterchips bestimmt wird. Alternativ hierzu
kann ein Wert der Kapazität
des Kondensators C derart eingestellt werden, dass dieser innerhalb
eines Wertebereichs liegt, der im Hinblick auf die Betriebsgeschwindigkeit
wie die Datenlesegeschwindigkeit bestimmt wird, so dass ein Laden
eines Paars von Bitleitungen innerhalb eines kurzen Zeitintervalls abgeschlossen
ist.
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Ein
besonderes Beispiel der Interne-Spannung-Absenkschaltung 11A ist
in 2 gezeigt. In 2 enthält eine
Interne-Spannung-Absenkschaltung 11A eine
Referenzspannungserzeugungsreihenschaltung 111A, eine Ausgangsreihenschaltung 112A und
einen Differenzverstärker 113A (Differenzverstärkungsabschnitt
AMP), der als Treibersteuerungsabschnitt dient. Die Referenzspannungsreihenschaltung 111A wird über Widerstandsabschnitte
R1 und R2 ausgebildet, die zwischen der Versorgungsspannung Vcc
und Masse liegen. Die Ausgangsreihenschaltung 112A ist
zwischen der Versorgungsspannung Vcc und Masse vorgesehen und extrahiert eine
Ausgangsspannung an einem Verbindungspunkt zwischen einem PMOS Transistor
(erster Spannungsabsenkabschnitt) T1 und einem Kondensator (Kondensatorabschnitt
oder Kapazitätsabschnitt)
C. In dem Differenzverstärker 113A wird
ein Ausgangspegel (Ausgangsspannung) eines Ausgangsanschlusses Out,
der an den Verbindungspunkt zwischen dem PMOS Transistor T1 und
dem Kondensator C angeschlossen ist, an einen negativen Eingangsanschluss
rückgekoppelt.
Eine Referenzspannung an einem Verbindungspunkt zwischen den Widerstandsabschnitten
R1 und R2 (die eine von dem Ausgangsanschluss Out auszugebende Zwischenspannung
Vcc/2 darstellt) wird an einen positiven Eingangsanschluss eingespeist.
Ein Ausgangsanschluss des Differenzverstärkers 113A, von dem aus
eine verstärkte
Differenzspannung der Ausgangsspannung des Differenzverstärkers 113A und der
Referenzspannung (Zwischenpotential Vcc/2) ausgegeben wird, ist
mit einem Gate des PMOS Transistors T1 verbunden. In dieser Interne-Spannung-Absenkschaltung 11A wird
eine über
den PMOS Transistor T1 erniedrigte Ausgangsspannung von dem Ausgangsanschluss
Out ausgegeben und dieser Ausgangsspannungspegel wird in den Differenzverstärker 113A rückgekoppelt.
Zum Zeitpunkt, in dem die Differenz zwischen dem rückgekoppelten, tatsächlichen
Spannungspegel und einem gewünschten
Ausgabespannungswert (d. h. Zwischenpotential Vcc/2) verschwindet,
wird der PMOS Transistor T1 über
die Ausgabe des Differenzverstärkers 113A ausgeschaltet,
wobei eine Erniedrigung der Ausgangsspannung von dem Ausgabeanschluss
Out bei einer vorbestimmten Spannung (dem beabsichtigten Ausgangsspannungswert,
d. h. Zwischenpotential Vcc/2) abgebrochen wird. Ein besonderer
interner Aufbau des Differenzverstärkers 113A ist in 3 gezeigt.
Bei diesem Aufbau wird ein Differenzverstärkungsvorgang als Reaktion
auf ein Einschalten eines Schalttransistors (Schaltabschnitt) SW
gestartet und es wird eine Differenzspannung zwischen einer Spannung,
die einem positiven Eingangsanschluss eingespeist wird, und einer
Spannung, die einem negativen Eingangsanschluss eingespeist wird, verstärkt und
von einem Ausgangsanschluss Output ausgegeben. In dem Differenzverstärker 113A wird die
von dem Ausgangsanschluss Output ausgegebene Spannung invertiert
und einem Gate des PMOS Transistors T1 zugeführt.
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Die
Vcc Vorladeschaltung 12 stellt eine Ladeschaltung dar,
welche die Versorgungsspannung Vcc empfängt und beispielsweise ein
Zwischenpotential Vcc/2 als Ausgangsspannung ausgibt. Die Ausgangsanschlüsse der
Vcc Vorladeschaltung 12 sind über die EQ Schaltungen 14 mit
Paaren komplementärer
Bitleitungen BL1/BL1# bis BLn/BLn#, die an das Speicherzellenarray 3 angeschlossen
sind, verbunden. Darüber
hinaus stellt die Vcc Vorladeschaltung 12 eine Schaltung
dar, die exklusiv für
einen Vorladebetrieb verwendet wird. Der Pegel einer Ausgangsspannung
der Vcc Vorladeschaltung 12 stellt einen Pegel dar, der
die Spannungsfestigkeit der Speicherzelle 3a (9)
nicht übersteigt
und der ausreicht, um ein fälschliches
Schreiben von Daten in die Speicherzelle 3a, aus der Daten
gelesen werden sollen, zu verhindern. Die Vcc Vorladeschaltung 12 weist
einen erheblich einfacheren Aufbau zum Unterstützen eines Vorladevorgangs,
der von der Interne-Spannung-Absenkschaltung 11 durchgeführt wird,
auf.
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Die
Vcc Vorladeschaltung 12 lädt die Paare komplementärer Bitleitungen
BL1/BL1# bis BLn/BLn# auf eine Vorladespannung Vpre auf, welche
die Spannungsfestigkeit der Speicherzelle 3a nicht übersteigt
und die ausreicht, um ein fälschliches Schreiben
von Daten in die Speicherzelle 3a, aus der gelesen werden
soll, zu verhindern. Falls die Paare komplementärer Bitleitungen BL1/BL1# bis BLn/BLn#
vor dem Lesen von Daten nicht vorgeladen sind, würden Latch-Daten zum Zeitpunkt
der Auswahl unter den Wortleitungen WL in einem Latch-Schaltungsabschnitt
der Speicherzelle 3a (9) aufgrund
einer während
eines vorhergehenden Auswählens
einer Wortleitung angelegten Bitleitungsspannung invertiert werden
(d. h. fälschlicherweise
geschrieben werden). Um ein derartiges fälschliches Schreiben in die
Speicherzelle 3a zu verhindern, wird, unter Berücksichtigung,
dass die Paare komplementärer
Bitleitungen BLi/ BLi# zum Zeitpunkt des Vorladebetriebs bereits
ausgeglichen sind, das Potential der Paare komplementärer Bitleitungen BLi/
BLi# gleich oder größer als
eine Schwellenspannung eines Speicherzellentransistors eingestellt
(ungefähr
0.4 V bis 0.5 V). In einem solchen Falle werden die Latch-Daten
(eine Leitung des Paars von Bitleitungen liegt auf „0", die andere auf „1") in dem Latch-Schaltungsabschnitt
(Inverterabschnitt) der Speicherzelle 3a nicht invertiert
(d. h. fälschlicherweise
geschrieben). Die Vorladespannung Vpre wird innerhalb eines Spannungsbereichs
von ungefähr
0.4 V bis 2.7 V eingestellt, da diese die Spannungsfestigkeit des
Speicherzellentransistors der Speicherzelle 3a (ungefähr 2.5 V
bis 2.7 V) nicht übersteigen
sollte. Die so eingestellte Vorladespannung Vpre wird an die Paare
komplementärer
Bitleitungen BL1/BL1# bis BLn/BLn# über die EQ-Schaltungen 14 angelegt.
Als Reaktion auf ein Ausgleichssignal EQ# laden die EQ-Schaltungen
alle Paare komplementärer
Bitleitungen BL1/BL1# bis BLn/ BLn#, die an die EQ-Schaltungen 14 angeschlossen
sind, auf und gleichen diese aus.
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Ein
besonderes Beispiel der Vcc Vorladeschaltung 12 wird nun
beschrieben. In einer in 4 gezeigten Vorladeschaltung 12A wird
ein Ausgangsanschluss Y eines Treiberabschnitts (dritter Treiberabschnitt)
T121A zum Verringern einer Spannung (nachfolgend als „Spannungsabsenktreiberabschnitt T121A" bezeichnet) mit
jedem der Paare komplementärer
Bitleitungen BL1/BL1# bis BLn/BLn# über eine in einem gestrichelten
Kasten X gezeigten Ausgleichsschaltung verbunden. Hierbei dient
ein zum Erniedrigen einer Spannung vorgesehener einzelner Transistor
(nachfolgend als „Spannungsabsenktransistor" bezeichnet) ebenso
als Transistor zum Laden (nachfolgend als „Ladetransistor" bezeichnet). Der Ausgangsanschluss
Y des Spannungsabsenktreiberabschnitts T121A ist ebenso mit einem
Steueranschluss des Spannungsabsenktreiberabschnitts T121A über eine
Zeitkonstante-Schaltung, die eine Ausgleichsschaltung Z enthält, verbunden.
Die Ausgleichsschaltung Z weist eine elektrische Stromkapazität einer
solchen Größe auf,
die gleich (oder proportional zu) derjenigen der Ausgleichsschaltung
X jedes Paars komplementärer
Bitleitungen BL1/BL1# bis BLn/BLn# ist. Die Ausgleichsschaltung
Z kann aus einer Reihentransistorschaltung bestehen, die einen vorbestimmten
Kapazitätswert
und Widerstandswert aufweist. Bei einem solchen Aufbau wird eine
Ladestrommenge, die gleich (oder proportional zu) derjenigen Ladestrommenge
ist, die an die Paare komplementärer
Bitleitungen BL1/BL1# bis BLn/BLn# angelegt wird, dem Steueranschluss
des Spannungsabsenktreiberabschnitts T121A über die Zeitkonstante-Schaltung
(Ausgleichsschaltung Z) zugeführt.
Zum Zeitpunkt, in dem die dem Steueranschluss zugeführte Spannung
eine vorbestimmte Spannung (eine Spannung zum Ausschalten eines Transistors)
erreicht, wird die Leistungsversorgung vom Spannungsabsenktreiberabschnitt
T121A abgestellt. In diesem Falle wird eine Zunahme einer Steuerspannung,
die dem Steueranschluss eingeht, derart abgestimmt, dass der Spannungsabsenktreiberabschnitt
T121A zu dem Zeitpunkt ausgeschaltet wird (oder eine Versorgung
eines elektrischen Stroms unterdrückt wird), in dem die ansteigende Spannung
der Paare komplementärer
Bitleitungen BL1/BL1# bis BLn/BLn# die Vorladespannung Vpre erreicht.
Mit obigem Aufbau kann die Bitleitungsspannung korrekt auf die Vorladespannung
Vpre eingestellt werden. Darüber
hinaus kann die Bitleitungsspannung schneller auf die Vorladespannung
Vpre erhöht
werden. Durch Zurücksetzen
der Spannung des Steueranschlusses wird der Spannungsabsenktreiberabschnitt
T121A eingeschaltet (d. h. aktiviert) und ein Vorladen aller Bitleitungen
gestartet.
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Die
EQ-Schaltung 13 ist zwischen der Spaltenumschaltschaltung 5,
die einen Spaltenauswählabschnitt
darstellt, und dem Leseverstärker
(Verstärkerabschnitt) 7 vorgesehen.
Die EQ-Schaltung 13 empfängt elektrische Leistung von
der Interne-Spannung-Absenkschaltung 11 und lädt ein Paar
von Bitleitungen BLi/BLi# vor und gleicht dieses aus, wobei das
Bitleitungspaar von der Spaltenumschaltschaltung 5 ausgewählt wurde,
die basierend auf einem Spaltenauswahlsignal von dem Spaltendecoder 6 ein/aus geschaltet
wird. Der Spaltenauswählabschnitt wird
von der Spaltenumschaltschaltung 5 und dem Spaltendecoder 6 ausgebildet
und der Zeilenauswählabschnitt
wird von dem Zeilendecoder 4 ausgebildet. In einer solchen
Anordnung wird die Spaltenumschaltschaltung 5 von einer
Transferschaltung 5a ausgebildet, siehe 10.
Die Sources und Drains des PMOS Transistors P6 und des NMOS Transistors
N3 sind entsprechend angeschlossen. Ein Ausgang des Spaltendecoders 6 ist
mit den Gates des PMOS Transistors P6 und des NMOS Transistors N3
verbunden. Falls lediglich ein Gate einer über den Spaltendecoder 6 ausgewählten Spalte auf
einen hohen Spannungspegel „High" geht, werden diese
Transistoren zwischen Source-Drain
leitfähig.
Bei einem Informationslesevorgang wird beispielsweise eine Transferschaltung 5a in
einer Spaltenumschaltschaltung 5, die einer entsprechend
einem Adresssignal (nicht dargestellt) ausgewählten Spalte entspricht, eingeschaltet,
wobei das Paar komplementärer
Bitleitungen BLi/BLi#, die an eine ausgewählte Speicherzelle 3a angeschlossen
sind, mit der EQ-Schaltung 13 verbunden werden und diese
werden ebenso mit beiden Eingangsanschlüssen des Leseverstärkers 7 über ein
Paar komplementärer Knotenleitungen
SENi/SENi# verbunden.
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Die
EQ-Schaltung 14 ist zwischen der Vcc Vorladeschaltung 12 und
dem Speicherzellenarray 3 vorgesehen. Die EQ-Schaltung 14 empfängt elektrische
Leistung von der Vcc Vorladeschaltung 12 und lädt alle
Paare komplementärer
Bitleitungen BL1/BL1# bis BLn/BLn# vor und gleicht diese aus.
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Der
interne Aufbau von jedem der EQ-Schaltung 13 sowie der
EQ-Schaltung 14 besteht
jeweils aus drei PMOS Transistoren P3 bis P5. Ein Ausgleichssignal
EQ# wird jedem der PMOS Transistoren P3 bis P5 zugeführt, womit
eine Steuerung des Vorladens und Ausgleichens durchgeführt wird.
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Unten
stehend wird der Betrieb während
eines Lesevorgangs bei obigem Aufbau erläutert.
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Zunächst werden
alle Paare komplementärer
Bitleitungen BL1/BL1# bis BLn/BLn# vor dem Lesen von Information
aus einer Speicherzelle 3a auf ein Paar komplementärer Bitleitungen
BLi/BLi# auf die Vorladespannung Vpre über die Vcc Vorladeschaltung 12 vorgeladen
und über
die EQ-Schaltung 14 unabhängig von
einer Auswahl/Nicht-Auswahl unter den Paaren komplementärer Bitleitungen
ausgeglichen. Andererseits wird das Paar der komplementären Knotenleitungen
SENi/SENi# und das Paar der komplementären Bitleitungen BLi/BLi# mit
elektrischer Energie vorgeladen (Vorladespannung Vpre; z. B. ein
Zwischenpotential Vcc/2), welche von der Interne-Spannung-Absenkschaltung 11 bereitgestellt wird
und diese werden über
die EQ-Schaltung 13 ausgeglichen. Alternativ hierzu kann
lediglich ein Paar komplementärer
Bitleitungen BLi/BLi#, das von der Spaltenumschaltschaltung 5 ausgewählt wurde, vorgeladen
und ausgeglichen werden. Weiter können alternativ hierzu alle
Paare komplementärer
Bitleitungen BL1/BL1# bis BLn/BLn# über die Spaltenumschaltschaltung 5 vorgeladen
und ausgeglichen werden, unabhängig
von einer Auswahl/Nicht-Auswahl unter den Paaren komplementärer Bitleitungen.
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Nachfolgend
wird ein Decodiersignal (Zeilenauswahlsignal) vom Zeilendecoder 4 sequenziell
den Wortleitungen WL1 bis WLn in selektiver Weise zugeführt. Somit
wird in einer mit einer ausgewählten Wortleitung
WLn verbundenen Speicherzelle 3a im Speicherzellenarray 3 gespeicherte
Information auf alle Paare komplementärer Bitleitungen BL1/BL1# bis
BLn/BLn# ausgelesen. Das Speicherzellenarray 3 enthält eine
Vielzahl von Spalten (Spalten von Speicherzellen 3a) und
Information, die in all den Speicherzellen 3a von einer
an eine ausgewählte Wortleitung
angeschlossenen Spalte gespeichert ist, wird auf jedes Paar komplementärer Bitleitungen BLi/BLi#,
das sich in einer Spaltenrichtung erstreckt, ausgelesen.
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Das
Decodiersignal (Spaltenauswahlsignal) vom Spaltendecoder 6 wird
der Spaltenumschaltschaltung 5 zugeführt. Die Spaltenumschaltschaltung 5 verbindet
ein vorbestimmtes Paar komplementärer Bitleitungen BLi/BLi# mit
einem entsprechenden Paar komplementärer Knotenleitungen SENi/SENi#,
so dass eine Spalte (ein Paar von Bitleitungen) unter einer Vielzahl
von Spalten ausgewählt wird.
Somit wird in einer speziellen Speicherzelle 3a gespeicherte
Information über
ein spezielles Paar komplementärer
Knotenleitungen SENi/SENi# ausgelesen.
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Falls
beispielsweise ein Paar komplementärer Bitleitungen BLi/BLi#,
die von der Spaltenumschaltschaltung 5 ausgewählt wurden,
einem Paar komplementärer
Bitleitungen BL1/BL1# entspricht, so ist das Paar komplementärer Bitleitungen BL1/BL1#
mit einem Paar komplementärer
Knotenleitungen SEN1/SEN1# über
die Spaltenumschaltschaltung 5 verbunden. Wie oben erläutert, wurden zu
diesem Zeitpunkt bereits alle Paare komplementärer Bitleitungen, die das Paar
der komplementären Bitleitungen
BL1/BL1# und nicht ausgewählte
Paare komplementärer
Bitleitungen beinhalten, von der Vcc Vorladeschaltung 12 auf
die Vorladespannung Vpre vorgeladen und ausgeglichen. Darüber hinaus
wurde das Paar komplementärer
Bitleitungen BL1/BL1# bereits über
die Interne-Spannung-Absenkschaltung 11 auf die Vorladespannung
Vpre vorgeladen und ausgeglichen.
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Somit
wird in einem Zustand, in dem ein fälschliches Schreiben vermieden
wird, in einer speziellen Speicherzelle 3a gespeicherte
Information an beide Eingänge
des Leseverstärkers 7 über das
Paar komplementärer
Knotenleitungen SENi/SENi# übertragen.
Der Leseverstärker 7 verstärkt eine
Differenz der Spannungen des Paars komplementärer Knotenleitungen SENi/SENi#
und die verstärkte
Differenz wird an eine externe Schaltung ausgegeben, womit die Information
der speziellen Speicherzelle 3a ausgelesen ist.
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Somit
wird das an die ausgewählte
Speicherzelle 3a angeschlossene Paar komplementärer Bitleitungen
BL1/BL1# über
die elektrische Leistung von zwei Leitungen, d. h. der Interne-Spannung-Absenkschaltung 11 und
der Vcc Vorladeschaltung 12, vorgeladen und ausgeglichen.
Dadurch wird die Kapazität
eines als Stabilisierschaltung der Interne-Spannung-Absenkschaltung 11 verwendeten
Kondensators erheblich reduziert im Vergleich zu einer herkömmlichen
Interne-Spannung-Absenkschaltung 1, bei der ein Vorladen
und Ausgleichen mit einer einzelnen Leitung einer Spannungsquelle
erfolgt. Da es somit nicht erforderlich ist, einen Ausgangskondensator
in der Vcc Vorladeschaltung 12 vorzusehen, werden die Vorlade- und Ausgleichsgeschwindigkeit erhöht und folglich
auch die Geschwindigkeit von Betriebsvorgängen wie einem Datenlesevorgang,
einem Datenschreibvorgang (einem Vorladen und Ausgleichen von Bitleitungen
vor dem Schreiben von Information aus einem Paar komplementärer Bitleitungen
in eine Speicherzelle), usw.
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Zudem
ist ebenso eine seitens der Interne-Spannung-Absenkschaltung 11 zu treibende
Last erheblich geringer im Vergleich zu einer herkömmlichen
Interne-Spannung-Absenkschaltung 1. Deshalb ist eine erheblich
kleinere Kapazität
als Kondensator ausreichend. Da es darüber hinaus nicht erforderlich ist,
einen Ausgangskondensator in der Vcc Vorladeschaltung 12 vorzusehen,
kann die Fläche
eines Halbleiterchips, die von der Interne-Spannung-Absenkschaltung 11 und
der Vcc Vorladeschaltung 12 beansprucht wird, erheblich
reduziert werden im Vergleich zu einer her kömmlichen Interne-Spannung-Absenkschaltung 1.
Wird dieser Chipflächeneinsparungseffekt
genauer berechnet, so lässt
sich die Chipfläche
auf ungefähr
1/6 reduzieren, da die von dem Kondensator beanspruchte Fläche erheblich
verkleinert wird.
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Falls
Elemente mit einer großen
elektrischen Stromtreiberfähigkeit
als Interne-Spannung-Absenkschaltung 11 und Vcc Vorladeschaltung 12 verwendet
werden, lässt
sich die Betriebsgeschwindigkeit einer Speichervorrichtung bei kleiner
Chipfläche
im Vergleich zur Interne-Spannung-Absenkschaltung 1 vergrößern, obwohl
die Chipfläche
für diese
Elemente verglichen mit obigem Beispiel bis zu einem bestimmten
Grad vergrößert ist.
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In
der obigen Ausführungsform
wird die Erfindung auf einem statischen Halbleiterspeicher (SRAM) übertragen,
jedoch ist die Anwendung der Erfindung nicht auf SRAMs beschränkt. Die
Erfindung kann ebenso auf einen dynamischen Halbleiterspeicher (DRAM)
oder weitere Typen von Halbleiterspeichervorrichtungen übertragen
werden, sofern der Aufbau dieser Erfindung verwendet werden kann: der
Interne-Spannung-Absenkabschnitt aus einem ersten Spannungsabsenkabschnitt
und einem zweiten Spannungsabsenkabschnitt besteht; ein Ausgleichsabschnitt
aus einem ersten Ausgleichsabschnitt, der an einer Seite des Speicherzellenarrays vorhanden
ist, und einem zweiten Ausgleichsabschnitt, der an der anderen Seite
des Speicherzellenarrays vorhanden ist, ausgebildet ist und der
erste Ausgleichsabschnitt elektrische Leistung von dem ersten Spannungsabsenkabschnitt
und der zweite Ausgleichsabschnitt elektrische Leistung von dem zweiten
Spannungsabsenkabschnitt erhält.
Zudem wird eine Halbleiterspeichervorrichtung wie ein statischer
Halbleiterspeicher oder desgleichen in einem einzelnen Chip integriert
hergestellt.
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Nun
wird ein weiterer beispielhafter Aufbau der Interne-Spannung-Absenkschaltung 11 obiger Ausführungsform
(die in 5 gezeigte Interne-Spannung-Absenkschaltung 11B)
beschrieben. Um in der Interne-Spannung-Absenkschaltung 11B einen „Hub" eines Referenzpotentials
(ausgegebenes Zwischenpotential Vcc/2) oder Rauschen zu unterdrücken, wird
die erste Stufe aus einem kleinen Differenzverstärker und die zweite Stufe aus
einem großen
Differenzverstärker
ausgebildet. Insbesondere wird die Interne-Spannung-Absenkschaltung 11B aus
zwei Stufen von Spannungsabsenkabschnitten ausgebildet, wobei jede
hiervon aufweist: eine Ausgangsreihenschaltung, die eine Ausgangsspannung an
einem Verbindungspunkt zwi schen einem Spannungsabsenktreiberabschnitt
und einem Kondensatorabschnitt (Kapazitätsabschnitt) extrahiert; und
einen Treibersteuerabschnitt, der eine Differenzspannung zwischen
einer Ausgangsspannung der Ausgangsreihenschaltung und einer Referenzspannung (ausgegebenes
Zwischenpotential Vcc/2) verstärkt und
den Spannungsabsenktreiberabschnitt unter Verwendung der verstärkten Ausgangsspannung steuert.
Eine Ausgabe des Vorstufe-Spannungsabsenkabschnitts wird einem Referenzspannungseingangsanschluss
des Nachstufe-Spannungsabsenkabschnitts zugeführt.
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Spezielle
Verbindungen dieser Elemente werden mit Bezug auf 5 beschrieben.
Die Interne-Spannung-Absenkschaltung 11B enthält: einen PMOS
Transistor (erster Spannungsabsenktreiberabschnitt) T11, der zwischen
der Leistungsversorgung Vcc und einer Masse liegt; eine Nachstufe-Ausgangsreihenschaltung 111B mit
einem Kondensator (Kapazitätsabschnitt)
C; einen Differenzverstärker (Treibersteuerabschnitt) 112B,
wobei ein Verbindungspunkt zwischen dem PMOS Transistor T11 und dem
Kondensator C an einen negativen Eingangsanschluss rückgekoppelt
wird und wobei ein Ausgangsanschluss des Differenzverstärkers 112B an
ein Gate des PMOS Transistors T11 angeschlossen ist; einen PMOS
Transistor (zweiter Spannungsabsenktreiberabschnitt) T12, der zwischen
der Versorgungsspannung Vcc und einer Masse liegt; eine Vorstufe-Ausgangsreihenschaltung 113B mit
einem Widerstand R13; Widerstandsabschnitte R11 und R12, die zwischen
der Versorgung Vcc und einer Masse liegen und zum Erzeugen einer
Referenzspannung herangezogen werden; und einen Differenzverstärker (Treibersteuerabschnitt) 114B.
In dem Differenzverstärker 112B wird
ein Verbindungspunkt zwischen dem PMOS Transistor T11 und dem Kondensator
C in einen negativen Eingangsanschluss rückgekoppelt und ein Ausgangsanschluss
des Differenzverstärkers 112B ist
mit einem Gate des PMOS Transistors T11 verbunden. In dem Differenzverstärker 114B ist ein
Verbindungspunkt zwischen den Widerstandsabschnitten R11 und R12
mit einem positiven Eingangsanschluss verbunden. Ein positiver Eingangsanschluss
des Differenzverstärkers 112B,
der an einen Verbindungspunkt zwischen dem PMOS Transistor T12 und
dem Widerstand R13 angeschlossen ist, wird zu einem negativen Eingangsanschluss
rückgekoppelt.
Ein Ausgangsanschluss des Differenzverstärkers 114B ist mit
einem Gate des PMOS Transistors T12 verbunden.
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In
dieser Ausführungsform
wurde als spezielles Beispiel eines Aufbaus der Vcc Vorladeschaltung 12 die
in 4 gezeigte Vcc Vorladeschal tung 12A erläutert. Jedoch
ist die Vcc Vorladeschaltung 12 nicht auf die Vcc Vorladeschaltung 12A beschränkt. Die
Vcc Vorladeschaltung 12B kann einfacher aufgebaut sein,
siehe 6. Eine Vcc Vorladeschaltung 12B in 6 zeigt
eine beispielhafte Schaltung, die ausschließlich zum Laden verwendet wird
und einen äußerst einfachen
Aufbau aufweist. Wie in 6 gezeigt ist, weist die Vcc
Vorladeschaltung 12B eine ausschließlich zum Laden verwendete
Reihenschaltung auf, die aus einem Spannungsabsenktransistor (Spannungsabsenkabschnitt) 121B und
einem Ladetransistor (Ladeabschnitt) 122B, der von einem Schalter
gesteuert wird, ausgebildet ist. Die Vcc Vorladeschaltung 12B enthält keine
wie in 4 gezeigte Zeitkonstante-Schaltung (Ausgleichsschaltung
Z). Alternativ hierzu kann der Spannungsabsenktreiberabschnitt T121A
von 4 aus einer ausschließlich zum Laden verwendeten
Reihenschaltung bestehen, die einen Spannungsabsenktransistor 121B und
einen Ladetransistor 122B enthält.
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In
dieser Ausführungsform
wurde ein erfindungsgemäßer statischer
Halbleiterspeicher beschrieben. Der statische Halbleiterspeicher
dieser Erfindung kann in einer Informationsvorrichtung enthalten
sein, wie etwa einem tragbaren Telefon, einem Computer, usw., um
die Geschwindigkeit verschiedenartiger Speichervorgänge (einem
Informationslesevorgang oder desgleichen) zu erhöhen, wobei gleichzeitig die
Halbleiterchipfläche
verkleinert wird. Beispielsweise enthält eine Informationsvorrichtung 100 in 7:
einen Informationsspeicherabschnitt wie einen SRAM, einen ROM oder
desgleichen; einen Bedienungseingabeabschnitt; einen Anzeigeabschnitt
zur Darstellung einer Ausgangsanzeige, eines Ergebnisses der Informationsverarbeitung,
usw. wie etwa eine Flüssigkristallanzeigevorrichtung;
und eine CPU (Zentralrecheneinheit, central processing unit), die
eine Bedieneranweisung von dem Bedienungseingabeabschnitt erhält und verschiedenartige
Informationsverarbeitungen durchführt, während Information in dem Informationsspeicherabschnitt
basierend auf vorbestimmten Informationsverarbeitungsprogrammen
oder daraus erhaltenen Daten gelesen/geschrieben wird. In der Informationsvorrichtung
mit einem solchen Aufbau kann ein erfindungsgemäßer Halbleiterspeicher als
SRAM des Informationsspeicherabschnitts verwendet werden.
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Wie
oben beschrieben wurde, kann die Größe einer Stabilisierschaltung,
die zur Stabilisierung eines Betriebs eines ersten Spannungsabsenkabschnitts
verwendet wird, d. h. die Kapazität eines Kondensators, durch
den Einsatz eines Halbleiterspeichers dieser Erfindung erheblich
reduziert werden. Insbesondere hält
diese Stabilisierschaltung die elektrische Stromtreiberfähigkeit
des ersten Spannungsabsenkabschnitts, der an einer Seite des Speicherzellenfeldes
vorgesehen ist, auf einem geringen Pegel, um einen Rauscheinfluss
und eine Abnahme eines Ausgangsspannungspegels aufgrund eines vorübergehenden
elektrischen Stromverbrauchs zu verhindern. Da es darüber hinaus
nicht erforderlich ist eine Stabilisierschaltung im zweiten Spannungsabsenkabschnitt
vorzusehen, kann die Chipgröße erheblich
reduziert werden. Darüber
hinaus kann das Vorladen und Ausgleichen eines Paars von Bitleitungen,
das an eine ausgewählte
Speicherzelle angeschlossen ist, mit hoher Geschwindigkeit durchgeführt werden.
Dies lässt
sich mit dem erfindungsgemäßen Aufbau
realisieren, wobei Paare komplementärer Bitleitungen in Spalten,
die an nicht ausgewählte
Speicherzellen angeschlossen sind, lediglich von einem zweiten Spannungsabsenkabschnitt
geladen werden, der an der anderen Seite des Speicherzellenfeldes
angeordnet ist und folglich wird die Menge elektrischen Stroms,
die vorübergehend
von dem zweiten Spannungsabsenkabschnitt während eines Vorlade- und Ausgleichsvorgangs
verbraucht wird, reduziert.
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Zudem
wird ein Paar von Bitleitungen, das an eine ausgewählte Speicherzelle
angeschlossen ist, mit zwei Leitungen vorgeladen und ausgeglichen, d.
h. über
den ersten Spannungsabsenkabschnitt, der an einer Seite des Speicherzellenarrays
vorgesehen ist, und den zweiten Spannungsabsenkabschnitt (einer
ausschließlich
zum Laden verwendeten Schaltung), der an der anderen Seite des Speicherzellenarrays
vorgesehen ist. Wie oben beschrieben wurde, wird die Chipgröße erheblich
reduziert und damit kann die Größe elektrischer
Stromtreiberelemente, die in den ersten und zweiten Spannungsabsenkabschnitten
enthalten sind, vergrößert werden.
Folglich kann die Betriebsgeschwindigkeit (Vorladegeschwindigkeit,
Geschwindigkeit beim Lesen/Schreiben, usw.) weiter vergrößert werden.
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Die
oben beschriebenen Effekte dieser Erfindung sind insbesondere auf
dem Gebiet der Halbleiterspeicher von Bedeutung, bei denen der Pegel
der Versorgungsspannung insbesondere in den letzten Jahren abgenommen
hat.