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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft im Allgemeinen einen ferroelektrischen
Speicher und, im Besonderen, einen ferroelektrischen Speicher, bei
dem als Speichermedium ein ferroelektrischer Kondensator verwendet
wird, der aus einem ferroelektrischen Material hergestellt ist.
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2. Beschreibung der verwandten
Technik
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Herkömmlicherweise
vorgeschlagene ferroelektrische Speicher enthalten einen ferroelektrischen
Speicher mit einer Speicherzelle vom 1T1C-Typ, bei der nur ein Transistor
und ein ferroelektrischer Kondensator verwendet werden, und einen
ferroelektrischen Speicher mit einer Speicherzelle vom 2T2C-Typ,
bei der zwei Transistoren und zwei ferroelektrische Kondensatoren
verwendet werden. Diese ferroelektrischen Speicher sind auf separaten Märkten populär: der erstgenannte
ferroelektrische Speicher ist auf einem Markt populär, wo eine
hohe Dichte und eine große
Kapazität
erforderlich sind, und der letztgenannte ferroelektrische Speicher
ist auf einem Markt populär,
wo eine hohe Zuverlässigkeit
erforderlich ist.
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1 ist
ein Schaltungsdiagramm, das einen Hauptteil eines Beispiels für den herkömmlichen ferroelektrischen
Speicher mit der Speicherzelle vom 2T2C-Typ zeigt. 1 zeigt
eine Wortleitung WL, Bitleitungen BL und XBL, eine Plattenleitung
PL und eine Speicherzelle MC vom 2T2C-Typ. Die Speicherzelle MC
vom 2T2C-Typ enthält
ferroelektrische Kondensatoren FC1 und FC2, die Speichermedien bilden,
und nMOS-Transistoren M1 und M2, die Zugriffstransistoren bilden.
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1 zeigt
auch Leseverstärkerantriebsspannungsleitungen
SAP und SAN und einen Differenzleseverstärker SA. Der Differenzleseverstärker SA
enthält
pMOS-Transistoren M3 und M4, die Pull-up-Elemente bilden, und nMOS-Transistoren
M5 und M6, die Pull-down-Elemente bilden.
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Daneben
bezeichnet "0" in 1 eine
Abwärtspolarisation
des ferroelektrischen Kondensators, und "1" bezeichnet
eine Aufwärtspolarisation des
ferroelektrischen Kondensators. In 2 sind "0" und "1" durch
die Positionen A bzw. B in einer Hystereseschleife des ferroelektrischen
Kondensators dargestellt. Wenn die Bitleitungen BL und XBL auf einer Erdspannung
VSS gehalten werden und die Plattenleitung PL von der Erdspannung
VSS auf eine Energiezufuhrspannung VDD gesteuert wird, entsprechen die
Bedingungen von "0" und "1" jeweilig dem Fall, wenn eine effektive
Kapazität
des ferroelektrischen Kondensators klein ist, und dem Fall, wenn
eine effektive Kapazität
des ferroelektrischen Kondensators groß ist.
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3 ist
ein Wellenformdiagramm, das eine Ausleseoperation darstellt, wenn
bei dem herkömmlichen
ferroelektrischen Speicher, der in 1 gezeigt
ist, ein Ausleseverfahren mit Plattenleitungsantrieb zum Einsatz
kommt. Bei einem Beispiel, das in 3 gezeigt
ist, wird die Speicherzelle MC in einem Fall selektiert, wenn Daten "0" in dem ferroelektrischen Kondensator
FC1 gespeichert sind und Daten "1" in dem ferroelektrischen
Kondensator FC2 gespeichert sind.
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Bei
diesem Ausleseverfahren beträgt
vor einer Ausleseperiode (Lesen) ein Potential der Wortleitung WL
VSS, so dass die nMOS-Transistoren M1 und M2 AUS sind. Ferner beträgt ein Potential
der Leseverstärkerantriebsspannungslei tung
SAP VSS, und ein Potential der Leseverstärkerantriebsspannungsleitung
SAN beträgt
VDD, so dass der Leseverstärker
SA inaktiv ist. Des Weiteren beträgt ein Potential der Plattenleitung
PL VSS, und die Bitleitungen BL und XBL werden auf VSS vorgeladen.
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In
der Ausleseperiode wird das Potential der Wortleitung WL auf VDD
gebracht, so dass die nMOS-Transistoren M1 und M2 EINgeschaltet
werden; danach wird das Potential der Plattenleitung auf VDD gebracht.
Demzufolge steigen die Potentiale der Bitleitungen BL und XBL leicht
an, so dass zwischen den Bitleitungen BL und XBL eine Differenzspannung
auftritt.
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Da
bei diesem Beispiel der ferroelektrische Kondensator FC1 die Daten "0" speichert, bewirkt der ferroelektrische
Kondensator FC1 keine Polarisationsinversion, auch wenn das Potential
der Plattenleitung PL von VSS auf VDD hochgezogen wird; demzufolge
wird die effektive Kapazität
des ferroelektrischen Kondensators FC1 klein. Andererseits bewirkt der
ferroelektrische Kondensator FC2 eine Polarisationsinversion, wenn
das Potential der Plattenleitung PL von VSS auf VDD hochgezogen
wird; demzufolge wird die effektive Kapazität des ferroelektrischen Kondensators
FC2 groß.
Folglich wird das Potential der Bitleitung BL kleiner als das Potential
der Bitleitung XBL.
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Dann
wird das Potential der Leseverstärkerantriebsspannungsleitung
SAP auf VDD gebracht und wird das Potential der Leseverstärkerantriebsspannungsleitung
SAN auf VSS gebracht, so dass der Leseverstärker SA aktiviert wird. Da
an diesem Punkt das Potential der Bitleitung BL kleiner als das Potential
der Bitleitung XBL ist, bewirkt eine Differenzoperation des Leseverstärkers SA,
dass der pMOS-Transistor M3 AUS ist, der pMOS-Transistor M4 EIN
ist, der nMOS-Transistor M5 EIN ist und der nMOS-Transistor M6 AUS
ist. Daher wird die Bitleitung BL auf VSS herabgezogen, und die
Bitleitung XBL wird auf VDD hochgezogen.
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In
diesem Zustand folgt der Ausleseperiode eine Rückschreibeperiode (Rückschreiben).
In der Rückschreibeperiode
wird das Potential der Plattenleitung PL auf VSS herabgezogen und
wird ein Rückschreiben
in die ferroelektrischen Kondensatoren FC1 und FC2 ausgeführt. Wenn
die Rückschreibeperiode
endet, wird das Potential der Wortleitung WL auf VSS gebracht, so
dass die nMOS-Transistoren M1 und M2 AUSgeschaltet werden. Ferner
wird das Potential der Leseverstärkerantriebsspannungsleitung
SAP auf VSS gebracht, und das Potential der Leseverstärkerantriebsspannungsleitung
SAN wird auf VDD gebracht, so dass der Leseverstärker SA deaktiviert wird. Ferner
werden die Bitleitungen BL und XBL auf VSS vorgeladen.
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Bei
dem Plattenleitungsantriebsausleseverfahren, das in 3 dargestellt
ist, wird die Plattenleitung PL beim Ausführen eines Auslesens angetrieben,
wie oben beschrieben; und auf der Basis einer Differenz zwischen
den effektiven Kapazitäten
der ferroelektrischen Kondensatoren FC1 und FC2, die verschiedene
Daten haben, wird eine Differenzspannung zwischen den Bitleitungen
BL und XBL erzeugt, wodurch das Auslesen erfolgt.
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4 ist
ein Wellenformdiagramm, das eine Ausleseoperation darstellt, wenn
der in 1 gezeigte herkömmliche ferroelektrische Speicher
ein Ausleseverfahren ohne Plattenleitungsantrieb nutzt (H. Koike
et al., Journal of Solid-State
Circuits, Bd. 31, Nr. 11, S. 1625 – 1634, 1997). Bei einem Beispiel, das
in 4 gezeigt ist, sind Daten "0" in dem
ferroelektrischen Kondensator FC1 gespeichert und sind Daten "1" in dem ferroelektrischen Kondensator
FC2 gespeichert.
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Bei
diesem Ausleseverfahren ist das Potential der Plattenleitung PL
auf VDD/2 fixiert. Vor einer Ausleseperiode (Lesen) beträgt das Potential
der Wortleitung WL VSS, so dass die nMOS-Transistoren M1 und M2
AUS sind. Außerdem
betragen die Potentiale der Leseverstärkerantriebsspannungsleitungen
SAP und SAN VDD/2 und betragen die Potentiale der Bitleitungen BL
und XBL VDD/2.
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In
der Ausleseperiode wird das Potential der Leseverstärkerantriebsspannungsleitung
SAP auf VSS gebracht und wird das Potential der Leseverstärkerantriebsspannungsleitung
SAN auf VDD gebracht, so dass der Leseverstärker SA deaktiviert wird. Ferner
werden die Potentiale der Bitleitungen BL und XBL auf VSS gebracht.
Danach wird das Potential der Wortleitung WL auf VDD gebracht, so
dass die nMOS-Transistoren
M1 und M2 EINgeschaltet werden. Demzufolge steigen die Potentiale
der Bitleitungen BL und XBL leicht an, so dass eine Differenzspannung
zwischen den Bitleitungen BL und XBL auftritt (wobei das Potential
der Bitleitung BL kleiner als das Potential der Bitleitung XBL ist).
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Dann
wird das Potential der Leseverstärkerantriebsspannungsleitung
SAP auf VDD gebracht, und das Potential der Leseverstärkerantriebsspannungsleitung
SAN wird auf VSS gebracht, so dass der Leseverstärker SA aktiviert wird. Demzufolge wird
das Potential der Bitleitung BL auf VSS herabgezogen und wird das
Potential der Bitleitung XBL auf VDD hochgezogen. In diesem Zustand
folgt der Ausleseperiode eine Rückschreibeperiode
(Rückschreiben).
Bevor die Rückschreibeperiode
endet, werden die Potentiale der Lesever stärkerantriebsspannungsleitungen
SAP und SAN auf VDD/2 gebracht, und anschließend werden die Potentiale
der Bitleitungen BL und XBL auf VDD/2 gebracht. Wenn die Rückschreibeperiode
endet, wird das Potential der Wortleitung WL auf VSS gebracht.
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Bei
dem Ausleseverfahren ohne Plattenleitungsantrieb, das in 4 dargestellt
ist, wird die Plattenleitung PL nicht angetrieben, wie oben beschrieben,
sondern beim Ausführen
eines Auslesens auf VDD/2 fixiert; und auf der Basis der Potentiale
der Bitleitungen BL und XBL, die auf VSS vorgeladen sind, und einer
Ladungsteilung zwischen den Speicherknoten S1 und S2 (in 1 gezeigt),
die auf VDD/2 gesetzt sind, erfolgt ein Auslesen, wodurch eine Auslesezugriffszeit
verkürzt
wird.
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5 ist
ein Wellenformdiagramm, das eine Ausleseoperation darstellt, wenn
der in 1 gezeigte herkömmliche ferroelektrische Speicher
ein Ausleseverfahren mit Bitleitungsantrieb nutzt (H. Hirano et
al., Journal of Solid-State Circuits, Bd. 32, Nr. 5, S. 649 – 654, 1997).
Bei dem in 5 gezeigten Beispiel sind Daten "0" in dem ferroelektrischen Kondensator
FC1 gespeichert und sind Daten "1" in dem ferroelektrischen
Kondensator FC2 gespeichert.
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Bei
diesem Ausleseverfahren beträgt
vor einer Ausleseperiode (Lesen) das Potential der Wortleitung WL
VSS, so dass die nMOS-Transistoren M1 und M2 AUS sind. Ferner beträgt das Potential
der Leseverstärkerantriebsspannungsleitung
SAP VSS, und das Potential der Leseverstärkerantriebsspannungsleitung
SAN beträgt
VDD, so dass der Leseverstärker
SA inaktiv ist. Des Weiteren beträgt das Potential der Plattenleitung
PL VSS, und die Potentiale der Bitleitungen BL und XBL betragen
VSS. Unmittelbar vor der Ausleseperiode werden die Bitleitungen BL
und XBL auf VDD vorgeladen.
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In
der Ausleseperiode wird das Potential der Wortleitung WL auf VPP
gebracht (eine von VDD verstärkte
Spannung), so dass die nMOS-Transistoren M1 und M2 EINgeschaltet
werden. Demzufolge steigen die Potentiale der Bitleitungen BL und
XBL leicht an, so dass eine Differenzspannung zwischen den Bitleitungen
BL und XBL auftritt (wobei das Potential der Bitleitung BL kleiner
als das Potential der Bitleitung XBL ist).
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Danach
wird das Potential der Leseverstärkerantriebsspannungsleitung
SAP auf VDD gebracht, und das Potential der Leseverstärkerantriebsspannungsleitung
SAN wird auf VSS gebracht, so dass der Leseverstärker SA aktiviert wird. Demzufolge
wird das Potential der Bitleitung BL auf VSS herabgezogen, und das
Potential der Bitleitung XBL wird auf VDD hochgezogen.
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In
diesem Zustand folgt der Ausleseperiode eine Rückschreibeperiode (Rückschreiben).
In der Rückschreibeperiode
wird das Potential der Plattenleitung PL auf VSS herabgezogen, auf
VDD hochgezogen und auf VSS herabgezogen und erfolgt ein Rückschreiben
in die ferroelektrischen Kondensatoren FC1 und FC2. Wenn die Rückschreibeperiode endet,
wird das Potential der Wortleitung WL auf VSS gebracht, so dass
die nMOS-Transistoren M1 und M2 AUSgeschaltet werden. Ferner wird
das Potential der Leseverstärkerantriebsspannungsleitung
SAP auf VSS gebracht, und das Potential der Leseverstärkerantriebsspannungsleitung
SAN wird auf VDD gebracht, so dass der Leseverstärker SA deaktiviert wird. Ferner
werden die Bitleitungen BL und XBL auf VSS gebracht.
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Bei
dem Bitleitungsantriebsausleseverfahren, das in 5 dargestellt
ist, wird die Plattenleitung PL beim Ausführen eines Auslesens nicht
angetrieben, wie oben beschrieben, aber die Bitleitungen BL und
XBL werden auf VDD vorgeladen; und entsprechend einer Differenz
zwischen Entladebeträgen der
Bitleitungen BL und XBL, die aus einer Differenz zwischen den äquivalenten
Kapazitäten
der ferroelektrischen Kondensatoren FC1 und FC2 herrührt, wird
das Auslesen ausgeführt.
Obwohl die Plattenleitung PL beim Ausführen eines Rückschreibens
von Daten nach dem Auslesen angetrieben werden muss, kann deshalb
eine Zugriffszeit des Auslesens im Vergleich zu dem Ausleseverfahren
mit Plattenleitungsantrieb, das in 3 dargestellt
ist, verkürzt werden.
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Da
das Ausleseverfahren mit Plattenleitungsantrieb, das in 3 dargestellt
ist, das Antreiben der Plattenleitung PL bei der Ausführung eines Auslesens
enthält,
das eine große
CR-Verzögerung mit
sich bringt, hat das in 3 dargestellte Ausleseverfahren
mit Plattenleitungsantrieb das Problem einer verlängerten
Auslesezugriffszeit.
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Da
das Ausleseverfahren ohne Plattenleitungsantrieb, das in 4 dargestellt
ist, den ferroelektrischen Kondensatoren FC1 und FC2 nur VDD/2 einprägt, kann
kein Datenschreiben mit der vollen Energiezufuhrspannung VDD ausgeführt werden, was
nicht mit niedrigen Spannungsbedingungen entspricht. Zusätzlich werden
nach der Ausführung
eines Datenschreibens die Speicherknoten S1 und S2 durch Leckströme von parasitären Dioden
an den nMOS-Transistoren M1 und M2 auf die Erdspannung VSS entladen;
somit müssen
die Speicherknoten S1 und S2 periodisch aufgefrischt werden. Diese
Probleme stellen ernsthafte Hindernisse bei einer tatsächlichen
Operation eines Speichers dar, wodurch die Nutzung dieses Verfahrens
behindert wird.
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Da
das Ausleseverfahren mit Bitleitungsantrieb, das in 5 dargestellt
ist, das Vorladen der Bitleitungen BL und XBL auf VDD vor einem
Auslesen enthält,
muss der Wortleitung WL die verstärkte Spannung VPP eingeprägt werden.
Deshalb benötigt das
Ausleseverfahren mit Bitleitungsantrieb eine Schaltung zum Verstärken von
VDD auf VPP, wodurch das Problem eines vergrößerten Schaltungsbereichs und
Energieverbrauchs verursacht wird.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Eine
allgemeine Aufgabe der vorliegenden Erfindung ist das Vorsehen eines
verbesserten und brauchbaren ferroelektrischen Speichers, bei dem die
obengenannten Probleme eliminiert sind.
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Ein
spezifischeres Ziel der vorliegenden Erfindung ist das Vorsehen
eines ferroelektrischen Speichers, der Daten mit hoher Geschwindigkeit
aus einer Speicherzelle lesen kann, ohne einer Wortleitung eine
verstärkte
Spannung zuzuführen
und demzufolge keine Verstärkungsschaltung
zu benötigen, wodurch
eine Vergrößerung des
Schaltungsausmaßes
vermieden wird.
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Gemäß der vorliegenden
Erfindung ist ein ferroelektrischer Speicher vorgesehen, der umfasst: eine
Speicherzelle; erste und zweite Bitleitungen entsprechend der Speicherzelle;
einen Leseverstärker entsprechend
den ersten und zweiten Bitleitungen; und eine Gleichstromvorspannungselektrizitätszufuhrschaltung,
die eine vorbestimmte Menge an Gleichstromvorspannungselektrizität den ersten
und zweiten Bitleitungen für
eine vorbestimmte Zeitperiode beim Lesen von Daten aus der Speicherzelle
zuführt,
so dass die ersten und zweiten Bitleitungen im Voraus auf eine Erdspannung
vorgeladen werden, wobei die vorbestimmte Menge an Gleichstromvorspannungselektrizität den ersten
und zweiten Bitleitungen (BL, XBL) für die vorbestimmte Zeitperiode durch
die Gleichstromvorspannungselektrizitätszufuhrschaltung zu Beginn
des Lesens zugeführt
wird und danach der Leseverstärker
aktiviert wird; welche Gleichstromvorspannungselektrizitätszufuhrschaltung
umfasst: einen ersten Transistor mit einer Source, die mit einer
Energiezufuhrleitung verbunden ist, einem Drain, das mit der ersten
Bitleitung verbunden ist, und einem Gate, das eine Spannung hat,
die durch eine Gleichstromvorspannungselektrizitätszufuhrsteuerschaltung gesteuert
wird; und einen zweiten Transistor mit einer Source, die mit der
Energiezufuhrleitung verbunden ist, einem Drain, das mit der zweiten
Bitleitung verbunden ist, und einem Gate, das eine Spannung hat,
die durch die Gleichstromvorspannungselektrizitätszufuhrsteuerschaltung gesteuert
wird; dadurch gekennzeichnet, dass die Gleichstromvorspannungselektrizitätszufuhrsteuerschaltung
umfasst: einen dritten Transistor mit einer Source, die mit der
Energiezufuhrleitung verbunden ist, und einem Gate, das mit einem
Drain von ihm, dem Gate des ersten Transistors und dem Gate des
zweiten Transistors verbunden ist; eine Lastschaltung, von der ein
Ende mit dem Drain des dritten Transistors verbunden ist und das
andere Ende mit einer Erdleitung verbunden ist; und einen Schaltteil,
von dem ein Ende mit der Energiezufuhrleitung verbunden ist und
das andere Ende mit dem Gate des dritten Transistors verbunden ist,
welcher Schaltteil durch ein Steuersignal gesteuert wird, um EIN/AUSzuschalten.
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JP 10 214488A offenbart
einen ferroelektrischen Speicher, der umfasst: eine Speicherzelle;
erste und zweite Bitleitungen entsprechend der Speicherzelle; einen
Leseverstärker
entsprechend den ersten und zweiten Bitleitungen; und eine Gleichstromvorspannungselektrizitätszufuhrschaltung,
die eine vorbestimmte Menge an Gleichstromvorspannungselektrizität den ersten
und zweiten Bitleitungen für
eine vorbestimmte Zeitperiode beim Lesen von Daten aus der Speicherzelle
zuführt,
so dass die ersten und zweiten Bitleitungen im Voraus auf eine Erdspannung
vorgeladen werden, wobei die vorbestimmte Menge an Gleichstromvorspannungselektrizität den ersten
und zweiten Bitleitungen (BL, XBL) für die vorbestimmte Zeitperiode
durch die Gleichstromvorspannungselektrizitätszufuhrschaltung zu Beginn
des Lesens zugeführt
wird und danach der Leseverstärker
aktiviert wird; welche Gleichstromvorspannungselektrizitätszufuhrschaltung
umfasst: einen ersten Transistor mit einer Source, die mit einer
Energiezufuhrleitung verbunden ist, einem Drain, das mit der ersten
Bitleitung verbunden ist, und einem Gate, das eine Spannung hat,
die durch eine Gleichstromvorspannungselektrizitätszufuhrsteuerschaltung gesteuert
wird; und einen zweiten Transistor mit einer Source, die mit der
Energiezufuhrleitung verbunden ist, einem Drain, das mit der zweiten
Bitleitung verbunden ist, und einem Gate, das eine Spannung hat,
die durch die Gleichstromvorspannungselektrizitätszufuhrsteuerschaltung gesteuert
wird. Dieses Dokument offenbart jedoch nicht, dass die Gleichstromvorspannungselektrizitätszufuhrsteuerschaltung
umfasst einen dritten Transistor mit einer Source, die mit der Energiezufuhrleitung
verbunden ist, und einem Gate, das mit einem Drain von ihm, dem
Gate des ersten Transistors und dem Gate des zweiten Transistors
verbunden ist; eine Lastschaltung, von der ein Ende mit dem Drain
des dritten Transistors verbunden ist und das andere Ende mit einer
Erdleitung verbunden ist; und einen Schaltteil, von dem ein Ende
mit der Energiezufuhrleitung verbunden ist und das andere Ende mit
dem Gate des dritten Transistors verbunden ist, welcher Schaltteil durch
ein Steuersignal gesteuert wird, um EIN/AUSzuschalten.
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Andere
Ziele, Merkmale und Vorteile der vorliegenden Erfindung gehen aus
der folgenden eingehenden Beschreibung in Verbindung mit den beiliegenden
Zeichnungen deutlicher hervor.
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KURZE BESCHREIBUNG DER
ZEICHNUNGEN
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1 ist
ein Schaltungsdiagramm, das einen Hauptteil eines Beispiels für einen
herkömmlichen
ferroelektrischen Speicher mit einer Speicherzelle vom 2T2C-Typ
zeigt;
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2 ist
ein Graph, der eine Hystereseschleife eines ferroelektrischen Kondensators
zeigt;
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3 ist
ein Wellenformdiagramm, das eine Ausleseoperation zeigt, wenn bei
dem herkömmlichen
ferroelektrischen Speicher, der in 1 gezeigt ist,
ein Ausleseverfahren mit Plattenleitungsantrieb zum Einsatz kommt;
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4 ist
ein Wellenformdiagramm, das eine Ausleseoperation zeigt, wenn bei
dem herkömmlichen
ferroelektrischen Speicher, der in 1 gezeigt ist,
ein Ausleseverfahren ohne Plattenleitungsantrieb zum Einsatz kommt;
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5 ist
ein Wellenformdiagramm, das eine Ausleseoperation zeigt, wenn bei
dem herkömmlichen
ferroelektrischen Speicher, der in 1 gezeigt ist,
ein Ausleseverfahren mit Bitleitungsantrieb zum Einsatz kommt;
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6 ist
ein Schaltungsdiagramm, das einen Hauptteil einer ersten Ausführungsform
der vorliegenden Erfindung zeigt;
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7 ist
ein Schaltungsdiagramm, das ein Beispiel für den Aufbau einer CIN1-Erzeugungsschaltung
zeigt, die in einer Gleichstromvorspannungselektrizitätsmengensteuerschaltung
enthalten ist, die in der ersten Ausführungsform der vorliegenden
Erfindung vorgesehen ist;
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8 ist
ein Wellenformdiagramm, das eine Speicheroperation und eine Rückrufoperation
der CIN1-Erzeugungsschaltung von 7 zeigt;
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9 ist
ein Wellenformdiagramm, das ein Ausleseverfahren vom Typ der Plattenleitung
ohne Antrieb/Kapazitätsdifferenzdetektion
zeigt, das in der ersten Ausführungsform
der vorliegenden Erfindung zum Einsatz kommt;
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10 ist
ein Schaltungsdiagramm, das einen Hauptteil einer zweiten Ausführungsform
der vorliegenden Erfindung zeigt;
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11 ist
Schaltungsdiagramm, das eine Struktur einer ferroelektrischen Kondensatorschaltung
zeigt, die in der zweiten Ausführungsform
der vorliegenden Erfindung vorgesehen ist;
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12 ist
ein Schaltungsdiagramm einer ferroelektrischen Kondensatorschaltung,
die der ferroelektrischen Kondensatorschaltung äquivalent ist, die in der zweiten
Ausführungsform
der vorliegenden Erfindung vorgesehen ist; und
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13 ist
ein Wellenformdiagramm, das ein Ausleseverfahren vom Typ der Plattenleitung
ohne Antrieb/Kapazitätsdifferenzdetektion
zeigt, das in der zweiten Ausführungsform
der vorliegenden Erfindung zum Einsatz kommt.
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EINGEHENDE
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Unter
Bezugnahme auf 6 bis 13 folgt
nun eine Beschreibung von ersten und zweiten Ausführungsformen
gemäß der vorliegenden
Erfindung. Elemente in 6, die den in 1 gezeigten Elementen
entsprechen, sind mit denselben Bezugszeichen versehen und werden
nicht noch einmal eingehend beschrieben.
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<Ausführungsform 1 (6 bis 9)
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6 ist
ein Schaltungsdiagramm, das einen Hauptteil der ersten Ausführungsform
der vorliegenden Erfindung zeigt. Die vorliegende erste Ausführungsform
ist eine Anwendung der vorliegenden Erfindung auf einen ferroelektrischen
Speicher mit einer Speicherzelle vom 2T2C-Typ. Der ferroelektrische
Speicher gemäß der vorliegenden
ersten Ausführungsform
umfasst eine Gleichstromvorspannungselektrizitätszufuhrschaltung BA, eine
Gleichstromvorspannungselektrizitätszufuhrsteuerschaltung BAC1
und eine Gleichstromvorspannungselektrizitätsmengensteuerschaltung BAC2,
wobei der Rest des Hauptteils ähnlich
wie bei dem in 1 gezeigten herkömmlichen
ferroelektrischen Speicher aufgebaut ist.
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Die
Gleichstromvorspannungselektrizitätszufuhrschaltung BA führt beim
Lesen von Daten aus der Speicherzelle MC eine gleiche Menge von Gleichstromvorspannungselektrizität den Bitleitungen
BL und XBL zu, nachdem das Potential der Wortleitung WL auf VDD
gebracht wurde, so dass die nMOS-Transistoren M1 und M2 EINgeschaltet
werden, und bevor der Leseverstärker
SA aktiviert wird. Die Gleichstromvorspannungselektrizitätszufuhrschaltung
BA enthält
pMOS-Transistoren M7 und M8 (erste und zweite Transistoren), die
Stromquellen bilden. Eine Stromquellensteuerleitung CSC ist zum Steuern
von Gate-Spannungen
der pMOS-Transistoren M7 und M8 vorgesehen.
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Eine
Source des pMOS-Transistors M7 ist mit einer VDD-Energiezufuhrleitung verbunden, ein Drain
des pMOS-Transistors M7 ist mit der Bitleitung BL verbunden, und
ein Gate des pMOS-Transistors M7 ist mit der Stromquellensteuerleitung
CSC verbunden. Eine Source des pMOS-Transistors M8 ist mit der VDD-Energiezufuhrleitung
verbunden, ein Drain des pMOS-Transistors M8 ist mit der Bitleitung XBL
verbunden, und ein Gate des pMOS-Transistors M8 ist mit der Stromquellensteuerleitung
CSC verbunden.
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Die
Gleichstromvorspannungselektrizitätszufuhrsteuerschaltung BAC1
steuert die Zufuhr der Gleichstromvorspannungselektrizität zu den
Bitleitungen BL und XBL durch das Steuern der Gate-Spannungen der
pMOS-Transistoren M7 und M8. Die Gleichstromvorspannungselektrizitätszufuhrsteuerschaltung
BRC1 enthält
einen pMOS-Transistor M9 (einen dritten Transistor), der eine Stromspiegelschaltung
zusammen mit den pMOS-Transistoren M7 und M8 bildet. Eine Source
des pMOS-Transistors
M9 ist mit der VDD-Energiezufuhrleitung verbunden, und ein Gate
des pMOS-Transistors M9 ist mit einem Drain desselben und den Gates
der pMOS-Transistoren M7 und M8 über
die Stromquellensteuerleitung CSC verbunden. Im Allgemeinen haben
diese pMOS-Transistoren M7 bis M9 dieselbe Größe.
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Daneben
enthält
die Gleichstromvorspannungselektrizitätszufuhrsteuerschaltung BAC1
einen pMOS-Transistor M10 (der einen Schaltteil bildet), der durch
ein Steuersignal CNT gesteuert wird, um EIN/AUSgeschaltet zu werden. Eine
Source des pMOS-Transistors M10 ist mit der VDD-Energiezufuhrleitung
verbunden, ein Drain des pMOS-Transistors M10 ist mit der Stromquellensteuerleitung
CSC verbunden (die mit dem Gate des pMOS-Transistors M9 verbunden
ist), und das Steuersignal CNT wird auf ein Gate des pMOS-Transistors
M10 angewendet.
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Ferner
enthält
die Gleichstromvorspannungselektrizitätszufuhrsteuerschaltung BAC1
eine Lastschaltung LR für
den pMOS-Transistor M9, in der Widerstandswerte durch Steuersignale
CIN1 bis CIN3 variabel sind. Speziell enthält die Lastschaltung LR einen
Widerstand R1, der einen Widerstandswert von rΩ hat, einen Widerstand R2,
der einen Widerstandswert von 2rΩ hat, und
einen Widerstand R3, der einen Widerstandswert von 4rΩ hat.
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Die
Lastschaltung LR enthält
auch einen nMOS-Transistor M11, der durch das Steuersignal CIN1
gesteuert wird, um EIN/AUSgeschaltet zu werden, einen nMOS-Transistor
M12, der durch das Steuersignal CIN2 gesteuert wird, um EIN/AUSgeschaltet
zu werden, und einen nMOS-Transistor M13, der durch das Steuersignal
CIN3 gesteuert wird, um EIN/AUSgeschaltet zu werden.
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Ein
Ende des Widerstandes R1 ist mit dem Drain des pMOS-Transistors
M9 verbunden, und das andere Ende des Widerstandes R1 ist über den nMOS-Transistor
M11 mit einer VSS-Erdleitung verbunden. Ein Ende des Widerstandes
R2 ist mit dem Drain des pMOS-Transistors M9 verbunden, und das andere
Ende des Widerstandes R2 ist über
den nMOS-Transistor M12 mit der VSS-Erdleitung verbunden. Ein Ende
des Widerstandes R3 ist mit dem Drain des pMOS-Transistors M9 verbunden,
und das andere Ende des Widerstandes R3 ist über den nMOS-Transistor M13
mit der VSS-Erdleitung verbunden.
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Wenn
in der bislang beschriebenen Struktur das Steuersignal CNT zum Beispiel
auf VSS gebracht wird, wird der pMOS-Transistor M10 EINgeschaltet.
Demzufolge erreicht ein Potential der Stromquellensteuerleitung
CSC VDD, so dass die pMOS-Transistoren M7 und M8 AUSgeschaltet werden.
Wenn andererseits das Steuersignal CNT auf VDD gebracht wird, wird
der pMOS-Transistor M10 AUSgeschaltet. Demzufolge arbeiten die pMOS-Transistoren
M7 bis M9 als Stromspiegelschaltung.
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Wenn
in diesem Fall die Steuersignale CIN1 und CIN2 zum Beispiel auf
VDD gebracht werden und das Steuersignal CIN3 auf VSS gebracht wird, werden
die nMOS-Transistoren M11 und M12 EINgeschaltet und wird der nMOS-Transistor
M13 AUSgeschaltet, so dass ein Strom, der zu dem pMOS-Transistor
M9 fließt,
(VDD–|Vth–p|)(1/r+1/2r)
beträgt. Vth–p ist eine
Schwellenspannung des pMOS-Transistors M9. So betragen Ströme, die über die pMOS-Transistoren
M7 und M8 zu den Bitleitungen BL bzw. XBL fließen, auch (VDD–|Vth–p|)(1/r+1/2r).
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Die
Gleichstromvorspannungselektrizitätsmengensteuerschaltung BAC2
steuert die Menge der Gleichstromvorspannungselektrizität, die den
Bitleitungen BL und XBL über
die pMOS-Transistoren M7 und M8 zugeführt wird, indem die Steuersignale
CIN1 bis CIN3 der Gleichstromvorspannungselektrizitätszufuhrsteuerschaltung
BAC1 zugeführt
werden. Die Gleichstromvorspannungselektrizitätsmengensteuerschaltung BAC2
enthält
eine CIN1-Erzeugungsschaltung P1, die das Steuersignal CIN1 erzeugt, eine
CIN2-Erzeugungsschaltung P2, die das Steuersignal CIN2 erzeugt,
und eine CIN3-Erzeugungsschaltung P3, die das Steuersignal CIN3
erzeugt. Außerdem
bildet die Gleichstromvorspannungselektrizitätsmengensteuerschaltung BAC2
eine Speicherschaltung wie folgt.
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Speziell
kann die CIN1-Erzeugungsschaltung P1 aus einer nichtflüchtigen
Verriegelungsschaltung gebildet sein, wie in 7 gezeigt.
Die CIN2-Erzeugungsschaltung P2 und die CIN3-Erzeugungsschaltung
P3 können ähnlich gebildet
sein. Dieser Aufbau enthält,
wie in 7 gezeigt, einen Eingangsanschluss IN und eine
Verriegelungsschaltung LAT. Die Verriegelungsschaltung LAT enthält Transmissionsgatterschaltungen
TG1 und TG2, die durch Takte CK und XCK gesteuert werden, um EIN/AUSgeschaltet
zu werden, und Inverter INB1 und INB2.
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Der
Eingangsanschluss IN ist mit einem Eingangsanschluss des Inverters
INB1 über
die Transmissionsgatterschaltung TG1 und einen Knoten N verbunden,
ein Ausgangsanschluss des Inverters INB1 ist mit einem Eingangsanschluss
des Inverters INB2 verbunden, und ein Ausgangsanschluss des Inverters
INB2 ist über
die Transmissionsgatterschaltung TG2 mit dem Eingangsanschluss des
Inverters INB1 verbunden, wodurch an einem Knoten NX das Steuersignal
CIN1 erhalten wird.
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Die
Verriegelungsschaltung LAT enthält auch
einen pMOS-Transistor
M14, der durch ein invertiertes Freigabesignal ENX gesteuert wird,
um EIN/AUSgeschaltet zu werden. Eine Source des pMOS-Transistors
M14 ist mit der VDD-Energiezufuhrleitung verbunden, ein Drain des
pMOS-Transistors M14 ist mit den VDD-Energiezufuhranschlüssen der
Inverter INB1 und INB2 verbunden, und das invertierte Freigabesignal
ENX wird einem Gate des pMOS-Transistors M14 eingeprägt.
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Die
Verriegelungsschaltung LAT enthält auch
einen nMOS-Transistor
M15, der durch ein Freigabesignal EN gesteuert wird, um EIN/AUSgeschaltet
zu werden. Eine Source des nMOS-Transistors M15
ist mit der VSS-Erdleitung verbunden, ein Drain des nMOS-Transistors
M15 ist mit VSS-Erdanschlüssen
der Inverter INB1 und INB2 verbunden, und das Freigabesignal EN
wird einem Gate des nMOS-Transistors M15 eingeprägt.
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Außerdem enthält die in 7 gezeigte Struktur
auch ferroelektrische Kondensatoren FC3 bis FC6, die Speichermedien
bilden, nMOS-Transistoren M16 und M17, die durch ein Speichersignal STO1
gesteuert werden, um EIN/AUSgeschaltet zu werden, und nMOS-Transistoren
M18 und M19, die durch ein Speichersignal STO2 gesteuert werden, um
EIN/AUSgeschaltet zu werden. Als Alternative können Transmissionsgatterschaltungen,
die aus einem nMOS-Transistor und einem pMOS-Transistor gebildet
sind, anstelle der nMOS-Transistoren M16 bis M19 verwendet werden.
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Eine
Elektrode des ferroelektrischen Kondensators FC3 ist mit einer Plattenleitung
PL1 verbunden, und die andere Elektrode des ferroelektrischen Kondensators
FC3 ist über
den nMOS-Transistor M16 mit dem Knoten N verbunden. Eine Elektrode
des ferroelektrischen Kondensators FC4 ist mit der Plattenleitung
PL1 verbunden, und die andere Elektrode des ferroelektrischen Kondensators
FC4 ist über
den nMOS-Transistor M17 mit dem Knoten NX verbunden.
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Eine
Elektrode des ferroelektrischen Kondensators FC5 ist mit einer Plattenleitung
PL2 verbunden, und die andere Elektrode des ferroelektrischen Kondensators
FC5 ist über
den nMOS-Transistor M18 mit dem Knoten N verbunden. Eine Elektrode
des ferroelektrischen Kondensators FC6 ist mit der Plattenleitung
PL2 verbunden, und die andere Elektrode des ferroelektrischen Kondensators
FC6 ist über
den nMOS-Transistor M19 mit dem Knoten NX verbunden.
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Außerdem enthält die in 7 gezeigte Struktur
auch einen nMOS-Transistor M20, der durch ein Rücksetzsignal RES1 gesteuert
wird, um EIN/AUSgeschaltet zu werden. Eine Source des nMOS-Transistors
M20 ist mit der VSS-Erdleitung verbunden, ein Drain des nMOS-Transistors
M20 ist mit der anderen Elektrode des ferroelektrischen Kondensators
FC3 verbunden, und das Rücksetzsignal RES1
wird einem Gate des nMOS-Transistors M20 eingeprägt.
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Die
in 7 gezeigte Struktur enthält auch einen nMOS-Transistor
M21, der durch das Rücksetzsignal
RES1 gesteuert wird, um EIN/AUSgeschaltet zu werden. Eine Source
des nMOS-Transistors M21 ist mit der VSS-Erdleitung verbunden, ein Drain
des nMOS-Transistors M21 ist mit der anderen Elektrode des ferroelektrischen
Kondensators FC4 verbunden, und das Rücksetzsignal RES1 wird einem
Gate des nMOS-Transistors M21 eingeprägt.
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Die
in 7 gezeigte Struktur enthält auch einen nMOS-Transistor
M22, der durch ein Rücksetzsignal
RES2 gesteuert wird, um EIN/AUSgeschaltet zu werden. Eine Source
des nMOS-Transistors M22 ist mit der VSS-Erdleitung verbunden, ein
Drain des nMOS-Transistors M22 ist mit der anderen Elektrode des
ferroelektrischen Kondensators FC5 verbunden, und das Rücksetzsignal
RES2 wird einem Gate des nMOS-Transistors M22 eingeprägt.
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Die
in 7 gezeigte Struktur enthält auch einen nMOS-Transistor
M23, der durch das Rücksetzsignal
RES2 gesteuert wird, um EIN/AUSgeschaltet zu werden. Eine Source
des nMOS-Transistors M23 ist mit der VSS-Erdleitung verbunden, ein Drain
des nMOS-Transistors M23 ist mit der anderen Elektrode des ferroelektrischen
Kondensators FC6 verbunden, und das Rücksetzsignal RES2 wird einem
Gate des nMOS-Transistors M23 eingeprägt.
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8 ist
ein Wellenformdiagramm, das eine Speicheroperation (Speichern) und
eine Rückrufoperation
(Rückruf),
der in 7 gezeigten CIN1-Erzeugungsschaltung P1 darstellt.
In der vorliegenden Beschreibung bedeutet "Spei chern" das Speichern von Potentialen der Knoten
N und NX in den ferroelektrischen Kondensatoren vor einem Abschalten
der Energie (einem Ausschalten der Energiezufuhr), und "Rückruf" bedeutet das Zurückversetzen der Knoten N und
NX auf die Potentiale vor dem Abschalten der Energie nach einem
Einschalten der Energie (Anwendung der Energiezufuhr).
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Beim
Speichern werden in einem Zustand, wenn das invertierte Freigabesignal
ENX VSS ist und das Freigabesignal EN VDD ist, so dass die Verriegelungsschaltung
LAT aktiv ist, die Rücksetzsignale RES1
und RES2 auf VSS gebracht, so dass die nMOS-Transistoren M20 bis
M23 AUSgeschaltet werden. Zusätzlich
werden die Speichersignale STO1 und STO2 auf VDD gebracht, so dass
die nMOS-Transistoren M16 bis M19 EINgeschaltet werden.
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In
diesem Zustand werden Potentiale der Plattenleitungen PL1 und PL2
von VSS über
VDD auf VSS verändert.
Demzufolge speichern die ferroelektrischen Kondensatoren FC3 und
FC5 Daten entsprechend dem Potential des Knotens N, und die ferroelektrischen
Kondensatoren FC4 und FC6 speichern Daten entsprechend dem Potential
des Knotens NX.
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Beim
Rückruf
wird das invertierte Freigabesignal ENX auf VDD gebracht und wird
das Freigabesignal EN auf VSS gebracht, so dass die Verriegelungsschaltung
LAT deaktiviert wird. Zusätzlich
werden die Rücksetzsignale
RES1 und RES2 auf VSS gebracht, so dass die nMOS-Transistoren M20
bis M23 AUSgeschaltet werden. Bevor die Rücksetzsignale RES1 und RES2
auf VSS gebracht werden, werden die Speichersignale STO1 und STO2
auf VDD gebracht, so dass die nMOS-Transistoren M16 bis M19 EINgeschaltet
werden; dadurch werden die Knoten N und NX zuvor auf die Erdspannung
VSS vorgeladen.
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Während das
Potential der Plattenleitung PL2 in diesem Zustand auf VSS gehalten
wird, wird das Potential der Plattenleitung PL1 von VSS über VDD
auf VSS verändert.
Demzufolge steigen die Potentiale der Knoten N und NX an, so dass
eine Differenzspannung zwischen den Knoten N und NX auftritt.
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Dann
wird das invertierte Freigabesignal ENX auf VSS gebracht, und das
Freigabesignal EN wird auf VDD gebracht, so dass der pMOS-Transistor M14
EINgeschaltet wird und der nMOS-Transistor M15 EINgeschaltet wird.
Demzufolge wird die Verriegelungsschaltung LAT aktiviert, und die
Differenzspannung zwischen den Knoten N und NX wird verstärkt, so
dass die Potentiale der Knoten N und NX die jeweiligen Potentiale
(die Potentiale vor dem Abschalten der Energie) erreichen, die den
Daten entsprechen, die beim Speichern in den ferroelektrischen Kondensatoren
FC3 bis FC6 gespeichert wurden.
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Das
heißt,
nach einer Anwendung der Energiezufuhr erreicht in einem Zustand,
bei dem die nMOS-Transistoren M16 bis M19 AUS sind und die nMOS-Transistoren
M20 bis M23 EIN sind, wenn zum Beispiel Daten "0" von
dem Eingangsanschluss IN zugeführt
werden, das Potential des Knotens N VSS und erreicht das Potential
des Knotens NX VDD, so dass das Steuersignal CIN1 VDD wird.
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Bei
einem Energieabschaltprozess, der ab diesem Zustand durchlaufen
wird, sind durch die Speicheroperation Daten "0" in
den ferroelektrischen Kondensatoren FC3 und FC5 gespeichert und
sind Daten "1" in den ferroelektrischen
Kondensatoren FC4 und FC6 gespeichert. Dann wird bei Anwendung der
Energiezufuhr durch die Rückrufoperation
das Potential des Knotens N auf VSS gebracht, welches das Potential
vor dem Abschalten der Energie ist, und wird das Potential des Knotens
NX auf VDD gebracht, welches das Potential vor dem Abschalten der
Energie ist.
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Deshalb
kann gemäß der vorliegenden
ersten Ausführungsform,
wenn die Menge der Gleichstromvorspannungselektrizität, die den
Bitleitungen BL und XBL zuzuführen
ist, gemäß Variationen
bei einem Herstellungsprozess zu verändern ist, die Menge der Gleichstromvorspannungselektrizität verändert werden,
indem vorbestimmte Daten der Gleichstromvorspannungselektrizitätsmengensteuerschaltung
BAC2 von außen
zugeführt
werden und dadurch logische Werte der Steuersignale CIN1 bis CIN3
verändert
werden.
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Übrigens
kann die Gleichstromvorspannungselektrizitätsmengensteuerschaltung BAC2
nicht nur die in 7 gezeigte nichtflüchtige Verriegelungsschaltung
verwenden, die die ferroelektrischen Kondensatoren enthält, sondern
sie kann auch eine nichtflüchtige
Flipflop-Schaltung mit ferroelektrischen Kondensatoren, eine nichtflüchtige SRAM-Schaltung
mit ferroelektrischen Kondensatoren und ein nichtflüchtiges
Schieberegister verwenden, das aus einer nichtflüchtigen Verriegelungsschaltung
oder einer nichtflüchtigen
Flipflop-Schaltung mit ferroelektrischen Kondensatoren gebildet
ist. Diese Elemente können
durch den Einsatz der in 7 gezeigten nichtflüchtigen
Verriegelungsschaltung realisiert werden.
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9 ist
ein Wellenformdiagramm, das ein Ausleseverfahren vom Typ der Plattenleitung
ohne Antrieb/Kapazitätsdifferenzdetektion
darstellt, das in der vorliegenden ersten Ausführungsform zum Einsatz kommt.
Bei dem in 9 gezeigten Beispiel wird die
Speicherzelle MC in einem Fall selektiert, wenn Daten "0" in dem ferroelektrischen Kondensator FC1 gespeichert
sind und Daten "1" in dem ferroelektrischen
Kondensator FC2 gespeichert sind.
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Bei
diesem Ausleseverfahren ist vor einer Ausleseperiode (Lesen) das
Potential der Wortleitung WL VSS, so dass die nMOS-Transistoren
M1 und M2 AUS sind. Ferner ist das Potential der Leseverstärkerantriebsspannungsleitung
SAP VSS und ist das Potential der Leseverstärkerantriebsspannungsleitung
SAN VDD, so dass der Leseverstärker
SA inaktiv ist. Außerdem
ist das Steuersignal CNT VSS, so dass der pMOS-Transistor M10 EIN
ist, das Potential der Stromquellensteuerleitung CSC VDD ist und
die pMOS-Transistoren M7 und M8 AUS sind. Ferner ist das Potential
der Plattenleitung PL VSS, und die Bitleitungen BL und XBL sind
auf VSS vorgeladen.
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In
der Ausleseperiode wird das Potential der Wortleitung WL auf VDD
gebracht, so dass die nMOS-Transistoren M1 und M2 EINgeschaltet
werden. Danach wird das Steuersignal CNT auf VDD gebracht, so dass
der pMOS-Transistor M10 AUSgeschaltet wird. Demzufolge bilden die
pMOS-Transistoren M7 bis M9 die Stromspiegelschaltung.
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Daher
wird dieselbe Menge an Gleichstromvorspannungselektrizität wie die
Menge, die zum pMOS-Transistor M9 fließt, den Bitleitungen BL und XBL über die
pMOS-Transistoren M7 bzw. M8 zugeführt, so dass die Potentiale
der Bitleitungen BL und XBL leicht ansteigen. Bei dem vorliegenden
Beispiel sind die Daten "0" in dem ferroelektrischen
Kondensator FC1 gespeichert und sind die Daten "1" in
dem ferroelektrischen Kondensator FC2 gespeichert; auf Grund einer
Differenz zwischen den effektiven Kapazitäten der ferroelektrischen Kondensatoren
FC1 und FC2 wird daher das Poten tial der Bitleitung BL kleiner als
das Potential der Bitleitung XBL.
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Dann
wird das Potential der Leseverstärkerantriebsspannungsleitung
SAP auf VDD gebracht und wird das Potential der Leseverstärkerantriebsspannungsleitung
SAN auf VSS gebracht, so dass der Leseverstärker SA aktiviert wird. Demzufolge wird
das Potential der Bitleitung BL auf VDD hochgezogen und wird das
Potential der Bitleitung XBL auf VSS herabgezogen. In diesem Zustand
folgt der Ausleseperiode eine Rückschreibeperiode
(Rückschreiben).
In der Rückschreibeperiode
wird das Potential der Plattenleitung PL auf VSS herabgezogen, auf VDD
hochgezogen und auf VSS herabgezogen und wird ein Rückschreiben
in die ferroelektrischen Kondensatoren FC1 und FC2 ausgeführt.
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Wenn
die Rückschreibeperiode
endet, wird das Potential der Wortleitung WL auf VSS gebracht, so
dass die nMOS-Transistoren M1 und M2 AUSgeschaltet werden. Ferner
wird das Potential der Leseverstärkerantriebsspannungsleitung
SAP auf VSS gebracht und wird das Potential der Leseverstärkerantriebsspannungsleitung
SAN auf VDD gebracht, so dass der Leseverstärker SA deaktiviert wird. Ferner
werden die Bitleitungen BL und XBL auf VSS vorgeladen.
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Gemäß der vorliegenden
ersten Ausführungsform
werden beim Ausführen
eines Auslesens von Daten aus der Speicherzelle MC die Bitleitungen BL
und XBL, wie oben beschrieben, zuvor auf die Erdspannung VSS vorgeladen;
und zu Beginn des Auslesens wird die gleiche Menge an Gleichstromvorspannungselektrizität den Bitleitungen
BL und XBL für
eine vorbestimmte Zeitperiode durch die Gleichstromvorspannungselektrizitätszufuhrschaltung
BA zugeführt;
danach wird der Leseverstärker SA
aktiviert, wodurch das Auslesen von Daten aus der Speicherzelle
MC ausgeführt
wird.
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Daher
muss die Plattenleitung PL beim Lesen von Daten aus der Speicherzelle
MC nicht angetrieben werden; deshalb kann der ferroelektrische Speicher,
der die Speicherzelle MC vom 2T2C-Typ enthält, das Auslesen mit hoher
Geschwindigkeit ausführen.
Ferner braucht die verstärkte
Spannung VPP, die von der Energiezufuhrspannung VDD verstärkt wird,
nicht der Wortleitung WL zugeführt
zu werden, und demzufolge braucht keine Verstärkungsschaltung vorgesehen
zu werden, wodurch eine Vergrößerung des
Schaltungsausmaßes
vermieden wird.
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<Ausführungsform 2 (10 bis 13)
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10 ist
ein Schaltungsdiagramm, das einen Hauptteil der zweiten Ausführungsform
der vorliegenden Erfindung zeigt. Die vorliegende zweite Ausführungsform
ist eine Anwendung der vorliegenden Erfindung auf einen ferroelektrischen
Speicher mit Speicherzellen vom 1T1C-Typ. Der ferroelektrische Speicher
gemäß der vorliegenden
zweiten Ausführungsform
umfasst die Gleichstromvorspannungselektrizitätszufuhrschaltung BA, die Gleichstromvorspannungselektrizitätszufuhrsteuerschaltung
BAC1 und die Gleichstromvorspannungselektrizitätsmengensteuerschaltung BAC2
für die
Bitleitungen BL und XBL, wie in der obigen ersten Ausführungsform.
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10 zeigt
Wortleitungen WLE und WLO, eine Plattenleitung PL und Speicherzellen
MC1 und MC2 vom 1T1C-Typ. Die Speicherzellen MC1 und MC2 vom 1T1C-Typ
enthalten jeweilig ferroelektrische Kondensatoren FC7 und FC8 derselben
Größe und nMOS-Transistoren
M120 und M121, die Zugriffstransistoren bilden. 10 zeigt
auch Referenzwortleitungen RWLE und RWLO und eine Referenzzelle
RC. Die Referenzzelle RC enthält
eine ferroelektrische Kondensatorschaltung FCR und nMOS-Transistoren
M122 und M123, die Zugriffstransistoren bilden.
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11 ist
ein Schaltungsdiagramm, das eine Struktur der ferroelektrischen
Kondensatorschaltung FCR von 10 zeigt. 11 zeigt
ferroelektrische Kondensatoren FC9 bis FC12 (erste, zweite, dritte
und vierte ferroelektrische Kondensatoren) mit derselben Größe wie die
ferroelektrischen Kondensatoren FC7 und FC8, nMOS-Transistoren M124
bis M128, die durch ein Steuersignal WB gesteuert werden, um EIN/AUSgeschaltet
zu werden, und nMOS-Transistoren M129 bis M131, die durch ein Steuersignal
WC gesteuert werden, um EIN/AUSgeschaltet zu werden. Übrigens
bilden wenigstens die nMOS-Transistoren
M124 bis M131 einen Verbindungsteil.
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Wenn
in dieser Struktur das Steuersignal WB auf VDD gebracht wird und
das Steuersignal WC auf VSS gebracht wird, werden die nMOS-Transistoren M124
bis M128 EINgeschaltet und werden die nMOS-Transistoren M129 bis
M131 AUSgeschaltet, so dass Daten "0" in
den ferroelektrischen Kondensatoren FC9 und FC10 gespeichert werden
und Daten "1" in den ferroelektrischen
Kondensatoren FC11 und FC12 gespeichert werden.
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Wenn
danach das Steuersignal WB auf VSS gebracht wird und das Steuersignal
WC auf VDD gebracht wird, werden die nMOS-Transistoren M124 bis M128
AUSgeschaltet und werden die nMOS-Transistoren M129 bis M131 EINgeschaltet,
so dass die in 11 gezeigte ferroelektrische
Kondensatorschaltung FCR einer Schaltung äquivalent wird, die nur aus
den ferroelektrischen Kondensatoren FC9 bis FC12 gebildet ist, wie
in 12 gezeigt. Die ferroelektrischen Kondensatoren
FC9 und FC11 sind, wie in 12 gezeigt,
parallel verbunden, wobei sie eine erste Parallelschaltung bilden.
Die ferroelektrischen Kondensatoren FC10 und FC12 sind parallel
verbunden, wobei sie eine zweite Parallelschaltung bilden. Die erste
Parallelschaltung und die zweite Parallelschaltung sind seriell
verbunden.
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Wenn
angenommen wird, dass in der in 12 gezeigten
Schaltung eine Kapazität
der ferroelektrischen Kondensatoren FC9 und FC10, die Daten "1" speichern, C1 ist und eine Kapazität der ferroelektrischen
Kondensatoren FC11 und FC12, die Daten "0" speichern,
CO ist, ergibt sich eine synthetische Kapazität der ferroelektrischen Kondensatoren FC9
bis FC12 von (C1+C0)/2. Das heißt,
die ferroelektrische Kondensatorschaltung FCR wird einem ferroelektrischen
Kondensator äquivalent,
der einen Zwischenwert zwischen den Daten "1" und
den Daten "0" hat.
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In
der vorliegenden zweiten Ausführungsform
wird das Steuersignal WB auf VSS gebracht und wird das Steuersignal
WC auf VDD gebracht, wenn ein Potential der Plattenleitung PL auf
VSS gebracht wird, in dem Fall, wenn die Wortleitung WLE und die Referenzwortleitung
RWLE selektiert werden oder die Wortleitung WLO und die Referenzwortleitung RWLO
selektiert werden.
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Andererseits
wird das Steuersignal WB auf VDD gebracht und wird das Steuersignal
WC auf VSS gebracht, wenn das Potential der Plattenleitung PL auf
VDD gebracht wird, in dem Fall, wenn die Wortleitung WLE und die
Referenzwortleitung RWLE selektiert werden oder die Wortleitung
WLO und die Referenzwortleitung RWLO selektiert werden.
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13 ist
ein Wellenformdiagramm, das ein Ausleseverfahren vom Typ der Plattenleitung
ohne Antrieb/Kapazitätsdifferenzdetektion
darstellt, das in der vorliegenden zweiten Ausführungsform zum Einsatz kommt.
Bei einem Beispiel, das in 13 gezeigt
ist, sind Daten "0" in dem ferro elektrischen
Kondensator FC7 gespeichert und sind Daten "1" in
dem ferroelektrischen Kondensator FC8 gespeichert.
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Bei
diesem Ausleseverfahren sind vor einer Ausleseperiode (Lesen) Potentiale
der Wortleitungen WLE und WLO VSS, so dass die nMOS-Transistoren M120
und M121 AUS sind. Außerdem
sind Potentiale der Referenzwortleitungen RWLE und RWLO VSS, so
dass die nMOS-Transistoren M122 und M123 AUS sind. Ferner ist das
Potential der Leseverstärkerantriebsspannungsleitung
SAP VSS und ist das Potential der Leseverstärkerantriebsspannungsleitung SAN
VDD, so dass der Leseverstärker
SA inaktiv ist.
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Außerdem ist
das Steuersignal CNT VSS, so dass der pMOS-Transistor M10 EIN ist,
das Potential der Stromquellensteuerleitung CSC VDD ist und die pMOS-Transistoren
M7 und M8 AUS sind. Ferner ist das Potential der Plattenleitung
PL VSS und sind die Bitleitungen BL und XBL auf VSS vorgeladen.
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In
der Ausleseperiode wird, wenn zum Beispiel die Speicherzelle MC1
selektiert wird, das Potential der Wortleitung WLE auf VDD gebracht,
so dass der nMOS-Transistor M120 EINgeschaltet wird. Außerdem wird
das Potential der Referenzwortleitung RWLE auf VDD gebracht, so
dass der nMOS-Transistor
M123 EINgeschaltet wird.
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Danach
wird das Steuersignal CNT auf VDD gebracht, so dass der pMOS-Transistor
M10 AUSgeschaltet wird. Demzufolge bilden die pMOS-Transistoren
M7 bis M9 die Stromspiegelschaltung. Daher wird dieselbe Menge an
Gleichstromvorspannungselektrizität wie die Menge, die zum pMOS-Transistor M9
fließt,
den Bitleitungen BL und XBL über
die pMOS-Transistoren M7 bzw. M8 zugeführt, so dass die Potentiale
der Bitleitungen BL und XBL leicht ansteigen.
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Bei
dem vorliegenden Beispiel sind die Daten "0" in
dem ferroelektrischen Kondensator FC7 gespeichert und ist die ferroelektrische
Kondensatorschaltung FCR dem ferroelektrischen Kondensator äquivalent,
der den Zwischenwert zwischen den Daten "1" und
den Daten "0" hat; folglich wird
auf Grund einer Differenz zwischen den effektiven Kapazitäten des
ferroelektrischen Kondensators FC7 und des ferroelektrischen Kondensators,
der der ferroelektrischen Kondensatorschaltung FCR äquivalent
ist, das Potential der Bitleitung BL kleiner als das Potential der
Bitleitung XBL.
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Dann
wird das Potential der Leseverstärkerantriebsspannungsleitung
SAP auf VDD gebracht und wird das Potential der Leseverstärkerantriebsspannungsleitung
SAN auf VSS gebracht, so dass der Leseverstärker SA aktiviert wird. Demzufolge wird
das Potential der Bitleitung BL auf VDD hochgezogen und wird das
Potential der Bitleitung XBL auf VSS herabgezogen.
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In
diesem Zustand folgt der Ausleseperiode eine Rückschreibeperiode (Rückschreiben).
In der Rückschreibeperiode
wird das Potential der Plattenleitung PL auf VSS herabgezogen, auf
VDD hochgezogen und auf VSS herabgezogen und erfolgt ein Rückschreiben
in den ferroelektrischen Kondensator FC7 und ein Schreiben in die
ferroelektrischen Kondensatoren FC9 bis FC12.
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Wenn
die Rückschreibeperiode
endet, wird das Potential der Wortleitung WLE auf VSS gebracht, so
dass der nMOS-Transistor
M120 AUSgeschaltet wird. Außerdem
wird das Potential der Referenzwortleitung RWLE auf VSS gebracht,
so dass der nMOS-Transistor M123 AUSgeschaltet wird. Ferner wird
das Potential der Leseverstärkerantriebsspannungsleitung
SAP auf VSS gebracht und wird das Potential der Leseverstärkerantriebsspannungsleitung
SAN auf VDD gebracht, so dass der Leseverstärker SA deaktiviert wird. Ferner
werden die Bitleitungen BL und XBL auf VSS vorgeladen. Übrigens erfolgt ähnlich ein
Auslesen von Daten aus der Speicherzelle MC2 durch das Antreiben
der Wortleitung WLO und der Referenzwortleitung RWLO.
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Gemäß der vorliegenden
zweiten Ausführungsform
werden beim Ausführen
eines Auslesens von Daten aus der Speicherzelle MC1 oder der Speicherzelle
MC2 die Bitleitungen BL und XBL, wie oben beschrieben, zuvor auf
die Erdspannung VSS vorgeladen; und zu Beginn des Auslesens wird
die gleiche Menge an Gleichstromvorspannungselektrizität den Bitleitungen
BL und XBL für
eine vorbestimmte Zeitperiode durch die Gleichstromvorspannungselektrizitätszufuhrschaltung
BA zugeführt;
danach wird der Leseverstärker
SA aktiviert, wodurch das Auslesen von Daten aus der Speicherzelle
MC1 oder der Speicherzelle MC2 erfolgt.
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Somit
braucht die Plattenleitung PL beim Lesen von Daten aus der Speicherzelle
MC1 oder der Speicherzelle MC2 nicht angetrieben zu werden; deshalb
kann der ferroelektrische Speicher mit den Speicherzellen vom 1T1C-Typ
das Auslesen mit hoher Geschwindigkeit ausführen. Ferner braucht die verstärkte Spannung
VPP, die von der Energiezufuhrspannung VDD verstärkt wird, den Wortleitungen WLE
und WLO und den Referenzwortleitungen RWLE und RWLO nicht zugeführt zu werden,
und daher braucht keine Verstärkungsschaltung
vorgesehen zu werden, wodurch eine Vergrößerung des Schaltungsausmaßes vermieden
wird.
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Zusätzlich wird
gemäß der vorliegenden zweiten
Ausführungsform
beim Ausführen
eines Auslesens die ferroelektrische Kondensatorschaltung FCR dem
ferroelektrischen Kondensator äquivalent, der
den Zwischenwert zwischen den Daten "1" und den
Daten "0" hat; deshalb kann
eine Operationstoleranz vergrößert werden.
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Übrigens
können ähnliche
Vorteile wie die oben beschriebenen durch das Vorsehen einer ferroelektrischen
Kondensatorschaltung wie folgt erreicht werden: beim Ausführen eines
Rückschreibens
von Daten in die Speicherzelle MC1 oder MC2 werden Daten "1" in die ferroelektrischen Kondensatoren FC9
und FC10 geschrieben und werden Daten "0" in die
ferroelektrischen Kondensatoren FC11 und FC12 geschrieben; und wenn
ein Auslesen von Daten aus der Speicherzelle MC1 oder der Speicherzelle
MC2 erfolgt, werden die ferroelektrischen Kondensatoren FC9 und
FC10 seriell verbunden und werden die ferroelektrischen Kondensatoren
FC11 und FC12 seriell verbunden, wobei eine erste Reihenschaltung,
die aus den ferroelektrischen Kondensatoren FC9 und FC10 gebildet
ist, und eine zweite Reihenschaltung, die aus den ferroelektrischen
Kondensatoren FC11 und FC12 gebildet ist, parallel verbunden sind.
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Die
vorliegende Erfindung ist nicht auf die speziell offenbarten Ausführungsformen
begrenzt, und Veränderungen
und Abwandlungen können
vorgenommen werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen.