CN1271942A - 带有位线、字线和板线的集成存储器及其工作方法 - Google Patents

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Abstract

一种带有存储单元(MC)的集成存储器,该存储单元(MC)排列在位线(BLi)、字线(WLk)及板线(PLi)的交叉点上。在第一种工作方式下,板线(PLi)在写访问期间保持一个恒定的板电位(VPL)。在第二种工作方式下,在至少一根板线(PLi)接到一个与板电位(VPL)不同的确定电位(VF)期间,位线(WLi)保持为板电位(VPL)。

Description

带有位线、字线和板线的集成存储器及其工作方法
本发明涉及一种带有位线、字线和板线的集成存储器以及相应于该存储器的工作方法。
在IEEE固态电路杂志，第32卷，第5号，1997年5月，第655及其后页中，H.Fujisawa等人所著文章“用于高速低功耗铁电存储器的带电荷共享修改(CSM)的预充电电平结构(The Charge-ShareModified(CSM)Precharge-Level Architecture for High-Speed andLow-Power Ferroelectric Memory)”曾讲述过一种FeRAM或FRAM型的铁电存储器。这种存储器的构造近似于DRAM(动态随机存取存储器(Dynamic Random Access Memories))，但DRAM的存储单元带有具备铁电介质的存储电容器。这些存储单元排列在字线与位线的交叉点上。存储电容器的一个电极与一个固定的板电位相连。该固定板电位位于FRAM供电电位的中点位置。在FRAM中，板电位不保持恒定，而是脉冲形式的(所谓的“脉冲板方案”)，与此相反，上述文章讲述的方案则带有一个恒定的板电位，并被统称为“VDD/2-方案”。
对于公知的1个晶体管/1个电容器形式的FRAM存储单元，它是利用存储电容器内铁电介质的相应不同极化作用来存储不同的逻辑状态的。如果导电选择晶体管的存储电容器其两个电极电位相等，也就是说，存储电容器的端电压为0，那么，极化将不产生作用，存储单元存储的逻辑状态也由此不产生作用。比如，对于连在相同字线上的多个存储单元，为了从中选择一个进行读访问，上述文章作了如下描述，即除选定的位线外，所有位线都被预充电至板电位。假若没被选定的位线通过存储单元的选择晶体管接在了存储电容器的一个电极上，那么该存储电容器的两个电极便都为板电位，且它的存储内容不会受到影响。但是，选定的位线将被置为一个与板电位有偏差的电位，这样，与之相连的存储单元就会通过该存储电容器下降至一个电压值。这将在该存储电容器与选定位线之间导致一种电荷平衡作用，由此，选定位线的电位将依赖于存储电容器的极化状态而受到不同程度的影响。读取放大器可对这种方式读出的逻辑信息进行放大。
在对已写入的存储器进行写访问的过程中，这类位线同样是保持在板电位上，在该电位时的存储单元将不接收访问。与此相反，对于那些需要对其存储单元进行写入的选定字线，将由读取放大器使其电位置为一个与板电位不同的相应写电位上。譬如，在写入逻辑0时，选定的位线被放电至地电位，而在写入逻辑1时，所选位线则被置为一个正的供电电位值。
在确定的应用当中，如测试工作等，需要在大量的存储单元中写入相同的信息。例如，简单的存储器测试可以按如下方法进行，即在所有存储单元中写入一个逻辑1，并接着将它们读出来。
为了在上述文章所述的存储器中实现这种测试，所有存储单元必须是依次写入的，其原因为，只能同时选定一个字线与一个位线，因此也就只能选定一个交叉点上的存储单元。
本发明的任务在于，提供一种集成存储器，它可用较简单的方式实现在多个存储单元内同时写入这种逻辑信息。
该任务由如下的集成存储器和用于集成存储器的方法来实现，对于这种集成存储器，
-它带有存储单元，该存储单元均至少带有一个选择晶体管和一个存储电容器，
-它带有位线、字线及板线，在这些线的交叉点上排列有存储单元，
-其中，在每个存储单元中，存储电容器的一个电极通过选择晶体管与一根位线相连，另一个电极则接在板线上，晶体管的控制端接在一根字线上，
-它具有第一种工作方式，
-在该方式下，板线带有一个恒定的板电位，
-在该方式下，如果不对一个存储单元进行访问，位线同样也为板电位，
-且在该方式下，在访问一个存储单元时，与该存储单元相连的位线若接到一个比板电位低的第一电位，则写入第一种逻辑状态，若接到一个比板电位高的第二电位，则写入第二种逻辑状态，
-它还具有第二种工作方式，
-在该方式下，位线为板电位，
-且在该方式下进行写访问时，至少有一根板线接到一个与板电位不相同的确定电位；
对于该用于集成存储器的方法，其集成存储器
-带有存储单元，该存储单元均至少带有一个选择晶体管和一个存储电容器，
-带有位线、字线及板线，在这些线的交叉点上排列有存储单元，
-其中，在每个存储单元中，存储电容器的一个电极通过选择晶体管与一根位线相连，另一个电极则接在板线上，晶体管的控制端接在一根字线上，
其方法具有如下步骤：
-存储器工作在第一种工作方式，
-在该方式下，板线被输入一个恒定的板电位，
-在该方式下，如果一个存储单元没被访问，位线同样也被输入板电位，
-且在该方式下，在访问一个存储单元时，与该存储单元相连的位线被置为一个比板电位低的第一电位，以写入第一种逻辑状态，并且被置为一个比板电位高的第二电位，以写入第二种逻辑状态，
-存储器工作在第二种工作方式，
-在该方式下，位线被输入板电位，
-且在该方式下进行写访问时，有一根板线被置为一个与板电位不相同的确定电位；
发明的优选构成及扩展方案由下文的实施范例给出。
本发明的集成存储器有第一和第二两种工作方式。在第一种工作方式下，板线为一个恒定的板电位值，如果对存储单元没有访问，则位线同样也为板电位。在对一个存储单元进行写访问时，若与该存储单元相连的位线接到一个比板电位低的第一电位，则写入第一种逻辑状态，若该位线接到一个比板电位高的第二电位，则写入第二种逻辑状态。在第二种工作方式下，板线在原则上也为一个恒定的板电位值，而在写访问过程中，至少有一根板线会接到一个与板电位不同的确定电位值。
在第一种工作方式中，本发明的存储器如同现知的FRAM，由此也与H.Fujisawa等人的文章所述一样，也就是说，对存储单元的写访问是通过改变位线的电位来实现的，而在第二种工作方式下，写入信息并不是通过改变位线的电位来实现的，而是通过改变板线的电位来实现。这就是说，本发明存储器工作在第一种工作方式时，就如同常规存储器按VDD/2-方案进行工作一样，而在第二种工作方式时，对于存储器内需要进行写入的存储电容器，其接在板线上的电极不再与恒定的板电位相连，而是接在一个与板电位有一定偏差的电位上。于是，在第一种工作方式下，对于新逻辑信息写入存储单元所需要的电压，它通过改变各个位线的电位来产生，而板线的电位则保持恒定。与此相反，在第二种工作方式下，所需电压是通过下述方法产生的，即位线的电位保持恒定，而相应板线的电位被置为一个与板电位有偏差的电位上。
本发明的存储器有个优点，就是它可以用简单的方式在多个存储单元内同时写入同样信息。假使所有存储单元其相关板线都接到一个与板电位有偏差的确定电位，上述情况就可同时发生。在极端情况下，存储器的所有板线都可以同时接到该确定电位，这样，所有存储单元内就可同时写入同样的逻辑信息。
板线可以是一个相关单元板的组成部分，并由此形成一个相关面。通过改变该单元板的电位，所有板线和与之相连的存储电容器电极便可同时被置为该变电位。
根据发明的一种扩展方案，该确定电位可以是第一电位，也可以是位线在第一种工作方式中进行写访问时所接的第二电位。若确定电位等于第一电位，则第二种逻辑状态以第二种工作方式的写访问形式而被写入相应的存储单元。若确定电位等于第二电位，则第一种逻辑状态被写入相应存储单元。
根据发明的一种选择扩展方案，该确定电位介于板电位与第一电位或第二电位之间。这样会产生如下后果，即第一或第二种逻辑状态并没有将其完全值写入到相应存储单元之中，而只是一个经过衰减的值。利用该方法，可以优选地模拟存储单元的时效过程，而其结果同样也会使存储单元内存储的信号产生衰减。利用对时效过程的模拟，这种在写入逻辑状态时不带完全信号值的方法可以优选地缩短连续测试所需的时间。这是在于，存储单元已经采用“经过衰减”的比特位来进行写入，而在写入时带有完全信号值的传统存储器中，这些比特位是在较长的时间间隔后根据产生的漏电流来获得的。
根据发明的一种扩展方案，集成存储器带有一个连接面，以从存储器外面引入一个确定电位。其优点在于，确定电位的值可以随意选择，在存储器工作期间，这些值还可进行变更。
根据发明的一种扩展方案，存储器带有一种字线驱动器和一个电压发生器，字线解码器的输出口均接在一个字线上，而电压发生器则用来生成第一供电电压，以供给第一种工作方式下的字线驱动器。此外，存储器还带有一个连接面，以给第二种工作方式下的字线驱动器引入第二供电电压。其优点在于，第二供电电压可以随意选择，且与第一供电电压无关。
在本发明工作方法的一种实施方案中，第二供电电压要小于第一供电电压。由此，同字线驱动器在第二种工作方式中采用较高的第一供电电压的情形相比，第二种工作方式下的存储器其功耗降低了。第二供电电压也可选择性地由集成存储器内部产生，并通过一个接触面导出。
在本发明工作方法的一种扩展方案中，第二供电电压作如下选择，即在通过相关的字线驱动器激活一根字线的时候，字线的电位要大于板电位和存储单元选择晶体管的动作电压，但小于第一供电电压。在第一种工作方式下，在写入两个逻辑状态中的一个时，选择晶体管必须将一根位线的电位传送给相应的存储电容器，该电位比板电位高(通常，该情形为写入逻辑1)。由此，需要与选择晶体管接合的字线必须被置为一种电位，该电位高于位线上产生的最高电位和选择晶体管的动作电压。用于第一种工作方式的第一供电电压必须也要相应地高。由于在第二种工作方式中的位线电位为一个恒值，并等于板电位，所以，如果通过字线在相关的选择晶体管上连入一个至少等于板电位和选择晶体管动作电压的电位，那么该电位就可以不带损耗地输至相应存储电容器的电极上。
在本发明工作方法的一种扩展方案中，第二供电电压作如下选择，即在通过相关的字线驱动器激活一根字线的时候，字线的电位要小于或等于板电位和存储单元选择晶体管的动作电压。这将导致，在第二种工作方式下，处于导电状态的选择晶体管不会将位线所在的全部板电位输送给相应的存储电容器，而是一个相应较低的电位。利用这种方法还可以实现：在第二种工作方式下写入存储单元的数据不是一个完全信号值，而是一个减小或“经过衰减”的信号值。
根据集成存储器的一种扩展方案，在第一种工作方式下进行写访问时，只是同时激活单元区内的一根字线。与此相反，在第二种工作方式下进行写访问时，每个单元区内有多于一根的字线被激活。利用这种方法可以实现：在第二种工作方式下对所有连在一根同时被激活的字线上的存储单元同时进行写访问。
下面借助附图示出的实施范例来详细阐述本发明。其中：
附图1示出了本发明集成存储器的一种实施范例，
附图2示出了附图1存储器的一种存储单元，
附图3示出了一种附图1存储器字线的控制电路图，
附图4示出了附图3中字线解码器的局部图。
附图1示出了本发明的一种FRAM型集成存储器的局部图。该存储器带有一个存储单元区，其中，存储单元MC排列于位线BLi、字线WLk及板线PLi的交叉点上。
附图2示出了附图1的一种存储单元MC。它带有一个选择晶体管T和一个带铁电介质的存储电容器C。存储电容器C的一个电极与一根板线PLi相连，而另一个电极则通过选择晶体管T的控制端接在位线BLi上。选择晶体管T的门极同字线WLk相连。
从附图1中还可得知，位线BLi经过n沟道晶体管N与读取放大器SA相连。此外，位线BLi还经过p沟道晶体管P而连在电压发生器1输出口上，该电压发生器1产生一个恒定的板电位VPL。分配给相同位线BLi的n沟道晶体管N与p沟道晶体管P其控制端均连在列选择线CSLi上。
板线PLi在单元区的边缘处相互接在一起。它们通过p沟道型的第一晶体管T1连到电压发生器1的输出口上。该第一晶体管T1的门极与一种测试信号TEST相接。此外，板线PLi还通过n沟道型的第二晶体管T2与存储器的接触面A相连。第二晶体管T2的门极也接在测试信号TEST上。测试信号TEST确定了存储器所处的工作方式。测试信号为低电平(0V)时，存储器为正常工作方式，测试信号为高电平(3.1V)时，存储器便处于测试工作方式。
附图1所示的存储器只带有一个相关的存储单元区和一个读取放大器SA。此外，图中只示出了两根字线WLk和四根带有相应板线PLi的位线BLi。实际上，通常的存储器都带有多个单元区和大量的位线字线，还有相关的读取放大器。
另外，常常还可在FRAM内装入不同的读取放大器SA，在读访问过程中，除了通过各选定位线给读取放大器SA输入信号外，还可以通过一相关并协的位线给它输入一个参考信号。出于简化的原因，附图1内没有示出成对的并协线，而只是示出了简单的位线BLi。在正常工作方式时，附图1所示存储器的工作原理如下：通过相应的地址，由图中未示出的解码器选择一根字线WLk和一根列线CSLi。这些选定的线接收一个高电平，而未选定的线则保持在低电平状态。比如，假若字线WL0与列线CSL0被选定，则所有与字线WL0相连的选择晶体管T被导通，而与其余字线WLk相连的选择晶体管则处于截止状态。此后，与列选择线CSL0相连的n沟道晶体管N被导通，而与它相连的p沟道晶体管P则处于截止状态。与此相反，给其余列选择线CSLi所分配的n沟道晶体管N处于截止状态，而p沟道晶体管P则导通。为此，在写访问时，读取放大器SA传送的数据只能传输给位线BL0。其余位线BLi通过其p沟道晶体管P的作用，处于一种电压发生器1产生的板电位VPL。
由于在正常工作方式下第一晶体管T1导通，第二晶体管T2截止，所以板电位VPL也就等于所有板线PLi的电位。板电位VPL等于存储器两个供电电位GND、VDD的算术平均值。譬如，第一供电电位GND为地电位(0V)，而第二供电电位VDD等于2.5V。于是，板电位VPL的值为1.25V。典型地，如果在写访问时读放大器SA的输出口产生的电位为2.5V，该电位便通过位线BLi的导通n沟道晶体管N而被送至该存储单元，并经由导通的选择晶体管T到达存储电容器C的一个电极上。存储电容器C的另一个电极则通过相应板线PL0的作用，位于一个1.25V的板电位。由此，存储电容器C上存在一个1.25V的正电压，该电压使其铁电介质产生相应的极化作用。紧接着，存储单元MC内便存入了一个逻辑“1”。为了写入逻辑“0”，读取放大器SA在写访问时产生一个0V的电位，该电位通过选定的位线BL0和存储单元MC的选择晶体管T而被送到存储电容器C的一个电极上。由于板线PL0前后都带有一个1.25V的板电压，所以存储电容器C上的电压变为-1.25V，它将使存储电容器C的铁电介质产生一个极化作用，该作用与写入逻辑“1”时的情形恰恰相反。
在位线BL0与其余字线WLk的交叉点上，存储单元MC内存储的状态将不受影响，其原因为，它们的选择晶体管T都处于截止状态。此外，位于字线WL0与其余位线BLi交叉点上的存储单元MC也不会受到影响，原因在于，其余的位线利用其p沟道晶体管P维持在一个1.25V的板电位上，而且，尽管选择晶体管T已导通，该存储单元MC的存储电容器C上的电压都为0V。存储电容器C的电压为0V时将产生如下结果，即电容器的存储状态，也就是说它的极化状态不会受到影响。
如果附图1所示的存储器工作在测试工作状态，也即当测试信号TEST为一个3.1V的高电平时，第一晶体管T1将被截止，由此，板线PLi便与产生板电位VPL的电压发生器1的输出口隔开。此外，第二晶体管T2被导通，板线PLi由此被接到接触面A上。然后，通过接触面A可以给板线PLi输入一个任意的电位值VF。另外，在测试工作方式下，所有列选择线CSLi在进行写访问期间都为一个低电平，致使位线BLi带上全部的板电位VPL。若现在至少有一根字线WLk被激活，那么，与该字线相连的存储单元MC的选择晶体管T就会导通。这样，大小为1.25V的板电位被输到所选存储单元MC其存储电容器C的一个电极上。譬如，若现在选择电位VF＝0V，则相应存储电容器C的电压为+1.25V。由此，逻辑“1”被同时写进其字线WLk为高电平的所有存储单元MC之中。例如，如果电位VF为一个2.5V的高电平，所选存储单元MC的相应存储电容器C就会带上一个-1.25V的电压，这样，逻辑“0”便被写入这些存储单元MC。上述两种情况可实现往多个存储单元MC同时写入新的逻辑状态值。
在正常工作方式下，附图1所示的存储器在同一时间点上只激活一根字线WLk。与之相反，在测试工作方式下，所有字线WLk都被同时激活，使得存储单元MC的所有选择晶体管T都被导通。利用该方法，可实现对全部存储单元MC同时进行写访问。对此，下文还要根据附图4进行深一步的讨论。
为了在测试工作方式下把“经过衰减”的比特位传输给存储单元MC，也就是说，为了把不带1.25V完全信号值的比特位写入存储单元，对于写入逻辑“0”时的确定电位VF，其值作如下选择，即它位于1.25V的板电位VDD和2.5V的正供电电位之间，例如，为2V。为了写入“经过衰减”的逻辑“1”，确定电位VF选择在0V与1.25V之间，例如，为0.5V。利用该方法，可以对存储单元MC在正常情况下、在较长时间间隔内产生的时效过程进行模拟，该过程同样可使存储单元内的信号产生衰减。
在本发明的其它实施范例中，处于测试工作方式下的板线PLi也可以不与接触面A相连，如附图1存储器所示的情况，而是与存储器的另一个产生上述电位VF的内部电压发生器相接。
在本发明的其它实施范例中，也可以只有一部分板线PLi在测试工作方式下带有一个电位VF，该电位VF与恒定板电位VPL有一个偏差值。这样，对于与这些板线PLi相连的存储单元MC，同时只存在一个写访问。当然，板线也就不必全都相互在电气上连接在一起了。
附图3示出了一种电路装置，它用来控制附图1所示的两根字线WLk。图中画出了一个可输入字地址RADR的字线解码器RDEC。在正常工作方式下，它根据字地址RADR来激活输出口B、C。字线解码器RDEC的输出口B、C均通过一个字线驱动器D接在字线WLk上。字线驱动器D带有一些电压供电端子，它们通过p沟道型的第三晶体管T3接到第二种电压发生器2的输出口上，电压发生器2用来生成第一供电电压VPP。此外，字线驱动器D的供电端子通过一个n沟道型的第四晶体管T4接到第二接触面E上，通过第二接触面E可接入第二供电电压Vext。第三晶体管T3与第四晶体管T4的门极与测试信号TEST(测试)相接。在正常工作方式下(Test(测试)＝0V)，由第二种电压发生器2产生的第一供电电压VPP在经过第三晶体管T3后被送至字线驱动器D。在测试工作方式下(Test＝3.1V)，由第二供电电压Vext经过第四晶体管T4被送至字线驱动器D。第一供电电压VPP的值为3.1V。如果一根字线WLk通过字线解码器RDEC被激活，该字线便在正常工作方式下接入第一供电电压值VPP，也即3.1V。利用该3.1V的电压来控制存储单元MC的各个选择晶体管T，这样，在写入逻辑“1”时，2.5V的电位也就可以通过该选择晶体管T从读取放大器SA传输到存储电容器C。存储单元MC的选择晶体管T的动作电压为0.6V。
在测试工作状态下，字线解码器RDEC不管字地址RADR的状态如何，都会把所有的字线WLk同时激活。假若字线驱动器D在测试工作方式下还是由第二种电压发生器2提供供电，那么该发生器2必须具有相应的功率输出，以能够同时驱动大量的字线驱动器D。为此，在测试工作方式下，字线驱动器的供电不再由第二种电压发生器2提供，而由第二接触面E从集成存储器的外部供给。
在这种实施范例中，由第二接触面E在测试工作方式下导入的第二供电电压Vext要小于第一供电电压VPP。它的值为2V，因此也大于板电位(1.25V)和存储单元MC选择晶体管T的动作电压(0.6V)。在测试工作方式下，激活的字线WLk被置为第二供电电压值Vext＝2V，这样，相应选择晶体管T的门极电压便为2V。对于测试工作状态下所有位线BLi上的1.25V板电位VPL，上述门极电压足以将它完全导通到存储电容器C的相应电极上。
在本发明的其它实施范例中，所选择的第二供电电压值Vext也可以小于或等于板电位和选择晶体管T的动作电压值。如果选择第二电压Vext＝1.25V，也就是等于板电位VPL值，那么，在测试工作方式下，电位VPL在经过选择晶体管T后并不以其完全值加到存储电容器C上。这样也可以在存储单元MC内写入“经过衰减”的比特位，由此可以再次模拟存储单元MC的时效过程。
在本发明的其它实施范例中，字线驱动器D在测试工作方式下也可以与集成存储器相应的内部第二供电电压Vext相接，这样，第二接触面E便是多余的了。为了减小存储器的功耗，所选的第二供电电压Vext要小于第一供电电压VPP，这样也是比较有利的。为生成第二供电电压Vext，在存储器的内部必须带有其它相应的电压发生器。
附图4示出了附图3中字线解码器RDEC的局部图。在高供电电位VDD与低的地电位之间，该字线解码器RDEC带有一个由第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8组成的串联电路。第五晶体管T5为p沟道型，而其它的三个晶体管则为n沟道型。第五晶体管T5与第六晶体管T6之间的电路节点在经过一个保持电路H和一个后接的倒相器I后，接在了字线解码器RDEC的输出口B上，保持电路H由两个反并联的倒相器组成。第七晶体管T7与第八晶体管T8之间的电路节点在经过n沟道型的第九晶体管T9后，接在保持电路H的输入口上。第九晶体管T9的门极同测试信号TEST(测试)相连。
第五晶体管T5与第八晶体管T8的门板接在一种码组信号BS上。第六晶体管T6的门极与第一地址信号A1相接，第七晶体管T7的门极则与第二地址信号A2相接。两个地址信号A1、A2和码组信号BS形成一个字地址RADR。对于附图3所示字线解码器RDEC的每个输入口B、C，它们都分配有一个附图4所示的电路。所有这些电路都共用相同的码组信号BS。与此相反，其地址信号A1、A2是互不相同的。码组信号BS用来选择附图1所示的单元区，而附图1没有画出的存储器其它单元区由另外的码组信号来指定。通过地址信号A1、A2可以在正常工作方式下选择单元区的字线WLk。
在正常工作方式下(Test(测试)＝0V)，若第九晶体管T9被阻断，第六晶体管T6与第七晶体管T7就不会被跨接掉。由此，在加上字地址RADR时，总是只能选定一根字线WLk，其原因为，字线解码器RDEC的输出口B、C中只有一个被激活。在测试工作方式下(Test＝3.1V)，导通的第九晶体管T9跨接掉第六晶体管T6与第七晶体管T7，这样，地址信号A1、A2将不起作用，字线解码器RDEC的全部输出口B、C便通过码组信号BS同时被激活，也即变为逻辑“0”。在测试工作方式下，利用该方法可以用码组信号BS高电平将码组或单元区内的所有字线WLk同时激活。
对于附图1所示的存储器，若想在正常工作方式下往所有存储单元MC中写入相同信息，就必须依次选定所有的字线WLk和位线BLi。这种写入-与按照VDD/2-方案工作的常规FRAM一样-只能在所有存储单元MC中按顺序依次实现。利用本发明的测试工作方式，可以给大量存储单元MC同时写入相同的数据，并由此缩短了写入数据所花费的时间。

Claims (12)

1.一种集成存储器，
-它带有存储单元(MC)，该存储单元(MC)均至少带有一个选择晶体管(T)和一个存储电容器(C)，
-它带有位线(BLi)、字线(WLk)及板线(PLi)，在这些线的交叉点上排列有存储单元(MC)，
-其中，在每个存储单元(MC)中，存储电容器(C)的一个电极通过选择晶体管(T)与一根位线(BLi)相连，另一个电极则接在板线(PLi)上，晶体管(T)的控制端接在一根字线(WLk)上，
-它具有第一种工作方式，
-在该方式下，板线(PLi)带有一个恒定的板电位(VPL)，
-在该方式下，如果不对一个存储单元(MC)进行访问，位线(BLi)同样也为板电位(VPL)，
-且在该方式下，在访问一个存储单元(MC)时，与该存储单元(MC)相连的位线(BLi)若接到一个比板电位(VPL)低的第一电位(GND)，则写入第一种逻辑状态，若接到一个比板电位高的第二电位(VDD)，则写入第二种逻辑状态，
-它还具有第二种工作方式，
-在该方式下，位线(BLi)为板电位(VPL)，
-且在该方式下进行写访问时，至少有一根板线(PLi)接到一个与板电位(VPL)不相同的确定电位(VF)。
2.根据权利要求1的集成存储器，其特征在于，在第二种工作方式下进行写访问时，多根板线(PLi)同时接到确定电位(VF)。
3.根据权利要求1或2的集成存储器，其特征在于，确定电位(VF)为第一电位(GND)或第二电位(VDD)。
4.根据权利要求1或2的集成存储器，其特征在于，确定电位(VF)位于板电位(VPL)与第一电位(GND)或第二电位(VDD)之间。
5.根据上述权利要求之一的集成存储器，其特征在于，它带有一种连接面(A)，用来从存储器外部导入确定电位(VF)。
6.根据权利要求1的集成存储器，其特征在于，
-它带有字线解码器(RDEC)，根据其输出的字地址(RADR)来对字线(WLk)进行寻址，
-它带有字线驱动器(D)，用来将字线解码器(RDEC)的输出口分别同一根字线(WLk)连接起来，
-它带有电压发生器(2)，以在第一种工作方式下给字线驱动器(D)生成一个第一供电电压(VPP)，
-它还带有连接面(E)，以在第二种工作方式下给字线驱动器(D)导入一个第二供电电压(Vext)。
7.根据权利要求1的集成存储器，其特征在于
-其字线(WLk)与位线(BLi)同与之相连的存储单元(MC)一起至少形成一个单元区，
-其中，在第一种工作方式下进行写访问时，每个单元区同时只有一根字线(WLk)被激活，
-而且其中，在第二种工作方式下进行写访问时，每个单元区有多根字线(WLk)同时被激活。
8.用于集成存储器的工作方法，其集成存储器
-带有存储单元(MC)，该存储单元(MC)均至少带有一个选择晶体管(T)和一个存储电容器(C)，
-带有位线(BLi)、字线(WLk)及板线(PLi)，在这些线的交叉点上排列有存储单元(MC)，
-其中，在每个存储单元(MC)中，存储电容器(C)的一个电极通过选择晶体管(T)与一根位线(BLi)相连，另一个电极则接在板线(PLi)上，晶体管(T)的控制端接在一根字线(WLk)上，
其方法具有如下步骤：
-存储器工作在第一种工作方式，
-在该方式下，板线(PLi)被输入一个恒定的板电位(VPL)，
-在该方式下，如果一个存储单元(MC)没被访问，位线(BLi)同样也被输入板电位(VPL)，
-且在该方式下，在访问一个存储单元(MC)时，与该存储单元(MC)相连的位线(BLi)被置为一个比板电位(VPL)低的第一电位(GND)，以写入第一种逻辑状态，并且被置为一个比板电位高的第二电位(VDD)，以写入第二种逻辑状态，
-存储器工作在第二种工作方式，
-在该方式下，位线(BLi)被输入板电位(VPL)，
-且在该方式下进行写访问时，有一根板线(PLi)被置为一个与板电位(VPL)不相同的确定电位(VF)。
9.根据权利要求8的用于集成存储器的工作方法，其特征在于，集成存储器
-带有字线解码器(RDEC)，根据其输出的字地址(RADR)来对字线(WLk)进行寻址，
-带有字线驱动器(D)，用来将字线解码器(RDEC)的输出口分别同一根字线(WLk)连接起来，
其方法具有如下步骤：
-在第一种工作方式下，字线驱动器(D)被输入一个第一供电电压(VPP)，
-而在第二种工作方式下，字线驱动器(D)被输入一个比第一供电电压(VPP)低的第二供电电压(Vext)。
10.根据权利要求9的工作方法，
其特征在于，第一供电电压(VPP)由存储器内部产生，第二供电电压(Vext)则从存储器外部输入。
11.根据权利要求9或10的工作方法，
其特征在于，第二供电电压(Vext)作如下选择，即在通过相关的字线驱动器(D)激活一根字线(WLk)时，该字线的电位要高于板电位(VPP)和存储单元(MC)其选择晶体管(T)的动作电压(Vth)。
12.根据权利要求9或10的工作方法，
其特征在于，第二供电电压(Vext)作如下选择，即在通过相关的字线驱动器(D)激活一根字线(WLk)时，该字线的电位要小于或等于板电位(VPP)和存储单元(MC)其选择晶体管(T)的动作电压(Vth)。
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