DE69620528T2 - Dynamischer Direktzugriffspeicher - Google Patents
Dynamischer DirektzugriffspeicherInfo
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Description
- Die vorliegende Erfindung betrifft allgemein Halbleiterspeicher und insbesondere einen dynamischen Direktzugriffspeicher (DRAM).
- Speicherzellendefekte und Speichermatrixdefekte haben viele Ursachen und tragen folglich viele Handschriften. Während Ausfälle einzelner Zellen in der gesamten Matrix vereinzelt auftreten können, kommt es häufig vor, dass mehrere Zellen in derselben Umgebung ausfallen. Wenn es zu Ausfällen von mehreren Zellen kommt, können diese Ausfälle als ein Wortleitungsausfall (d. h. fehlerhafte Zellen mit derselben Wortleitungsadresse), ein Bit- (oder Spalten-)Leitungsausfall (d. h. fehlerhafte Zellen mit derselben Bitadresse) oder beides charakterisiert werden. Diese Ausfälle von mehreren Zellen haben unterschiedliche Ursachen. Folglich werden Speichermatrizen eingehend geprüft, um fehlerhafte Zellen festzustellen.
- Ein dynamischer Direktzugriffspeicher (DRAM) nach dem Stand der Technik ist in der US-Patentschrift 5 267 214 von Fujishima u. a. beschrieben.
- Fig. 1 ist eine schematische Darstellung eines erweiterten 16- MB-Eingabe-/Ausgabe-DRAM-Chips nach dem Stand der Technik. Der Chip 100 wird mit zwei redundanten Bitleitungen (Redundant Bit Lines (RBL)) 102 und 104 aufgebaut, die in jeder Teilmatrix 106 zwei Ersatzspalten bereitstellen. Jede Teilmatrix 106 enthält 2n Bitleitungs-(BL-)Paare 108 (wobei n typischerweise eine Zahl zwischen 5 und 8 ist) und ein oder mehrere redundante Bitleitungspaare (in diesem Beispiel 2). In der nachfolgend gebrauchten Weise bezieht sich eine Bitleitung auf ein komplementäres Leitungspaar. Jede der Teilmatrizen 106 ist Teil eines Teilmatrixblocks 110. Alle Teilmatrixblöcke 110 bilden zusammen die gesamte RAM-Matrix. So hat ein 16-MB-RAM beispielsweise 16 Blöcke 110 zu je 1 MB. Die Blockgröße, die Größe der Teilmatrix und die Anzahl der Teilmatrizen 106 pro Block 110 sind voneinander unabhängig und werden auf der Grundlage von Leistungs- und Gestaltungskriterien ausgewählt.
- Auf mehrere Bits eines Teilmatrixblocks 110 wird zugegriffen (sie werden aus dem Teilmatrixblock gelesen oder in ihn geschrieben), wenn eine Wortleitung 112 ausgewählt und auf HIGH-Pegel gesetzt wird. Daten von den Zellen, auf die zugegriffen wurde, werden gleichzeitig auf die Bitleitungen 108 und die redundanten Bitleitungen 102 und 104 gegeben. Nach einer vorher festgelegten Mindestverzögerung, einer Verzögerung, die ausreicht, damit der Redundanzdecodierer feststellen kann, ob eine Ersatzspalte adressiert wird, wird eine einzelne Bitleitung 108 oder eine redundante Bitleitung 102, 104 in jeder Teilmatrix 106 ausgewählt. In jeder Teilmatrix wird die ausgewählte Bitleitung 108 oder die redundante Bitleitung 102, 104 mit einer lokalen Datenleitung (Local Data Line (LDL)) 114 verbunden. Die LDLs 114 werden mit den Hauptdatenleitungen (Master Data Lines (MDLs)) 116 verbunden. Die MDLs 116 verbinden entsprechende Teilmatrizen 106 in jedem Teilmatrixblock 110. Daten werden auf den MDLs 116 zwischen den Teilmatrizen 106 und den Ein-/Ausgängen des Chips übertragen.
- Fig. 2 ist eine Schnittdarstellung auf Transistorebene einer Bitleitung 108 in einer Teilmatrix 106. Die Zellen 120, 122, die mit den nebeneinander liegenden Wortleitungen 112, 118 verbunden sind, sind auch mit den gegenüberliegenden Leitungen 124, 126 eines jeden Bitleitungspaares verbunden. Somit wählt die Hälfte der Wortleitungen 112 (z. B. Wortleitungen mit geradzahligen Adressen) die Zellen 120 auf einer Leitung 124 des Bitleitungspaares aus, während die verbleibende Hälfte der Wortleitungen 118 (Wortleitungen mit ungeradzahligen Adressen) die Zellen 122 auf den anderen Leitungen 126 des Bitleitungspaares auswählt. Der Speicherkondensator (Cs) 128 einer jeden Zelle ist aus Gründen der Speicherdichte der Matrix typischerweise ein Grabenkondensator oder eine gestapelte Struktur. Jede Bitleitung 124, 126 hat im Wesentlichen die gleiche Kapazität (CBL).
- Wie in der Technik bekannt ist, ist die maximale Spannung, die ein FET durchlässt, seine Gatespannung (VG), die um die Einschalt- oder Schwellenspannung (VT) des FETs verringert wird, d. h., die Spannung der Speicherkondensatoren 128, 138 ist VS = VGS - VT. Der Betrag des Bitleitungssignals ist CS*VS/(CS + GBL). Während einer Schreiboperation, wenn eine Bitleitung 124, 126 (CBL) auf den Versorgungsspannungspegel Vdd (der auch als Vh bezeichnet wird) aufgeladen wird, und wenn die Wortleitung 112, 118 ebenfalls Vdd aufweist, dann ist VS = Vdd - VT. Normalerweise werden die Bitleitungen auf eine bekannte Spannung, z. B. Vdd/2, vorgeladen, bevor eine Zelle gelesen wird. Daher ist das Bitleitungssignal VSIG = CS(VS - Vdd/2)/(CS + CBL). Mit VS = Vdd - VT oder 0 ist VSIG = CS (Vdd/2 - VT)/(CS + CBL) oder VSIG = CS(Vdd/2)/(CS + CBL). Um das Bitleitungssignal VSIG zu maximieren, wird die Wortleitung 112, 118 folglich während einer Schreiboperation typischerweise auf mindestens Vdd + VT erhöht, so dass VS = Vdd in die Zelle geschrieben wird. Dieser erhöhte Pegel, der als Vpp bezeichnet wird, wird normalerweise chipintern erzeugt. Mit Vpp = Vdd + VT, VSIG = ± CS(Vdd/2)/CS + GBL).
- Die Schaltung von Fig. 2A arbeitet nach dem Zeitdiagramm von Fig. 2B. Eine "Eins" wird in einer beliebigen Zelle 120, 122 gespeichert, indem der Speicherkondensator 128, 138 der Zelle aufgeladen wird. Vor der Auswahl einer Zelle 120 oder 122 befindet sich die Matrix in ihrem stationären Bereitschafts- oder Vorladezustand. Die Spannung auf dem Bitleitungspaar 124, 126 wird auf Vdd/2 gezogen und vom Abgleichtransistor 134 abgeglichen, da das Abgleichsignal (equalization signal) EQ an seinem Gate 132 HIGH-Pegel führt. Die Wortleitungen (WL) 112, 118 und die Spaltenauswahl-(CSL-)Leitungen 146 werden während des Bereitschaftsbetriebs auf LOW-Pegel gehalten. Bei RAMs nach dem Stand der Technik wurde jede Wortleitung von einem einfachen rücksetzbaren Signalspeicher (nicht gezeigt) auf LOW- Pegel geklemmt (sofern sie nicht auf HIGH-Pegel gesetzt wurde).
- Wenn das Übernahmesignal für die Zeilenadresse (row address strobe signal) (RAS) des Chips aktiviert wird, was anzeigt, dass auf die Matrix zugegriffen werden soll, wird EQ auf LOW- Pegel gezogen, wodurch das Bitleitungspaar voneinander und von der Vorladeversorgungsspannung Vdd/2 getrennt wird, so dass die einzelnen Leitungen des Paares auf Vdd/2 schweben. Eine ausgewählte Wortleitung 112 (oder 118) wird auf HIGH-Pegel gesetzt. Das Zugriffsgate 130 der Zelle wird in jeder Zelle 120 auf der ausgewählten Wortleitung 112 eingeschaltet, wodurch der Speicherkondensator 128 der Zelle, auf die zugegriffen wurde, mit der Leitung 124 des Bitleitungspaares verbunden wird. Somit entsteht VSIG, wenn zwischen dem Speicherkondensator 128 und der Leitung 124 eine Ladung übertragen wird. Die andere Leitung 126 des Bitleitungspaares 124, 126 behält ihren Vorladespannungspegel Vdd/2 bei und dient als Bezugsspannung für den Leseverstärker 140.
- Typischerweise ist die Kapazität der Bitleitung um mindestens eine Größenordnung größer als die des Speicherkondensators 128. Folglich ist VSIG normalerweise um mindestens eine Größenordnung kleiner als Vdd. Um die Ladungsübertragung zwischen der Bitleitung 124 und dem Speicherkondensator 128 auf ein Höchstmaß zu steigern, wird die Wortleitung 112 auf Vpp = Vdd + VT erhöht. Somit bleibt eine Leitung des Paares (124 oder 126) auf Vdd/2, während die andere (126 oder 124) auf Vdd/2 + VSIG = (Vdd/2) (1 ± CS)/(CS + CBL) gesetzt wird.
- Nach einer Verzögerung, die ausreicht, um VSIG zu bilden, d. h., um VS auf die Bitleitung zu übertragen, wird der Leseverstärker 140 gesetzt, indem die Leseverstärkerfreigabe-(SAE-)Leitung 142 auf HIGH-Pegel und ihr Gegenstück ( ) 144 anschließend auf LOW-Pegel gesetzt werden. VSIG wird vom Leseverstärker verstärkt und erneut auf das Bitleitungspaar 124, 126 gegeben, der in Abhängigkeit von den in der Zelle 120 gespeicherten Daten die Bitleitung 124, 126 auf "HIGH/LOW" oder "LOW/HIGH" zwingt. Gleichzeitig mit der erneuten Ansteuerung des Bitleitungspaares schreibt der Leseverstärker die gelesenen Daten in die ausgewählte Zelle 120 zurück. Sobald alle Bitleitungen 124, 126 erneut angesteuert wurden, nimmt ein Spaltenauswahlsignal (column select signal) (CSL) HIGH-Pegel an, um den Spaltendecodierer für die Spalte i zu aktivieren. Setzt man also CSL 146 auf HIGH-Pegel, wird dadurch die Spalte i in jeder Teilmatrix 106, auf die zugegriffen wird, ausgewählt, indem das Bitleitungspaar 124, 126 der ausgewählten Spalte i über die Durchgangsgatter 152, 154 mit den LDLs 148, 150 verbunden wird. Eine Ursache für Zellenausfälle ist auf einen unzureichenden (Zellen-)Signalabstand (signal margin) zurückzuführen. Während der ersten Fertigungstests, unter idealen Betriebsbedingungen, erscheinen möglicherweise alle Zellen funktionstüchtig. Beim Schreiben in manche Zellen kann es jedoch vorkommen, dass nicht die ganze Ladung gespeichert oder die Ladung nicht erhalten wird (was als schwache "1" bekannt ist) oder CS nicht vollständig entladen ist (was als schwache "0" bekannt ist). Unter nicht idealen Betriebsbedingungen spiegeln diese Zellen gegebenenfalls nicht ständig die in sie geschriebenen Daten wider. Solch eine fehlerhafte Zelle kann unter Testbedingungen annehmbar erscheinen, wenn sie aber im Systemspeicher eingesetzt wird, kann die Zelle sporadisch ausfallen. Folglich ist es wichtig, solche Zellen (mit unzureichend gespeicherten Datenpegeln) während des Tests festzustellen.
- Fig. 3 stellt ein Bitleitungspaar 124, 126 dar, auf dem der Zellsignalabstand anhand einer Vorgehensweise nach dem Stand der Technik geprüft werden kann. Bei dieser Prüfung nach dem Stand der Technik wird die Bitleitungs-Vorladespannung VPRE verändert. Normalerweise führt ΦEQ 132 während des Zurückspeicherns HIGH-Pegel und während des Lesens LOW-Pegel. Die Vorlade-FETs 156, 158 sind zwischen VPRE und den Bitleitungen 126 beziehungsweise 124 angeschlossen. Unter normalen Betriebsbedingungen wird VPRE auf Vdd/2 gesetzt. Während der Prüfung wird VPRE jedoch absichtlich verändert, um VSIG zu verringern und die Bezugsspannung des Leseverstärkers zu ändern. Da VPRE so geändert wird, dass sie von Vdd/2 abweicht, ist VSIG = CS(VS - VPRE)/(CS + CBL). Wenn VPRE beispielsweise auf einen Wert unter Vdd/2 verringert wird, wird somit der Unterschied zwischen VPRE und 0V verringert, so dass das 0- Datensignal verringert wird.
- Eine Erhöhung oder Verringerung von VPRE wirkt sich jedoch auf den Betrieb des Leseverstärkers 140 in einer Art und Weise aus, die in keinem Zusammenhang mit dem Signalabstand steht. Wenn beispielsweise VPRE < VTN, kann sich keiner der über Kreuz gekoppelten NFETs des Leseverstärkers einschalten, wenn SAE auf HIGH-Pegel gesetzt wird, um die Leseverstärker zu setzen. Das Lesen findet daher durch die wesentlich langsameren, über Kreuz gekoppelten PFETs statt. Um sicherzustellen, dass die Leseverstärker richtig funktionieren, ist es bei RAMs nach dem Stand der Technik folglich nicht möglich, VERE unter den Wert von VTN zu verringern. Da VSIG von VPRE abhängt, ändert sich außerdem der Zeitraum, den die Bildung von VSIG in Anspruch nimmt, wenn VPRE so geändert wird, dass sie sich wesentlich von Vdd/2 unterscheidet. Eine Änderung dieses Zeitraums macht es schwierig festzustellen, ob während der Prüfung auftretende Fehler auf einen unzureichenden Signalabstand zurückzuführen sind und es daher echte Fehler sind, oder ob sie vielmehr dadurch entstanden, dass der Bildung des betreffenden Signals nicht genügend Zeit eingeräumt wurde und es daher keine echten Fehler sind.
- Andere Signalabstand-Prüfschemata nach dem Stand der Technik benötigen zusätzliche Chipfläche für Referenzzellen oder für spezielle Prüfschaltungen. Diese anderen Signalabstand- Prüfschemata nach dem Stand der Technik sind außerdem jedoch auch nicht sehr zuverlässig.
- Die Europäische Patentanmeldung EP-A 574002, auf der die Präambel von Anspruch 1 beruht, legt eine DRAM-Schaltung mit einem Testmodussignal offen, das den Leseverstärker sperrt und ein Bitleitungspaar auf seinem Vorladespannungspegel hält.
- Folglich stellt die Erfindung einen dynamischen Direktzugriffspeicher (DRAM) bereit, der eine Matrix aus in Zeilen und Spalten angeordneten Speicherzellen, eine Wortleitung in jeder Zeile, die auf eine Zeilenadresse anspricht, und ein Paar von komplementären Bitleitungen in jeder Spalte enthält, wobei das DRAM des Weiteren Folgendes umfasst:
- einen Leseverstärker (sense amplifier) in jeder Spalte, der zwischen einem Lesefreigabesignal (sense enable signal) und dem Paar komplementärer Bitleitungen angeschlossen ist;
- eine Bitleitungs-Vorladespannungsquelle, die mit jedem Paar der komplementären Bitleitungen verbunden ist, wobei die Bitleitungs-Vorladespannungsquelle das Paar komplementärer Bitleitungen an eine Bezugsspannung anschließt; und
- ein Prüfsteuermittel, um den Leseverstärker als Antwort auf ein Prüfsteuersignal selektiv gesperrt und die Bitleitungspaare in einem Vorladezustand zu halten;
- und wobei das DRAM dadurch gekennzeichnet ist, dass der Vorladezustand für jedes Prüfsteuersignal einer Folge von Prüfsteuersignalen eine andere Bezugsspannung aufweist.
- In der bevorzugten Ausführungsform wird der Leseverstärker von einer aktiven Leseverstärkerlast (sense amp load) gesperrt, die zwischen dem Leseverstärker und einem Lastfreigabesignal (load enable) angeschlossen ist. Das Prüfsteuermittel enthält ein Mittel, um die aktive Leseverstärkerlast als Antwort auf das Prüfsteuersignal selektiv gesperrt zu halten. Wenn sich das Prüfsteuersignal in einem ersten Zustand befindet, sperrt das Prüfsteuermittel die Bitleitungs-Vorladespannungsquelle als Antwort auf ein erstes Zeitsignal und gibt den Leseverstärker und die aktive Leseverstärkerlast als Antwort auf ein zweites Zeitsignal frei, wobei die Bitleitungen in dem Vorladezustand und der Leseverstärker und die aktive Leseverstärkerlast gesperrt gehalten werden, wenn sich das Prüfsteuersignal in einem zweiten Zustand befindet. Das Lastfreigabesignal wird gegenüber dem Leseverstärker-Freigabesignal verzögert. Der Leseverstärker und die aktive Leseverstärkerlast werden gesperrt, indem das Leseverstärker-Freigabesignal und das Lastfreigabesignal auf der Bezugsspannung gehalten werden.
- Vorzugsweise besteht der Leseverstärker aus einem Paar über Kreuz gekoppelter NFETs, deren Source-Anschlüsse an das Leseverstärker-Freigabesignal angeschlossen sind, und die aktive Leseverstärkerlast besteht aus einem Paar über Kreuz gekoppelter PFETs, deren Source-Anschlüsse an das Lastfreigabesignal angeschlossen sind.
- Typischerweise enthält die Spalte eine Vielzahl von Bitleitungspaaren, wobei jedes Paar der Vielzahl der Bitleitungspaare mit einem Eingang eines Multiplexers verbunden wird, wobei der Leseverstärker zwischen einem Ausgang des Multiplexers und dem Leseverstärker-Freigabesignal angeschlossen wird.
- Von einem anderen Aspekt aus betrachtet, stellt die Erfindung auch einen dynamischen Direktzugriffspeicher (DRAM) bereit, der eine Matrix aus in Zeilen und Spalten angeordneten Speicherzellen, eine Wortleitung in jeder. Zeile, die auf eine Zeilenadresse anspricht, und ein Paar von komplementären Bitleitungen in jeder Spalte enthält, wobei das DRAM des Weiteren Folgendes umfasst:
- einen Leseverstärker in jeder Spalte, der zwischen einem Lesefreigabesignal und dem Paar komplementärer Bitleitungen angeschlossen ist, wobei der Leseverstärker aus einem Paar über Kreuz gekoppelter NFETs besteht, deren Source-Anschlüsse an das Leseverstärker-Freigabesignal angeschlossen sind;
- eine aktive Leseverstärkerlast, die zwischen dem Leseverstärker und einem Lastfreigabesignal angeschlossen ist, wobei die aktive Leseverstärkerlast aus einem Paar über Kreuz gekoppelter PFETs besteht, deren Source-Anschlüsse an das Lastfreigabesignal angeschlossen sind;
- eine Bitleitungs-Vorladespannungsquelle, die mit jedem Paar der komplementären Bitleitungen verbunden ist, wobei die Bitleitungs-Vorladespannungsquelle zwischen dem Paar komplementärer Bitleitungen und einer Bezugsspannung angeschlossen ist; und
- einem Prüfsteuermittel, um den Leseverstärker und die aktive Leseverstärkerlast als Antwort auf ein Prüfsteuersignal selektiv gesperrt und die Bitleitungspaare in einem Vorladezustand zu halten.
- Von noch einem weiteren Aspekt aus betrachtet, stellt die Erfindung auch einen dynamischen Direktzugriffspeicher (DRAM) bereit, der eine Matrix aus in Zeilen und Spalten angeordneten Speicherzellen, eine Wortleitung in jeder Zeile, die auf eine Zeilenadresse anspricht, und eine Vielzahl von komplementären Bitleitungspaaren in jeder Spalte enthält, wobei das DRAM des Weiteren Folgendes umfasst:
- einen Multiplexer in jeder Spalte, wobei jedes der Vielzahl der Bitleitungspaare mit einem Eingang des Multiplexers verbunden ist;
- einen Leseverstärker in jeder Spalte, der zwischen einem Lesefreigabesignal und einem Ausgang des Multiplexers angeschlossen ist, wobei der Leseverstärker aus einem Paar über Kreuz gekoppelter NFETs besteht, deren Source-Anschlüsse an das Leseverstärker-Freigabesignal angeschlossen sind;
- eine aktive Leseverstärkerlast, die zwischen dem Leseverstärker und einem Lastfreigabesignal angeschlossen ist, wobei die aktive Leseverstärkerlast aus einem Paar über Kreuz gekoppelter PFETs besteht, deren Source-Anschlüsse an das Lastfreigabesignal angeschlossen sind;
- eine Bitleitungs-Vorladespannungsquelle, die mit jedem Paar der komplementären Bitleitungen verbunden ist, wobei die Bitleitungs-Vorladespannungsquelle zwischen dem Paar komplementärer Bitleitungen und einer Bezugsspannung angeschlossen ist; und
- ein Prüfsteuermittel, um die Bitleitungs-Vorladespannungsquelle als Antwort auf ein erstes Zeitsignal zu sperren und den Leseverstärker und die aktive Leseverstärkerlast als Antwort auf ein zweites Zeitsignal freizugeben, wenn sich das Prüfsteuersignal in einem ersten Zustand befindet, wobei die Bitleitungen in dem Vorladezustand und der Leseverstärker und die aktive Leseverstärkerlast gesperrt gehalten werden, wenn sich das Prüfsteuersignal in einem zweiten Zustand befindet.
- Der vorstehend beschriebene Lösungsansatz vereinfacht den Test von Halbleiterspeichern und verringert die dafür notwendige Zeit, wobei insbesondere die ersten Aussonderungstests der Halbleiterspeicherchips vereinfacht und der Zeitaufwand verringert werden, der notwendig ist, um defekte Halbleiterspeicherchips festzustellen. Außerdem wird die Prüfgenauigkeit bei RAM-Signalen erhöht, und testbedingte Störungen während RAM-Zellsignalabstandtests werden verringert. Darüber hinaus wird die ausschließlich für den Signaltest vorgesehene RAM-Chipfläche reduziert.
- In der bevorzugten Ausführungsform verwendet eine Steuerschaltung die Abgleichspannung zur Sperrung des Leseverstärkers. Somit kann der Zellsignalabstand auf eine neue Art und Weise geprüft werden. Statt wie bei Signalabstandprüfungen nach dem Stand der Technik die Bezugsspannung des Leseverstärkers zu ändern, kann der Zellsignalabstand geprüft werden, indem das Zellensignal VS geändert wird. VS kann so gewählt werden, dass sich sowohl ein HIGH-als auch ein LOW-Signalabstand feststellen lässt. Ein Bitleitungspaar wird über ein Paar hochohmiger Durchgangsgatter (pass gates) an einen Leseverstärker angeschlossen. Während des Lesens wirken die hochohmigen Durchgangsgatter in Verbindung mit der auf dem Bitleitungspaar gespeicherten Ladung praktisch als eine hochohmige passive Last für den Leseverstärker. Eine Steuerschaltung schaltet den Bitleitungsabgleich selektiv ein und aus, während sie dem Leseverstärker und einer aktiven Leseverstärkerlast gleichzeitig entweder die Abgleichspannung oder vorgegebene Spannungen zuführt. Nachdem er gesetzt wurde, wird der Leseverstärker außerdem über niederohmige Spaltenauswahl-Durchgangsgatter selektiv an LDLs angeschlossen. Folglich entlädt der Leseverstärker schnell eines der angeschlossenen LDL-Paare, während die Bitleitungsspannung weitgehend unverändert bleibt. Somit werden Daten vom Leseverstärker an einen zweiten Leseverstärker und chipextern weitergereicht. Nachdem die Daten auf die LDLs gegeben wurden, gibt die Steuerschaltung die aktive Leseverstärkerlast frei, um die HIGH-Seite des Leseverstärkers auf HIGH-Pegel zu heben.
- In der bevorzugten Ausführungsform enthält das DRAM eine Matrix aus in Zeilen und Spalten angeordneten Speicherzellen, eine Wortleitung in jeder Zeile, die auf eine Zeilenadresse anspricht, und ein Paar von komplementären Bitleitungen in jeder Spalte, und darüber hinaus enthält das DRAM einen Leseverstärker in jeder Spalte, der zwischen einem Lesefreigabesignal und den komplementären Bitleitungspaaren angeschlossen ist; eine Bitleitungs-Vorladespannungsquelle, die mit jedem Paar der komplementären Bitleitungen verbunden ist, wobei die Bitleitungs-Vorladespannungsquelle zwischen dem Paar komplementärer Bitleitungen und einer Bezugsspannung angeschlossen ist; und eine Prüfsteuerschaltung, um den Leseverstärker als Antwort auf ein Prüfsteuersignal selektiv gesperrt und die Bitleitungspaare in einem Vorladezustand zu halten. Der Leseverstärker wird von einer aktiven Leseverstärkerlast gesperrt, die zwischen dem Leseverstärker und einem Lastfreigabesignal angeschlossen ist. Die Prüfsteuerschaltung enthält auch ein Mittel, um die aktive Leseverstärkerlast als Antwort auf das Prüfsteuersignal selektiv gesperrt zu halten.
- In dieser Ausführungsform sperrt die Prüfsteuerschaltung vorzugsweise die Bitleitungs-Vorladespannungsquelle als Antwort auf ein erstes Zeitsignal und gibt den Leseverstärker und die aktive Leseverstärkerlast als Antwort auf ein zweites Zeitsignal frei, wenn sich das Prüfsteuersignal in einem ersten Zustand befindet. Die Bitleitungen werden in dem Vorladezustand und der Leseverstärker und die aktive Leseverstärkerlast gesperrt gehalten, wenn sich das Prüfsteuersignal in einem zweiten Zustand befindet. Der Leseverstärker und die aktive Leseverstärkerlast werden gesperrt, indem das Leseverstärker- Freigabesignal und das Lastfreigabesignal auf der Bezugsspannung gehalten werden.
- Vorzugsweise wird ein Bitleitungspaar über ein Paar hochohmiger Durchgangsgatter an den Leseverstärker angeschlossen. Während des Lesens wirken die hochohmigen Durchgangsgatter in Verbindung mit der auf dem Bitleitungspaar gespeicherten Ladung praktisch als eine hochohmige passive Last für den Leseverstärker. Eine Steuerschaltung schaltet den Bitleitungsabgleich selektiv ein und aus, während sie dem Leseverstärker gleichzeitig entweder die Abgleichspannung oder vorgegebene Spannungen zuführt, um den Leseverstärker freizugeben. Nachdem er gesetzt wurde, wird der Leseverstärker außerdem über niederohmige Spaltenauswahl-Durchgangsgatter selektiv an LDLs angeschlossen, die auf Vdd vorgeladen werden. Die Spaltenauswahl-Durchgangsgatter, bei denen es sich um NFETs handelt, gestatten es, Daten auf die LDLs zu geben, bevor die aktive Leseverstärkerlast gesetzt wird, obwohl die LDLs auf Vdd vorgeladen sind. Der NFET-Schwellenwert verhindert, dass die Vorladespannung Vdd auf den LDLs die gelesenen Daten zerstört. Der Leseverstärker entlädt schnell eines der angeschlossenen LDL-Paare, während die Bitleitungsspannung weitgehend unverändert bleibt. Somit werden Daten vom Leseverstärker an einen zweiten Leseverstärker und chipextern weitergereicht. Nachdem die Daten auf die LDLs gegeben wurden, gibt die Steuerschaltung die aktive Leseverstärkerlast frei, um die HIGH-Seite des Leseverstärkers auf HIGH-Pegel zu ziehen. Schließlich wird die Gatterspannung an den hochohmigen Durchgangsgattern erhöht, um ihren Auswahlwiderstand zu verringern, damit die gelesenen Daten schnell in die Matrix zurückgeschrieben werden können.
- Da die Abgleichspannung von der Steuerschaltung bereitgestellt wird, um den Leseverstärker zu sperren, lässt sich außerdem der Zellsignalabstand in verbesserter Weise prüfen. Statt die Bezugsspannung des Leseverstärkers zu ändern, was bei Signalabstandprüfungen nach dem Stand der Technik stattfindet, kann der Zellsignalabstand geprüft werden, indem das Signal, das in die Zelle geschrieben wird, geändert wird. VS kann so gewählt werden, dass sich sowohl ein HIGH- als auch ein LOW- Signalabstand feststellen lässt.
- Bevorzugte Ausführungsformen der Erfindung werden nun lediglich anhand eines Beispiels ausführlich beschrieben, wobei auf die folgenden Seiten Bezug genommen wird:
- Fig. 1 ist eine schematische Darstellung eines erweiterten E/A- RAMs nach dem Stand der Technik;
- Fig. 2A ist eine Schnittdarstellung auf Transistorebene von einem Segment nach dem Stand der Technik;
- Fig. 2B ist ein Zeitdiagramm für den Querschnitt von Fig. 2A;
- Fig. 3 stellt einen RAM-Bitleitungsabgleich dar, der gemäß dem Verfahren nach dem Stand der Technik geprüft werden kann;
- Fig. 4A bis Fig. 4C sind schematische Darstellungen eines Querschnitts durch eine Matrix, einer Leseschaltung und einer Steuerlogik entsprechend der bevorzugten Ausführungsform der vorliegenden Erfindung;
- Fig. 5 ist ein Zeitdiagramm für das RAM der Fig. 4A bis 4C zur Feststellung des Zellsignalabstands; und
- Fig. 6 ist ein Flussdiagramm, um den DRAM-Zellsignalabstand zu prüfen.
- Fig. 4A stellt schematisch einen Querschnitt durch eine Matrix dar, wobei ein Leseverstärker von zwei Bitleitungspaaren gemeinsam benutzt wird, obgleich in anderen Ausführungsformen jeder Leseverstärker mit einem einzigen Bitleitungspaar oder mit mehr als zwei Bitleitungspaaren verbunden sein kann. Fig. 4B ist eine Prinzipskizze der Steuerlogik für die Matrix von Fig. 4A, und Fig. 40 ist ein Blockschaltbild des Leseverstärkers, des Spaltenschalters (column switch) und des Multiplexers von Fig. 4A.
- Fig. 4A zeigt den Leseverstärker 166, der von zwei Bitleitungspaaren, einem rechten Paar und einem linken Paar, gemeinsam benutzt wird. Der Einfachheit halber sind diese Paare und die Elemente in jedem Paar mit "L" und "R" gekennzeichnet. Somit ist die Zelle im linken Paar mit der Bezugszahl 160L und die Zelle im rechten Paar mit der Bezugszahl 160R gekennzeichnet. Jedes Bitleitungspaar enthält eine von einer Wiederherstellungsleitung (restore line) 163L, 163R angesteuerte Abgleichschaltung 162L, 162R, die im Wesentlichen so arbeitet, wie vorstehend beschrieben wurde. Außerdem wird jedes Bitleitungspaar in dieser Konfiguration mit gemeinsam benutztem Leseverstärker über ein Paar hochohmiger Durchgangsgatter 164L oder 164R, die die Hälfte eines Multiplexers (Mux) bilden, mit dem Leseverstärker verbunden. Jedes Paar wird hier als eine Multiplexerhälfte 164L, 164R bezeichnet. Der Multiplexer 164 (164L kombiniert mit 164R) wird von den Auswahlleitungen 165L beziehungsweise 165R gesteuert, um das ausgewählte Bitleitungspaar selektiv mit dem Leseverstärker 166 zu verbinden. Der Leseverstärker 166 besteht aus einem Paar über Kreuz gekoppelter NFETs 168, 170 und wird von ΦN von der Steuerschaltung 185 in Fig. 4B freigegeben. ΦN wird an die Source-Anschlüsse der NFETs 168, 170 angeschlossen. Der Ausgang des Leseverstärkers 166 wird mit dem Multiplexer 164 am Leseverstärker-Ausgangspaar BL, verbunden.
- Der Leseverstärker ist so ausgelegt, dass er die Kapazität auf BL, auf ein Mindestmaß herabsetzt, so dass das Bitleitungspaar während einer Leseoperation einen geringen RC in Multiplexerrichtung sieht, wie durch den Pfeil mit der Bezeichnung Isi, in Fig. 4C angegeben ist. Im Gegensatz dazu sieht der Leseverstärker 166 einen hohen RC in Multiplexerrichtung, wie durch den Pfeil mit der Bezeichnung ISA in Fig. 4C angegeben ist. Wenn der Leseverstärker über eine Multiplexerhälfte 164L, 164R mit einem Bitleitungspaar verbunden ist,. wird das Signal auf dem Bitleitungspaar dem Leseverstärker daher weitgehend unbeeinflusst zugeführt. Wenn der Leseverstärker 166 jedoch gesetzt wird, wirken die Durchgangsgatter des Multiplexers als Lastwiderstände für den Leseverstärker, und die Spannungen auf dem Bitleitungspaar bleiben weitgehend unbeeinflusst.
- Daten vom Leseverstärker werden dem Spaltenschalter 176 bereitgestellt, bei dem es sich um ein Paar niederohmige NFET- Durchgangsgatter 178, 180 handelt. Der Spaltenschalter 176 verbindet den Ausgang des Leseverstärkers 166 an BL, mit den lokalen Datenleitungen (LDLs) 182, 184, wenn CSL, 186 HIGH- Pegel führt. Diese Durchgangsgatter 178, 180 des Spaltenschalters haben einen wesentlich geringeren Einschalt- Widerstand als die Durchgangsgatter der Multiplexerhälfte 164L, 164R. Wenn der gesetzte Leseverstärker 166 über den Spaltenschalter 176 mit den LDLs verbunden wird, ist der Primärstrom durch den Leseverstärker 166 daher ILDL von den LDLs, obwohl eine Multiplexerhälfte 164L, 164R ausgewählt bleibt und weiterhin Strom durch die ausgewählte Multiplexerhälfte fließt. Da der Spaltenschalter 176 aus einem Paar NFETs besteht, wird die mögliche Störung, die dadurch entstehen kann, dass die (auf Vdd) geladenen LDL-Kapazitäten mit dem Leseverstärker gekoppelt werden, praktisch ausgeschlossen. Aufgrund der Schwellenspannung der NFETs dämpfen die Durchgangsgatter der NFETs wirkungsvoll die Rauscheffekte, die in eine solche Verbindung normalerweise eingeführt werden. Somit wird die mögliche Störung ausgeschlossen. Die LDLs 182, 184 werden über die MDLs mit einem herkömmlichen Leseverstärker (nicht gezeigt) verbunden. Dieser zweite Leseverstärker verbessert die Leistungsfähigkeit, indem er das Ausgangssignal des Leseverstärkers 166 verstärkt, sobald der Leseverstärker 166 ein ausreichendes Signal auf die LDLs 182, 184 gibt.
- Nachdem die Daten auf die LDLs gegeben wurden, speichert eine aktive Leseverstärkerlast, ein Paar über Kreuz gekoppelter PFETs 172, 174, die mit dem Ausgangspaar BL, des Leseverstärkers 166 verbunden sind, die dabei gelesenen Daten im Signalspeicher zwischen, liefert den Vdd-HIGH-Pegel und nimmt während einer normalen Schreiboperation eine Verstärkung vor. ΦP, das Freigabesignal der aktiven Leseverstärkerlast von der Steuerschaltung 185, wird an die Source-Anschlüsse der über Kreuz gekoppelten PFETs 172, 174 angeschlossen.
- Im Gegensatz zu den Leseschemata der DRAMs nach dem Stand der Technik, die in der vorstehend erwähnten US-Patentschrift 5 267 214 offen gelegt sind, sind diese beiden über Kreuz gekoppelten PFETs nicht Teil des Leseverstärkers. Somit lehrt Fujishima ein RAM, bei dem die Bitleitungen über niederohmige Durchgangsgatter mit dem Leseverstärker verbunden sind. Der geringe Widerstand der Durchgangsgatter nach Fujishima wird weiter verringert, wenn, nachdem die NFET-Hälfte des Leseverstärkers freigegeben und gesetzt wurde, die Ansteuerung der Bitleitungs-Durchgangsgatter auf einen Wert über Vdd bei gleichzeitiger Freigabe des PFET-Teils des Leseverstärkers erhöht wird. An diesem Punkt führt der Leseverstärker dem Bitleitungspaar wieder den Nennspannungspegel zu. Erst nachdem diese PFET-Hälfte des Leseverstärkers nach Fujishima gesetzt wurde, sind die Spaltenauswahl-Durchgangsgatter geöffnet, wodurch Daten mit Verzögerung außerhalb des Chips gelangen.
- Wie vorstehend beschrieben wurde, wurden im Gegensatz dazu Daten bereits chipextern weitergereicht, bevor diese aktive Last gesetzt wurde. Außerdem wurde die Zugriffszeit nicht verlängert, um das Bitleitungspaar zu entladen und auf Nennspannungspegel aufzuladen, bevor die Daten vom Chip weg übertragen werden. Statt dessen wird das Bitleitungspaar auf Nennspannungspegel geladen, nachdem die Daten chipextern an einen wartenden Benutzer weitergereicht und auch nachdem die PFET-Lasten 172, 174 gesetzt wurden.
- In der bevorzugten Ausführungsform der vorliegenden Erfindung wird die Multiplexer-Auswahlleitung auf über Vdd erhöht, nachdem das erste Bit eines Blocks gelesen wurde, um dem Bitleitungspaar vom Leseverstärker 166 und der aktiven Leseverstärkerlast Nennspannungspegel zuzuführen. Wenn die Multiplexersteuerung auf über Vdd erhöht wird, fließt praktisch der gesamte Strom des Leseverstärkers ISA an das/von dem Bitleitungspaar.
- Die spezielle Steuerschaltung 185 von Fig. 4B ermöglicht sowohl die normale Steuerung als auch die prüfspezifische Steuerung der Matrix, des Leseverstärkers und der aktiven Leseverstärkerlast. Das Eingangssignal der Steuerschaltung 185, das Prüfsteuersignal TSIG, bleibt auf HIGH-Pegel und wird nur während der Prüfung auf LOW-Pegel gesetzt. Im NAND-Gatter 190 wird Tsrc mit USA durch logisches NAND verknüpft, um das Leseverstärker-Freigabesignal zu erzeugen. wird direkt an die Gates der NFETs 192, 194 angeschlossen, die zwischen VpRe und ΦP beziehungsweise ΦN angeschlossen sind. Folglich wählt der Zustand von den Pegel von sowohl dem Leseverstärkerfreigabe/Sperr-Phasensignal ΦN und dem Freigabe/Sperr-Phasensignal ΦP der aktiven Leseverstärkerlast aus. ist das Ezngangssignal in den Inverter 196. Das Ausgwangssignal des Inverters 196, SAE, wird an das Gate des NFET 198 angeschlossen, das zwischen ΦN und Masse angeschlossen ist. ist auch das Eingangssignal der Verzögerungsschaltung 200, deren Ausgangssignal an das Gate des PFET 202 angeschlossen wird. PFET 202 ist zwischen Vdd und ΦP angeschlossen, um den über Kreuz gekoppelten PFETs 172, 174 einen entsprechenden Pfad zu Vdd bereitzustellen.
- TSIG wird in einem oder mehreren NAND-Gattern, die durch das einzelne NAND-Gatter 204 dargestellt sind., ebenfalls durch logisches NAND mit ΦEQ verknüpft, um ΦPREL und ΦPRER (ΦPREL,R) zu erzeugen. ΦEQ besteht vorzugsweise aus zwei unabhängigen Signalen ΦEQL und ΦEQR' die jeweils mit TSIG durch logisches NAND verknüpft werden. Alternativ dazu kann ein zusätzliches L/R- Auswahlsignal mit ΦEQ und TSIG durch logisches NAND verknüpft werden, um ΦPRELR zu erzeugen. Optional können ΦPREL und ΦPRER einfach identische Signale sein, die durch die logische NAND- Verknüpfung von ΦEQ und TSIG erzeugt werden.
- Im stationären Zustand, während des Bereitschaftsmodus, führt HIGH-Pegel, und TSIG führt normalerweise HIGH-Pegel. Sowohl ΦEQ als auch ΦP auf weisen LOW-Pegegel auf, wodurch ΦPREL,R und auf HIGH-Pegel gehalten werden, so dass die Bitleitungen und sowohl ΦN als auch ΦP auf VPRE liegen (um den Leseverstärker 166 zu sperren). Während eines Zugriffs jedoch, nachdem SAE HIGH-Pegel führt ( und weisen LOW-Pegel auf), besitzt ΦP HIGH-Pegel (auf Vdd), und ΦN besitzt LOW-Pegel (liegt auf Masse). Somit stellt der NFET 198 dem Leseverstärker 166 selektiv einen Pfad nach Masse bereit, wenn er eingeschaltet wird, und der PFET 202 stellt der aktiven Leseverstärkerlast selektiv einen Pfad nach Vdd bereit, wenn er eingeschaltet wird.
- wird von der Verzögerungsschaltung 200 verzögert, bis der Leseverstärker gesetzt wurde, und durch den Spaltenschalter 176 auf die LDLs 182, 184 gegeben. In der bevorzugten Ausführungsform der vorliegenden Erfindung ist die Verzögerungsschaltung 200 eine einfache Polysilizium-RC- Verzögerungsschaltung mit Invertern, um deren Signal umzuformen. In einer anderen alternativen Ausführungsform wird die Verzögerungsschaltung 200 aus einer geradzahligen Anzahl von in Reihe geschalteten Invertern, genauer gesagt zwischen 6 und 8 Invertern, gebildet.
- Fig. 5 ist ein Zeitdiagramm, um eine Signalabstandprüfung an der Matrix von Fig. 4A durchzuführen, wobei in der bevorzugten Ausführungsform der vorliegenden Erfindung die Logik von Fig. 4B verwendet wird. Fig. 6 ist ein Flussdiagramm, um ein DRAM gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung zu testen. Normalerweise werden Tsrc auf HIGH-Pegel gesetzt und VPRE auf Vdd/2 gehalten. , das eine typische DRAM- Auswahlfunktion bereitstellt, steuert eine typische Zeitsteuerungskette an, die die Wortleitung WL, das Bitleitungs-Abgleichsignal FEQ und das Leseverstärker- Freigabesignal ΦSA auswählt und ansteuert. Unter normalen Betriebsbedingungen wird VPRE auf Vdd/2 gehalten, und nur während der Prüfung wird ihr Spannungspegel davon abweichend verändert. Während der Prüfung wird VPRE von einer steuerbaren, variablen Spannungsquelle geliefert, die eine von einem Testgerät gesteuerte Versorgungsspannung bereitstellt. Alle anderen Spannungen werden innerhalb ihrer normalen Betriebsgrenzen gehalten (oder während der Prüfung möglichst etwas außerhalb dieser Grenzen).
- Die NFETs 192, 194 schließen VPRE normalerweise im Bereitschaftsmodus an ΦN und ΦP an, wenn HIGH-Pegel führt, aber auch während der Prüfung, wenn sowohl TSIG als auch LOW-Pegel besitzen. ΦPREL, ΦPRER besitzen nur LOW-Pegel, wenn sowohl das Abgleichsignal ΦEQ als auch das Prüfsteuersignal TSIG HIGH-Pegel führen. Somit wird das Leitungspaar in jedem Bitleitungspaar zusammengeschaltet und auf VPRE gesetzt, wenn HIGH-Pegel führt, aber auch während der Prüfung, wenn sowohl TSIG als auch LOW-Pegel besitzen. VPRE wird während des Lesevorgangs von den Bitleitungen und dem Leseverstärker getrennt. ΦP, ΦN und ΦPREL,R sind vorzugsweise gemeinsame Leitungen, die mehreren Bitleitungen bereitgestellt werden. Alternativ dazu kann die Steuerung von ΦP, ΦN und ΦPREL,R einzeln für jedes Bitleitungspaar erzeugt werden.
- Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung ist die Messung des Zellsignalabstands somit im Grunde ein in zwei Schritten erfolgender Test. Zuerst wird in einem Schritt 240 "Block schreiben" ein reduziertes Signal in alle Zellen 160L, 160R geschrieben. Während dieses ersten Schrittes 240 wird der Spannungspegel der Bitleitungen auf einen Prüfspannungspegel VTEST gezwungen. VTEST ist ein Pegel, der von Vdd oder Masse um einen Bruchteil von Vdd abweicht. Durch das Laden der Prüfspannung wird praktisch eine schwache "1" oder "0" in die Matrix geschrieben. Im zweiten grundlegenden Schritt 242 wird die Matrix dann gelesen, normalerweise um festzustellen, ob das reduzierte Signal richtig gelesen werden kann. Indem man diese beiden grundlegenden Schritte und weitere zusätzliche Schritte durchführt, die hier beschrieben werden, kann der Signalabstand eines DRAMs festgestellt werden.
- Zuerst beginnt also der Schritt 240 "Block schreiben", wenn und TSIG, auf LOW-Pegel gesetzt werden (Schritt 244). Dann wird VPRE auf VTEST erhöht oder verringert (in diesem Beispiel verringert) (Schritt 246). Da TSIG LOW-Pegel besitzt, werden alle Wortleitungen WLL und WLR gleichzeitig auf HIGH-Pegel gesetzt, um das schwache Signal (VPRE) in die gesamte Matrix zu schreiben. Optional kann nur ein Teil der Matrix geprüft werden, indem eine einzelne Wortleitung oder ein Teil der Wortleitungen ausgewählt und angesteuert wird. Das Zeitabgleichsteuerungs-Phasensignal ΦEQ wird mit den Wortleitungen WLL und WLR wie während eines normalen Zugriffszyklus auf HIGH-Pegel gesetzt. Da TSIG jedoch LOW-Pegel besitzt, wird ΦEQ gesperrt, so dass FPREL,R HIGH-Pegel behält. Sobald die Wortleitungen HIGH-Pegel führen, nimmt auch das Zeitsteuerungsphasensignal des Leseverstärkers ΦSA zu, wird aber ebenfalls gesperrt, weil TSIG LOW-Pegel besitzt. Folglich behalten ΦP und ΦN VPRE bei, und der Leseverstärker 166 bleibt gesperrt. Nachdem der Prüfspannungspegel (VPRE) als VS in allen Zellen gespeichert wurde, nimmt HIGH-Pegel an, wodurch die Schreiboperation beendet und das RAM in den Bereitschaftsmodus (Vorladezustand) versetzt wird. Der Leseverstärker bleibt während der gesamten Schreiboperation des Blocks gesperrt, und die Bitleitungen verbleiben auf VPRE, da ΦN und ΦP auf VPRE gehalten sind, und die Vorlade- (Abgleich-)Signale FPREL,R behalten HIGH-Pegel.
- Sobald die Schreiboperation des Blocks abgeschlossen ist, wird der Zustand des RAMs wieder hergestellt (Schritt 248), indem es in den Bereitschaftsmodus versetzt und in seinen normalen Betriebszustand zurückgeführt wird. Indem auf HIGH-Pegel gesetzt wird (Schritt 250), nehmen alle Wortleitungen und LOW-Pegel an. Als Nächstes wird im Schritt 252 VPRE wieder auf Vdd/2 gesetzt, wodurch alle Bitleitungspaare sowie ΦN und ΦP wieder auf Vdd/2 gezogen werden. TSIG wird auf LOW-Pegel gehalten, bis VPRE wieder den Spannungspegel Vdd/2 hat. Sobald TSIG HIGH-Pegel annimmt (Schritt 252), ist der Schritt 240, in dem der Block geschrieben wird, abgeschlossen, und das RAM befindet sich in seinem normalen Betriebszustand.
- Im Anschluss an den Schritt 240, in dem der Block geschrieben wird, wird die RAM-Matrix gelesen (Schritte 254, 256), um festzustellen, ob der Signalgrenzwert einer beliebigen Zelle überschritten wurde (Schritt 258). Ein korrektes Ergebnis während der Leseoperation zeigt an, dass der Signalgrenzwert nicht überschritten wurde (Schritt 260) und dass noch etwas Signalabstand bleibt. Wenn sich jede Zelle trotz des verringerten Signalpegels VS daher richtig liest (Schritt 258) (als LOW-Pegel in diesem Beispiel), wird die gesamte Prüfung mit einem etwas reduzierten Signal wiederholt (Schritt 262) (einem etwas höheren Pegel von VPRE in diesem Beispiel). Diese Prüfung kann so lange wiederholt werden, bis zumindest einige Zellen ausfallen, was anzeigt, dass der Signalgrenzwert überschritten wurde (Schritt 264), wodurch die Prüfung 266 beendet wird. In dem Beispiel von Fig. 5 liefert der verringerte Signalpegel VS ein falsches Ergebnis, wenn der Leseschritt anzeigt, dass in mindestens einer Zelle ein HIGH gespeichert ist.
- Während des Leseschritts 242 in Fig. 5 wird TSIG folglich auf HIGH-Pegel gehalten, und VRRE behält Vdd/2 bei. Der Leseschritt 242 beginnt mit der zweiten Periode, in der LOW-Pegel besitzt. Wenn ΦEQL,R zunimmt, da TSIG HIGH-Pegel behält, fällt ΦPRE ab, wodurch die Abgleicheinheiten 210, 212 abgeschaltet und die Bitleitungspaare von VPRE getrennt werden, indem die NFETs 214, 216, 218 und 220 abgeschaltet werden. Eine Wortleitung WLL nimmt zu, wodurch eine Zelle 160L (mit ihrem verringertem VS) mit dem Bitleitungspaar BLL, verbunden wird (mit BLL bei diesem ersten Lesezugriff). Nachdem das reduzierte Signal VS auf das Bitleitungspaar BLL, gegeben wurde, nimmt ΦSA wieder zu, wodurch dieses Mal auf LOW-Pegel gesetzt wird. Das auf LOW-Pegel gesetzte schaltet die NFETs 192, 194 ab, wodurch ΦP und ΦN von VPRE getrennt werden. Gleichzeitig wird im Inverter 196 invertiert, wodurch SAE auf HIGH-Pegel gesetzt wird. Das auf HIGH-Pegel gesetzte SAE schaltet den NFET 198 ein, um % auf Masse zu ziehen, wodurch der Leseverstärker 166 gesetzt wird. In Abhängigkeit von VSIG zieht der Leseverstärker eines seiner Ausgangssignale BL, auf LOW-Pegel.
- Wenn der Leseverstärker 166 gesetzt ist, wirkt die ausgewählte Multiplexerhälfte 164L als äußerst hochohmiger Lastwiderstand für den Leseverstärker 166. Obwohl eine Seite des Leseverstärkers auf Masse gezogen ist, begrenzt die ausgewählte Multiplexerhälfte 164L somit den Strom, den der Leseverstärker von dem Bitleitungspaar zieht, und die Bitleitungen bleiben weitgehend in ihrem Lesezustand Vdd/2 und VSIG. Es versteht sich von selbst, dass der Leseverstärker, nachdem sich die Bitleitungen ausreichend lange in diesem Zustand befanden, eines der Bitleitungspaare über den Multiplexer 164 auf Masse entladen würde.
- Nachdem der Leseverstärker gesetzt wurde, wird CSL&sub1; auf HIGH- Pegel gesetzt und öffnet dadurch den Spaltenschalter 176, der die lokalen Datenleitungen 182, 184 mit den Ausgängen BL beziehungsweise des Leseverstärkers verbindet. Im Gegensatz zu der ausgewählten Multiplexerhälfte 164L ist das Verhältnis der Breite zur Länge (W/L) der Durchgangsgatter 178, 180 des Spaltenschalters wesentlich höher, und sie haben daher einen deutlich geringeren Widerstand. Die Durchgangsgatter 178, 180 des Spaltenschalters sind so ausgelegt, dass bei Auswahl des Spaltenschalters 176 der größte Teil des Stroms, der in den Leseverstärker fließt, von den LDLs kommt, wobei die ausgewählte Multiplexerhälfte 164L sehr wenig Strom von dem Bitleitungspaar bereitstellt. Außerdem begrenzen die NFET- Durchgangsgatter 178 und 180 die Spannung, die dem Leseverstärker 166 von den LDLs zugeführt wird, wodurch verhindert wird, dass die darin gelesenen Daten zerstört werden.
- Folglich werden fast gleichzeitig Daten gelesen, auf die LDLs 182, 184 gegeben und anschließend auf die MDLs weitergereicht, um sie in einem zweiten Leseverstärker (nicht gezeigt) erneut zu lesen. Dies alles geschieht, bevor die über Kreuz gekoppelten PFETs 172, 174 gesetzt werden. Dadurch wird die Latenzzeit gegenüber DRAMs nach dem Stand der Technik beträchtlich reduziert, was einen bedeutenden Vorteil darstellt.
- Anschließend durchläuft die Verzögerungsschaltung 200 und zieht das Gate des PFET 202 auf LOW-Pegel, wodurch ΦP auf Vdd gesetzt wird. Mit FP auf Vdd zieht die aus den über Kreuz gekoppelten PFETs 172, 174 bestehende aktive Leseverstärkerlast die schwebende Seite des Leseverstärkers auf HIGH-Pegel, d. h. auf Vdd. Schließlich wird die Spannung in der Auswahlleitung für die ausgewählte Multiplexerhälfte 165L oder 165R erhöht, um den Auswahlwiderstand des Multiplexers zu verringern, so dass Daten schnell auf das Bitleitungspaar BL, gezwungen werden können, und folglich wird ein Nennspannungspegel in die Zelle zurückgeschrieben.
- Nach jeder Leseoperation während der Prüfung nimmt zu, um die Leseoperation zu beenden und das RAM in den Bereitschaftsmodus zu zwingen. Somit setzt ein ansteigendes die Wortleitung WLL zurück, indem es sie auf LOW-Pegel zieht. Nachdem die Spannung in der Wortleitung abgefallen ist, wird ΦSA auf LOW-Pegel gezogen. ΦSA wird wieder vom NAND-Gatter 190 invertiert, wodurch auf HIGH-Pegel gesetzt wird, um ΦP und ΦN über die NFETs 192, 194 auf VPRE zu ziehen. Sobald der Leseverstärker gesperrt ist, wird das Abgleichsignal ΦEQ auf LOW-Pegel gezogen, und das NAND-Gatter 204 invertiert ΦEQ, um ΦPREL,R auf HIGH-Pegel zu setzen. Mit ΦPREL,R auf HIGH-Pegel sind die Abgleich-NFETs 210, 212 somit eingeschaltet, um das Bitleitungspaar wirksam zusammenzuschließen, während VPRE (auf Vdd/2) die NFETs 214, 216, 218 und 220 zu den Bitleitungspaaren durchläuft.
- Dieser typische Lesezugriff wird wiederholt, wie durch den anschließenden Abfall von RAS in Fig. 5 dargestellt ist, bis alle interessierenden Zellen gelesen und folglich geprüft wurden. Wenn eine Zelle, auf die zugegriffen wird, während einer beliebigen Leseoperation kein ausreichendes Bitleitungssignal bereitstellt, liest der Leseverstärker sie nicht richtig (Ausfall). Wenn die Matrix mit schwachen Einsen gefüllt ist, werden bei einem falschen Ergebnis folglich eine oder mehrere Nullen gelesen und umgekehrt. Wie vorstehend erwähnt wurde, überschreitet der Signalabstand die Prüfspannung (die während der Schreiboperation des Blocks an VPRE angelegt wird), wenn keine Zellen ausfallen, nachdem alle Zellen gelesen worden sind. Indem dieser Test wiederholt durchgeführt und in jedem Wiederholungslauf ein etwas weiter reduziertes Signal (d. h. mit einem etwas höheren Pegel von VPRE in diesem Beispiel) verwendet wird, bis Zellen ausfallen, kann der Signalabstand festgestellt werden. Nachdem die Matrixzellen auf den Signalabstand auf einem Logikpegel geprüft wurden (in diesem Beispiel auf einem LOW-Pegel, um den Signalabstand von "null" zu prüfen), kann dieser Test auch für den anderen Logikpegel (d. h. den HIGH-Pegel) wiederholt werden. Der Signalabstand für den anderen Logikpegel kann festgestellt werden, indem VERe während der Blockmatrix-Schreiboperation entsprechend erhöht wird (z. B. auf über Vdd/2) und die Matrix dann normal gelesen wird, wie vorstehend beschrieben wurde.
- Schwache Zellen, die durch das obige Prüfverfahren festgestellt werden, können durch integrierte redundante Spalten- oder Wortleitungen ersetzt werden.
- Somit kann ein DRAM mit Hilfe des vorstehend beschriebenen Lösungsansatzes wesentlich zuverlässiger und präziser als DRAMs nach dem Stand der Technik auf den Signalabstand geprüft werden. Außerdem erfordert dieses Testverfahren eines DRAMs nicht die Aufnahme einer Referenzzelle (und damit auch keinen zusätzlichen Platzbedarf für die Referenzzelle), und es müssen auch keine kapazitiven Kopplungselemente vorgesehen werden. Probleme der Zeitsteuerung von Leseoperationen, auf die man bei DRAMs nach dem Stand der Technik stößt, werden ebenfalls Vermieden. Ein zusätzliches Merkmal eines DRAMs, das diese Signalabstand-Prüffunktion enthält, besteht darin, dass die gesamte Matrix während der Initialisierung des Systems ganz auf Einsen oder ganz auf Nullen initialisiert werden kann, indem VPRE auf Vdd beziehungsweise Masse gezwungen wird.
Claims (10)
1. Dynamischer Direktzugriffspeicher (DRAM), der eine Matrix
aus in Zeilen und Spalten angeordneten Speicherzellen
(160), eine Wortleitung (WLL, WLR) in jeder Zeile, die auf
eine Zeilenadresse anspricht, und ein Paar von
komplementären Bitleitungen (BLL, ) in jeder Spalte
enthält, wobei das DRAM des Weiteren Folgendes umfasst:
einen Leseverstärker (166) in jeder Spalte, der zwischen
einem Lesefreigabesignal (ΦN) und dem Paar komplementärer
Bitleitungen angeschlossen ist;
eine Bitleitungs-Vorladespannungsquelle, die mit jedem
Paar der komplementären Bitleitungen verbunden ist, wobei
die Bitleitungs-Vorladespannungsquelle das Paar
komplementärer Bitleitungen an eine Bezugsspannung (VPRE)
anschließt; und
ein Prüfsteuermittel (185), um den Leseverstärker als
Antwort auf ein Prüfsteuersignal selektiv gesperrt und die
Bitleitungspaare in einem Vorladezustand zu halten;
und wobei das DRAM dadurch gekennzeichnet ist, dass der
Vorladezustand für jedes Prüfsteuersignal einer Folge von
Prüfsteuersignalen eine andere Bezugsspannung aufweist.
2. DRAM nach Anspruch 1, wobei der Leseverstärker von einer
aktiven Leseverstärkerlast (172, 174) gesperrt wird, die
zwischen dem Leseverstärker und einem Lastfreigabesignal
(ΦP) angeschlossen ist.
3. DRAM nach Anspruch 2, wobei das Prüfsteuermittel ein
Mittel enthält, um die aktive Leseverstärkerlast als
Antwort auf das Prüfsteuersignal selektiv gesperrt zu
halten.
4. DRAM nach Anspruch 2, wobei das Prüfsteuermittel die
Bitleitungs-Vorladespannungsquelle als Antwort auf ein
erstes Zeitsignal sperrt und den Leseverstärker und die
aktive Leseverstärkerlast als Antwort auf ein zweites
Zeitsignal freigibt, wenn sich das Prüfsteuersignal in
einem ersten Zustand befindet, wobei die Bitleitungen in
dem Vorladezustand und der Leseverstärker und die aktive
Leseverstärkerlast gesperrt gehalten werden, wenn sich das
Prüfsteuersignal in einem zweiten Zustand befindet.
5. DRAM nach Anspruch 2, 3 oder 4, wobei das
Lastfreigabesignal gegenüber dem Leseverstärker-
Freigabesignal verzögert wird.
6. DRAM nach Anspruch 4 oder 5, wobei der Leseverstärker und
die aktive Leseverstärkerlast gesperrt werden, indem das
Lesefreigabesignal und das Lastfreigabesignal auf der
Bezugsspannung gehalten werden.
7. DRAM nach einem der vorhergehenden Ansprüche, wobei der
Leseverstärker aus einem Paar über Kreuz gekoppelter NFETs
(168, 170) besteht, deren Source-Anschlüsse an das
Lesefreigabesignal angeschlossen sind.
8. DRAM nach Anspruch 7, wobei die aktive Leseverstärkerlast
aus einem Paar über Kreuz gekoppelter PFETs (172, 174)
besteht, deren Source-Anschlüsse an das Lastfreigabesignal
angeschlossen sind.
9. DRAM nach einem der vorhergehenden Ansprüche, wobei jede
Spalte eine Vielzahl von Bitleitungspaaren enthält, wobei
jedes Paar der Vielzahl der Bitleitungspaare mit einem
Eingang eines Multiplexers (165) verbunden ist, und wobei
der Leseverstärker zwischen einem Ausgang des Multiplexers
und dem Lesefreigabesignal angeschlossen ist.
10. Verfahren zur Prüfung eines dynamischen
Direktzugriffspeichers (DRAM), der eine Matrix aus in
Zeilen und Spalten angeordneten Speicherzellen (160), eine
Wortleitung (WLL, WLR) in jeder Zeile, die auf eine
Zeilenadresse anspricht, ein Paar von komplementären
Bitleitungen (BLL, ) in jeder Spalte und einen
Leseverstärker (166) in jeder Spalte enthält, der zwischen
einem Lesefreigabesignal (ΦN) und dem Paar komplementärer
Bitleitungen angeschlossen ist; wobei das Verfahren die
folgenden Schritte umfasst:
(a) Abschließen eines jeden komplementären
Bitleitungspaars an eine Bezugsspannung (VPRE) einer
Bitleitungs-Vorladespannungsquelle;
(b) Aktivieren (244) eines Testsignals (Tsiq), um den
Leseverstärker selektiv gesperrt und die
Bitleitungspaare in einem Vorladezustand auf der
Bezugsspannung zu halten;
(c) Setzen (246) der Bezugsspannung auf einen Prüfpegel
und blockweises Schreiben der Bezugsspannung in die
gesamte Speicherzellenmatrix;
(d) Deaktivieren (252) des Testsignals, und Setzen der
Bezugsspannung auf ihren normalen Betriebspegel;
(e) Auslesen (245) der Zellen in der Matrix, um
festzustellen, ob die Prüfbezugsspannung einen
ausreichenden Signalabstand geliefert hat;
und Wiederholen der Schritte (b) bis (e) mit verschiedenen
Werten der Prüfbezugsspannung.
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