JP2020013628A - 半導体メモリ装置 - Google Patents

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Abstract

【課題】メモリセルの通常ブロック及び欠陥ブロックの配置関係を示すデータ列を短時間で出力することが可能な半導体メモリ装置を提供する。【解決手段】各々が複数個のメモリセルからなる複数のメモリブロックを有する通常メモリ領域と、複数のメモリブロックのうち欠陥セルを含むメモリブロックである欠陥ブロックを置き換えるための冗長ブロックを有する冗長メモリ領域と、含むメモリ部と、 通常メモリ領域における記欠陥ブロックの位置を示す欠陥アドレス情報と、当該欠陥ブロックの置き換え対象である冗長ブロックの位置とを対応付けて記憶する記憶部と、データ読出信号に応じて、記憶部に記憶された情報に基づいて、通常メモリ領域の少なくとも一部の領域における欠陥ブロックと欠陥ブロック以外のブロックとの配置関係を示す２値のデータからなるデータ列を出力する出力回路と、を有する。【選択図】図１

Description

本発明は、半導体メモリ装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリの製造工程において、当該半導体メモリが形成されたウェハのウェハテスト工程において、半導体メモリの良否を判定するためのテストが行われている。かかるテストでは、所定の動作条件を満たさないメモリセルが不良セルとして検出される。半導体メモリには通常のメモリ領域の他に冗長領域が設けられており、テストにおいて不良セルであると判定されたメモリセルは、冗長領域のセル（冗長セル）で置換される。すなわち、不良セルのアドレスに対してアクセスが試行された場合、当該不良セルに代わって冗長セルのアドレスに対してアクセスが行われる。冗長セルの数よりも多い不良セルが検出された場合、その半導体メモリは不良品であると判定される。
また、半導体メモリにおける不良ビットの検出率向上、テスタビリティ向上のため、期待値比較方式のパラレルテストが行われている。期待値比較方式のパラレルテストでは、メモリセルから読み出されたデータと期待値データとの比較を行う。その際、期待値比較方式のパラレルテストは、冗長セルではない通常のメモリセルを対象としているため、冗長領域にアクセスした場合、期待値が不明になるという問題がある。そこで、ノーマルエリアのテストと冗長エリアのテストとを分離して行い、ノーマルエリアのテストのときは冗長エリアからの論理回路の出力をマスクし、冗長エリアのテストのときはノーマルエリアからの論理回路の出力をマスクすることにより、冗長セルへの置換後においても期待値比較方式のパラレルテストを可能にした半導体記憶装置のテスト方法が提案されている（例えば、特許文献１）。
特開２００８−１０８３９０号公報
上記の従来技術のような方法でテストを行う場合、どのメモリセルが冗長セルに置き換えられているかを示す情報を取得する必要がある。しかし、当該情報を取得する際には、その準備として通常領域及び冗長領域にデータを書き込んでおく必要があり、ＤＲＡＭの外部からＤＲＡＭコントローラ等が各メモリセルの書き込みに対応したＷｒｉｔｅコマンドを発行する処理を各メモリセル全てに対して繰り返し行うため、書き込みに時間がかかるという問題点があった。
本発明は上記問題点に鑑みてなされたものであり、メモリセルの通常ブロック及び欠陥ブロックの配置関係を示すデータ列を短時間で出力することが可能な半導体メモリ装置を提供することを目的とする。
本発明に係る半導体メモリ装置は、各々が複数個のメモリセルからなる複数のメモリブロックを有する通常メモリ領域と、前記複数のメモリブロックのうちの欠陥ブロックのアドレスに対するアクセスを他のアドレスに対するアクセスに置き換えるための領域であって当該他のアドレスを有する冗長ブロックを含む冗長メモリ領域と、を含むメモリと、 前記通常メモリ領域における前記欠陥ブロックの位置を示すアドレス情報と、当該欠陥ブロックの置き換え対象である冗長ブロックの位置を示すアドレス情報とを対応付けて記憶する記憶部と、データ読出信号に応じて、前記記憶部に記憶された情報に基づいて、前記通常メモリ領域内の前記欠陥ブロックと前記欠陥ブロック以外のメモリブロックとの配置関係を前記通常メモリ領域の少なくとも一部の領域について示す２値のデータからなるデータ列を出力する出力回路と、を有することを特徴とする。
また、本発明に係る半導体メモリ装置は、各々が複数個のメモリセルからなる複数のメモリブロックを有する通常メモリ領域と、前記複数のメモリブロックのうちの欠陥ブロックのアドレスに対するアクセスを他のアドレスに対するアクセスに置き換えるための領域であって当該他のアドレスを有する冗長ブロックを含む冗長メモリ領域と、を含むメモリと、 前記通常メモリ領域における前記欠陥ブロックの位置を示すアドレス情報と、当該欠陥ブロックの置き換え対象である冗長ブロックの位置を示すアドレス情報とを対応付けて記憶する記憶部と、データ書き込み開始信号に応じて、前記記憶部に記憶された情報に基づいて、２値のデータのうちの一方の値のデータを前記欠陥ブロックに対応する冗長ブロックに書き込み、他方の値のデータを前記通常メモリ領域の前記欠陥ブロック以外のメモリブロックに書き込む固定値書込回路と、を有することを特徴とする。
本発明に係る半導体メモリ装置によれば、メモリセルの通常ブロック及び欠陥ブロックの配置関係を示すデータ列を短時間で出力することが可能となる。
実施例１の半導体メモリ装置の構成を示すブロック図である。 メモリセルの構成を示す図である。 冗長領域を使用した場合のイメージを模式的に示す図である。 通常領域のセルに“０”、冗長領域のセルに“１”を書き込んだ場合のメモリ領域を示す図である。 通常ブロック及び冗長ブロックへのアクセスを模式的に示す図である。 固定値出力回路の構成及びデータの流れを示すブロック図である。 データ取得処理の処理ルーチンを示すフローチャートである。 実施例２の半導体メモリ装置の構成を示すブロック図である。 固定値自動書込回路の構成及びデータの流れを示すブロック図である。
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
図１は、本実施例の半導体メモリ装置１００の構成を示すブロック図である。半導体メモリ装置１００は、例えばＤＲＡＭ（Dynamic Random Access Memory）から構成されている。半導体メモリ装置１００は、メモリ領域１０、ヒューズ１１、コントロールロジック回路１２を含む。
メモリ領域１０は、通常領域Ａ１及び冗長領域Ａ２から構成されている。通常領域Ａ１は、通常のメモリアクセスの対象となるメモリセルからなるメモリ領域である。冗長領域Ａ２は、通常領域Ａ１内の欠陥セルを所定数以上含むブロック（以下、欠陥ブロックと称する）の置き換え対象となる冗長ブロックを含むメモリ領域である。
ヒューズ１１は、欠陥ブロックのアドレスを「冗長アドレス」として、置き換え先の冗長ブロックのアドレスと対応付けて記憶する記憶部としての機能を有する。ヒューズ１１は、複数のヒューズ素子から構成されており、ヒューズ素子の切断により冗長アドレスの情報を記憶する。
図２Ａは、メモリ領域１０及びヒューズ１１の構成を模式的に示す図である。メモリ領域１０の通常領域Ａ１及び冗長領域Ａ２の各々は、複数のセルから構成されている。本実施例において、通常領域Ａ１内のセルには、行毎にアドレスが割り当てられている。本実施例の半導体メモリ装置１００では、通常領域Ａ１と冗長領域Ａ２とは同数の列を有し、行毎に通常セルから冗長セルへの置き換えが行われる。すなわち、通常領域Ａ１では、行毎に欠陥ブロックが構成される。また、冗長領域Ａ２では、行毎に冗長ブロックが構成される。ヒューズ１１は、冗長領域Ａ２の各行（すなわち、各冗長ブロック）に対応する記憶領域を有する。
図２Ｂは、本実施例の半導体メモリにおいて冗長領域を使用した場合のイメージを模式的に示す図である。ここでは、通常領域Ａ１のアドレスＰＰ、ＯＯ、ＮＮ及びＭＭのブロックを欠陥ブロックとし、斜線で示している。
ヒューズ１１には、欠陥ブロックのアドレスであるＰＰ、ＯＯ、ＮＮ及びＭＭが、冗長アドレスとして設定され、記憶される。これにより、通常領域Ａ１のアドレスＰＰ、ＯＯ、ＮＮ及びＭＭのブロックが、それぞれ冗長領域Ａ２の１行目、２行目、３行目及び４行目のブロックに置き換えられる。
再び図１を参照すると、コントロールロジック回路１２は、ユーザＩＦ２１、コマンド／アドレス解析部２２、テストモード制御部２３、Ｒｅａｄ／Ｗｒｉｔｅ制御部２４、冗長領域使用判定部２５、ヒューズインタフェース２６、メモリセルＩＦ２７及び固定値出力回路２８を含む。
ユーザＩＦ２１は、半導体メモリ装置１００の外部からメモリ領域１０への書き込みや読み出し等のコマンド（指令信号）を受けるインタフェース部である。
コマンド／アドレス解析部２２は、ユーザＩＦ２１が受信したコマンドについて、当該コマンドが何を指しているのか（例えば、書き込みか読み出しか）を解析する。また、コマンド／アドレス解析部２２は、当該コマンドの対象となるメモリセルのアドレスを解析する。
テストモード制御部２３は、テストモードにおけるコントロールロジック回路１２内の各部の動作を制御する。例えば、テストモード制御部２３は、ユーザＩＦ２１を介して受信したコマンドに基づいて、固定値出力回路２８の固定値出力機能の有効又は無効を切り替える。
Ｒｅａｄ／Ｗｒｉｔｅ制御部２４は、メモリ領域１０の各メモリセルに対する読み出し及び書き込みの動作を制御する。Ｒｅａｄ／Ｗｒｉｔｅ制御部２４は、コマンド／アドレス解析部２２が解析したコマンドに基づいて、読み出し動作又は書き込み動作の制御を行う。
冗長領域使用判定部２５は、コマンド／アドレス解析部２２により解析されたアドレスに基づいて、メモリ領域１０の通常領域Ａ１又は冗長領域Ａ２のどちらにアクセスするかの判定を行う。
ヒューズインタフェース２６は、Ｒｅａｄ／Ｗｒｉｔｅ制御部２４の制御時に、メモリ領域のアクセス先を決定するため、ヒューズ１１にアクセスする。具体的には、ヒューズインタフェース２６は、ユーザＩＦ２１から指定されたメモリ領域へのアクセス先ブロックが冗長ブロックとの置き換え対象ブロックとなっているかを確認するため、ヒューズ１１へのアクセスを行う。
メモリセルＩＦ２７は、Ｒｅａｄ／Ｗｒｉｔｅ制御部２４の制御に応じてメモリ領域１０へのアクセスを行うインタフェース部である。メモリセルＩＦ２７は、アクセス先ブロックが冗長ブロックとの置き換え対象ブロックである場合には当該冗長ブロックにアクセスし、置き換え対象ブロックでない場合にはユーザＩＦ２１から指定されたメモリ領域 にアクセスする。
固定値出力回路２８は、テストモード制御部２３の制御に応じて有効又は無効に制御され、有効時には固定値を出力する。具体的には、固定値出力回路２８は、通常メモリ領域Ａ１における欠陥ブロックと欠陥ブロック以外のブロック（通常ブロック）との配置関係を示す２値のデータからなるデータ列を出力する。例えば、固定値出力回路２８は、通常ブロックのメモリセルに“０”、冗長ブロックのメモリセルに“１”が書き込まれた状態のメモリ領域１０からメモリセル１列分のデータを連続して読み出した場合に現れる“０”又は“１”のデータ列を出力する。
図３Ａは、通常ブロックのメモリセルに“０”、冗長ブロックのメモリセルに“１”を書き込んだ場合のメモリ領域１０の様子を示す図である。アドレスＰＰ、ＯＯ、ＮＮ及びＭＭのブロックは冗長ブロックに置き換えられるため、これらのブロックのメモリセルに対するアクセスがあった場合、データ“０”ではなくデータ“１”が読み出されることになる。
図３Ｂは、メモリセルからのデータの読み出しイメージを表す図である。ここでは、欠陥ブロックが冗長ブロックに置き換えられた分布パターンが現れる。固定値出力回路２８が出力するデータ列の読出し位置やサイズは予め定められ、半導体メモリ装置１００の外部のＤＲＡＭコントローラ等（図示せず）により発行されるコマンドに含まれる情報の一部として、半導体メモリ装置１００に供給される。例えば、通常領域Ａ１の一列分のデータが指定された場合、図にＤＳ１として示すように、“０００１００１００１０００１０００”が出力される。また、一列分に満たない一部の領域が指定された場合、例えば図にＤＳ２として示すように“００１００１０００”が出力される。
図４は、固定値出力回路２８の構成及びデータの入出力を示すブロック図である。固定値出力回路２８は、機能切替ブロック３１、データ切替ブロック３２及びアドレスデコーダ３３から構成されている。
機能切替ブロック３１は、テストモード制御部２３から供給された機能有効化信号ＦＥＳに応じて、データ切替ブロック３２からの出力データ又はメモリセルＩＦ２７を介してメモリ領域１０から読み出されたデータのいずれかを出力するように、出力機能の切り替えを行う。例えば、機能有効化信号ＦＥＳが無効な場合、機能切替ブロック３１は、メモリセルＩＦ２７を介してメモリ領域１０から読み出したデータを出力する。一方、機能有効化信号ＦＥＳが有効な場合、機能切替ブロック３１は、データ切替ブロック３２側のデータである固定値を出力する。
データ切替ブロック３２は、アドレスデコーダ３３による切り替えに応じて、固定値“０”又は“１”を機能切替ブロック３１に出力する。
アドレスデコーダ３３は、冗長領域使用判定部２５による判定結果（アクセス先が通常領域Ａ１か冗長領域Ａ２か）に基づいて、データ切替ブロック３２を切り替える。具体的には、アクセス先が通常領域Ａ１である場合には“０”、冗長領域Ａ２である場合には“１”を出力するようにデータ切替ブロック３２の切り替えを行う。
これにより、固定値出力回路２８の固定値出力機能が有効に設定されている場合、通常領域Ａ１への読み出しアクセス時には“０”、冗長領域Ａ２への読み出しアクセス時には“１”が出力される。一方、固定値出力回路２８の固定値出力機能が無効に設定されている場合、メモリ領域１０へのアクセスが行われ、メモリセルに保存されたデータの読み出しが行われる。すなわち、固定値出力回路２８は第１の出力モード（固定値出力が有効）に設定されているときには“０”及び“１”からなるデータ列を出力し、第２の出力モード（固定値出力が無効）に設定されているときにはメモリ領域１０に実際に記憶されているデータを出力する。
次に、本実施例の半導体メモリ装置１００によるデータ取得処理の処理動作について、図５のフローチャートを参照して説明する。
まず、半導体メモリ装置１００の外部（例えば、ＤＲＡＭコントローラ）から固定値出力回路２８の固定値出力機能を有効にするコマンドを含むテストモード制御コマンドが発行される。半導体メモリ装置１００は、ユーザＩＦ２１を介して当該テストモード制御コマンドを受信する（ＳＴＥＰ１０１）。
コマンド／アドレス解析部２２はコマンドの解析を行い、テストモード制御部２３に供給する。テストモード制御部２３は、機能ブロック３１がデータ切替ブロック３２側のデータを出力するように機能ブロック３１の切り替えを行う。これにより、半導体メモリ装置１００は、メモリセルの保持するデータの内容に関わらず、通常領域Ａ１へのＲｅａｄアクセス時には常に“０”を出力し、冗長領域Ａ２へのＲｅａｄアクセス時には常に“１”を出力する状態となる。
次に、半導体メモリ装置１００は、ユーザＩＦ２１を介してＲｅａｄコマンド（読み出しコマンド）を受信する（ＳＴＥＰ１０２）。固定値出力回路２８は、メモリ領域１０の通常領域Ａ１に“０”、冗長領域Ａ２に“１”を書き込んだ場合に現れる分布パターンを出力する。Ｒｅａｄコマンド（読み出しコマンド）と共に出力したいアドレスを指定した場合は、メモリ領域１０の通常領域Ａ１に“０”、冗長領域Ａ２に“１”を書き込んだ場合に現れる分布パターンから指定したアドレスに基づいて抜き出したデータ列を出力する。
半導体メモリ装置１００は、データ列の読み込みが完了したか否かを判定する（ＳＴＥＰ１０３）。読出しが完了していないと判定すると（ＳＴＥＰ１０３：Ｎｏ）、ＳＴＥＰ１０２に戻って再びＲｅａｄコマンドの受信を待つ。
データ列の読出しが完了すると（ＳＴＥＰ１０３：Ｙｅｓ）、半導体メモリ装置１００を通常の使用状態に戻すため、半導体メモリ装置１００の外部（例えば、ＤＲＡＭコントローラ）から固定値出力回路２８の機能を無効にするコマンドが発行される。半導体メモリ装置１００は、ユーザＩＦ２１を介して当該コマンドを受信する（ＳＴＥＰ１０４）。
コマンド／アドレス解析部２２はコマンドの解析を行い、テストモード制御部２３に供給する。テストモード制御部２３は、機能ブロック３１がメモリセルＩＦ２７側のデータを出力するように機能ブロック３１の切り替えを行う。これにより、半導体メモリ装置１００は、メモリセルに保持されたデータの内容を出力する状態となる。
以上のように、本実施例の半導体メモリ装置１００は、固定値出力回路２８を有し、通常ブロックと欠陥ブロックとの配置関係を示す２値のデータからなるデータ列を出力する。かかる構成によれば、メモリ領域への実際のデータの書き込みを経ることなく、通常領域Ａ１のメモリセルに“０”、冗長領域Ａ２のメモリセルに“１”を書き込んだ場合と同様のデータ列を短時間で得ることができる。
また、データ列出力のための書き込みを要さず、メモリ領域１０内の保存データを維持したままデータ列を出力することができるため、メモリ領域１０の使用状況に影響されずにデータ列を得ることが可能となる。
次に、本発明の実施例２について説明する。図６は、本実施例の半導体メモリ２００の構成を示すブロック図である。本実施例の半導体メモリ２００は、固定値出力回路２８の代わりに固定値自動書込回路４０を有する点で実施例１の半導体メモリ装置１００と異なる。
固定値自動書込回路４０は、テストモード制御部２３に設けられている。固定値自動書込回路４０は、メモリ領域１０の通常領域Ａ１の全面に“０”を書き込み、冗長領域Ａ２の全面に“１”を自動で書き込む機能を有する。
図７は、固定値自動書込回路４０の構成及びデータの入出力を示すブロック図である。固定値自動書込回路４０は、カウンタ４１、アドレス生成部４２、制御信号生成部４３、アドレスデコーダ４４及びデータ切替ブロック４５を含む。
カウンタ４１は、半導体メモリ装置２００の外部のＤＲＡＭコントローラ等からコマンド／アドレス解析部２２を経て供給されたコマンドに応じて、カウントを開始する。カウンタ４１は、メモリ領域１０の全領域の書き込み回数分カウントアップを行う。
アドレス生成部４２は、カウンタ４１のカウントのインクリメントにより、アドレス生成を行う。また、制御信号生成部４３は、制御信号の生成を行う。
アドレスデコーダ４４は、アドレス生成部４２により生成されたアドレスが、通常領域Ａ１及び冗長領域Ａ２のどちらを示すかを判定し、その結果をデータ切替ブロック４５に供給する。
データ切替ブロック４５は、アドレスデコーダ４４による判定結果が通常領域Ａ１である場合には“０”、冗長領域Ａ２である場合には“１”をメモリ領域１０に書き込むデータとして決定する。
固定値自動書込回路４０は、半導体メモリ装置２００の外部のＤＲＡＭコントローラ等から通常・冗長領域の全面書き込み用のコマンドの発行を受けて書き込み処理を行う。すなわち、半導体メモリ装置２００は、ユーザＩＦ２１を介した全面書き込み用のコマンドの受信に応じて自動書き込み開始信号を生成し、テストモード制御部２３に供給する。固定値自動書込回路４０は、当該自動書込信号に応じて、通常領域Ａ１の全面に“０”、冗長領域Ａ２の全面に“１”を書き込む。
半導体メモリ装置２００は、半導体メモリ装置２００の外部のＤＲＡＭコントローラ等からユーザＩＦ２１を介してＲｅａｄコマンドを受信すると、これに応じてメモリ領域１０に書き込まれた“０”及び“１”のデータからなるデータ列を出力する。
以上のように、本実施例の半導体メモリ装置２００では、テストモード制御部２３の内部に設けられた固定値自動書込回路４０が、メモリ領域の通常領域Ａ１への“０”の書き込み及び冗長領域Ａ２への“１”の書き込みを行う。かかる構成によれば、半導体メモリ装置２００の外部から書き込みを行う場合と比べて少ない時間で書き込みを行うことができる。
例えば、データレートが最大１６００Ｍｂｐｓの１ＧｂｉｔのＤＲＡＭの場合、通常領域Ａ１の全面書き込みに最低でも１０２４Ｍｂｉｔ／１６００Ｍｂｐｓ＝６４０ｍｓ必要である。さらに、ＤＲＡＭコントローラが８００万回以上のコマンドを発行する繰り返しの処理時間が必要となる。これに対し、本実施例の半導体メモリ装置２００によれば、ＤＲＡＭコントローラからのコマンドの発行が１回で済むため、処理時間が大幅に短縮される。
なお、本発明は上記実施形態に限定されない。例えば、上記実施例２では、ＤＲＡＭコントローラから通常・冗長領域の全面書込み用のコマンドを発行し、これに応じて固定値自動書込回路４０が“０”又は“１”のデータを通常領域Ａ１及び冗長領域Ａ２に書き込む場合について説明した。しかし、データの書き込みのタイミングはこれに限られない。例えば、ＤＲＡＭコントローラからのコマンドによらず、リセット解除後に自動的に書き込み処理を行うようにすることも可能である。
１００ 半導体メモリ装置
１０ メモリ領域
Ａ１ 通常領域
Ａ２ 冗長領域
１１ ヒューズ
１２ コントロールロジック回路
２１ ユーザＩＦ
２２ コマンド／アドレス解析部
２３ テストモード制御部
２４ Ｒｅａｄ／Ｗｒｉｔｅ制御部
２５ 冗長領域使用判定部
２６ ヒューズインタフェース
２７ メモリセルＩＦ
２８ 固定値出力回路
３１ 機能切替ブロック
３２ データ切替ブロック
３３ アドレスデコーダ
４０ 固定値自動書込回路
４１ カウンタ
４２ アドレス生成部
４３ 制御信号生成部
４４ アドレスデコーダ
４５ データ切替ブロック

Claims (5)

  1. 各々が複数個のメモリセルからなる複数のメモリブロックを有する通常メモリ領域と、前記複数のメモリブロックのうちの欠陥ブロックのアドレスに対するアクセスを他のアドレスに対するアクセスに置き換えるための領域であって当該他のアドレスを有する冗長ブロックを含む冗長メモリ領域と、を含むメモリ部と、
    前記通常メモリ領域における前記欠陥ブロックの位置を示すアドレス情報と、当該欠陥ブロックの置き換え対象である冗長ブロックの位置を示すアドレス情報とを対応付けて記憶する記憶部と、
    データ読出信号に応じて、前記記憶部に記憶された情報に基づいて、前記通常メモリ領域内の前記欠陥ブロックと前記欠陥ブロック以外のメモリブロックとの配置関係を前記通常メモリ領域の少なくとも一部の領域について示す２値のデータからなるデータ列を出力する出力回路と、
    を有することを特徴とする半導体メモリ装置。
  2. 前記出力回路は、前記２値のデータのうちの一方の値のデータを前記欠陥ブロックに対応する冗長ブロックに書き込むとともに他方の値のデータを前記通常メモリ領域の前記欠陥ブロック以外のメモリブロックに書き込んだと仮定した場合に、前記メモリ部に現れる前記２値のデータの分布パターンに基づいて、前記データ列を生成することを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記出力回路は、前記データ読出し信号とともに、前記通常メモリ領域の前記少なくとも一部の領域を指定するアドレス指定を受け、前記メモリ部に現れる前記２値のデータの分布パターンから前記アドレス指定によって指定された領域に対応する分布パターンを抜き出し、前記データ列として出力することを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記出力回路は、出力モードの指定を受けて第１の出力モード又は第２の出力モードに切り替え可能に構成され、
    前記第１の出力モードが指定されている場合には前記データ読出し信号に応じて前記データ列を出力し、前記第２の出力モードが指定されている場合には前記メモリ部に実際に書き込まれている情報を前記データ読出し信号に応じて出力することを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ装置。
  5. 各々が複数個のメモリセルからなる複数のメモリブロックを有する通常メモリ領域と、前記複数のメモリブロックのうちの欠陥ブロックのアドレスに対するアクセスを他のアドレスに対するアクセスに置き換えるための領域であって当該他のアドレスを有する冗長ブロックを含む冗長メモリ領域と、を含むメモリ部と、
    前記通常メモリ領域における前記欠陥ブロックの位置を示すアドレス情報と、当該欠陥ブロックの置き換え対象である冗長ブロックの位置を示すアドレス情報とを対応付けて記憶する記憶部と、
    データ書き込み開始信号に応じて、前記記憶部に記憶された情報に基づいて、２値のデータのうちの一方の値のデータを前記欠陥ブロックに対応する冗長ブロックに書き込み、他方の値のデータを前記通常メモリ領域の前記欠陥ブロック以外のメモリブロックに書き込む固定値書込回路と、
    を有することを特徴とする半導体メモリ装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113539347B (zh) * 2021-07-21 2023-08-18 长鑫存储技术有限公司 存储器修补线路确定方法及装置、存储介质及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0235697A (ja) * 1988-07-26 1990-02-06 Nec Corp メモリ回路
JPH0765595A (ja) * 1993-08-26 1995-03-10 Nec Corp ロールコール回路
JPH07220495A (ja) * 1994-01-31 1995-08-18 Fujitsu Ltd 半導体記憶装置
JPH07320495A (ja) * 1994-05-20 1995-12-08 Mitsubishi Electric Corp 半導体記憶装置
JPH1064300A (ja) * 1996-08-22 1998-03-06 Toshiba Corp 半導体メモリ及びそのテスト方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563743B2 (en) * 2000-11-27 2003-05-13 Hitachi, Ltd. Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy
US6373758B1 (en) * 2001-02-23 2002-04-16 Hewlett-Packard Company System and method of operating a programmable column fail counter for redundancy allocation
JP2003187591A (ja) * 2001-12-14 2003-07-04 Toshiba Corp 半導体記憶装置
JP4175852B2 (ja) * 2002-09-13 2008-11-05 スパンション エルエルシー 冗長セルアレイへの置き換えを正常に行う半導体メモリ
US7734966B1 (en) * 2002-12-26 2010-06-08 Marvell International Ltd. Method and system for memory testing and test data reporting during memory testing
JP2005267817A (ja) * 2004-03-22 2005-09-29 Oki Electric Ind Co Ltd 半導体記憶装置と冗長救済アドレスの読出方法
WO2008029434A1 (fr) * 2006-09-04 2008-03-13 Fujitsu Limited Dispositif de stockage à semi-conducteur et méthode d'essai dudit dispositif
JP4353329B2 (ja) 2006-10-27 2009-10-28 エルピーダメモリ株式会社 半導体記憶装置及びそのテスト方法
JP2010020839A (ja) * 2008-07-10 2010-01-28 Panasonic Corp 半導体記憶装置
JP5134569B2 (ja) * 2009-02-23 2013-01-30 ラピスセミコンダクタ株式会社 メモリ装置
JP5559616B2 (ja) * 2010-06-17 2014-07-23 ラピスセミコンダクタ株式会社 半導体メモリ装置
JP5679801B2 (ja) * 2010-12-22 2015-03-04 ラピスセミコンダクタ株式会社 不揮発性記憶装置
KR20120076438A (ko) * 2010-12-29 2012-07-09 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20120115854A (ko) * 2011-04-11 2012-10-19 에스케이하이닉스 주식회사 리페어 방법과 이를 이용한 집적회로
US8693271B2 (en) * 2011-08-10 2014-04-08 Texas Instruments Incorporated Method of stressing static random access memories for pass transistor defects
US9075741B2 (en) * 2011-12-16 2015-07-07 Intel Corporation Dynamic error handling using parity and redundant rows
US9953725B2 (en) * 2012-02-29 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of operating the same
KR102143517B1 (ko) * 2013-02-26 2020-08-12 삼성전자 주식회사 에러 정정회로를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법
KR20150114795A (ko) * 2014-04-02 2015-10-13 삼성전자주식회사 반도체 메모리 장치의 테스트 방법, 테스트 장치, 및 반도체 메모리 장치의 테스트 프로그램을 저장하는 컴퓨터로 읽을 수 있는 기록 매체
US10108509B2 (en) * 2015-07-16 2018-10-23 Texas Instruments Incorporated Dynamic enabling of redundant memory cells during operating life
KR20170059219A (ko) * 2015-11-20 2017-05-30 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 복구 검증 방법
JP6886850B2 (ja) * 2017-04-04 2021-06-16 ラピスセミコンダクタ株式会社 半導体記憶装置および半導体記憶装置の試験方法
JP6941971B2 (ja) * 2017-05-15 2021-09-29 ラピスセミコンダクタ株式会社 半導体記憶装置、メモリコントローラ及びメモリの監視方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0235697A (ja) * 1988-07-26 1990-02-06 Nec Corp メモリ回路
US5008857A (en) * 1988-07-26 1991-04-16 Nec Corporation Semiconductor memory device provided with an improved system for detecting the positions using a redundant structure
JPH0765595A (ja) * 1993-08-26 1995-03-10 Nec Corp ロールコール回路
US5517458A (en) * 1993-08-26 1996-05-14 Nec Corporation Roll call decoder for semiconductor memory having redundant memory cells
JPH07220495A (ja) * 1994-01-31 1995-08-18 Fujitsu Ltd 半導体記憶装置
US5559741A (en) * 1994-01-31 1996-09-24 Fujitsu Limited Semiconductor memory device
JPH07320495A (ja) * 1994-05-20 1995-12-08 Mitsubishi Electric Corp 半導体記憶装置
US5555522A (en) * 1994-05-20 1996-09-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory having redundant cells
JPH1064300A (ja) * 1996-08-22 1998-03-06 Toshiba Corp 半導体メモリ及びそのテスト方法

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