KR20010070201A - 메모리 장치 - Google Patents

메모리 장치 Download PDF

Info

Publication number
KR20010070201A
KR20010070201A KR1020000066694A KR20000066694A KR20010070201A KR 20010070201 A KR20010070201 A KR 20010070201A KR 1020000066694 A KR1020000066694 A KR 1020000066694A KR 20000066694 A KR20000066694 A KR 20000066694A KR 20010070201 A KR20010070201 A KR 20010070201A
Authority
KR
South Korea
Prior art keywords
memory cell
memory
read
written
normally
Prior art date
Application number
KR1020000066694A
Other languages
English (en)
Other versions
KR100449218B1 (ko
Inventor
게랄트 젤마이어
안드레아 바르틀
Original Assignee
추후제출
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 추후제출, 인피니언 테크놀로지스 아게 filed Critical 추후제출
Publication of KR20010070201A publication Critical patent/KR20010070201A/ko
Application granted granted Critical
Publication of KR100449218B1 publication Critical patent/KR100449218B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명에 따른 메모리 장치는 필요한 경우 정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 셀 영역 대신에 대체 메모리 셀 또는 대체 메모리 셀 영역이 사용되게 하기 위해 제공된 선택 장치를 포함한다. 메모리 셀이 대체되어야 하는지가 결정되지 않은 시점에서 이미 사용될 수 없는 메모리 셀의 위치에 대한 정보가 상기 선택 장치에 공급된다.

Description

메모리 장치 {MEMORY DEVICE}
본 발명은 청구항 제 1항 및 2항의 전제부에 따른 장치, 즉 데이터를 저장시키기 위한 다수의 메모리 셀, 정상적으로 기록 또는 판독될 수 없는, 또는 정상적으로 기록 또는 판독될 수 없는 메모리 셀을 포함하는 메모리 셀 영역에 놓인, 메모리 셀이 메모리 장치에 인가된 어드레스에 할당되는지의 여부를 체크하는 적어도 하나의 비교 유닛, 및 필요한 경우 정상적으로 기록 및 판독 될 수 없는 메모리 셀 또는 메모리 셀 영역 대신에 대체 메모리 셀 또는 대체 메모리 셀 영역이 사용되게하기 위한 선택 장치를 포함하는 메모리 장치에 관한 것이다.
이러한 방식의 메모리 장치는 도 2에 개략적으로 도시된다. 편의상, 도 2에는 메모리 장치 중 여기서 매우 중요한 구성 부분만이 도시된다.
메모리 장치는 도 2에 도면 부호(S)로 표시된다.
도시된 실시예에서 메모리 장치(S)는 16 MBit 데이터를 저장하도록 설계된다. 즉, 적어도 16 M 메모리 셀을 포함한다. 상기 메모리 셀은 1 MBit 데이터를 저장하도록 설계된 동일한 크기의 메모리 블록(SB1) 내지 (SB16)으로 세분된다. 상기 메모리 블록(SB1) 내지 (SB16)은 4개의 동일한 크기의 메모리 뱅크(SBankA), (SBankB), (SBankC) 및 (SBankD)로 세분된다.
각각의 메모리 블록의 메모리 셀은 512 행 및 2048 열을 포함하는 메모리 셀 매트릭스에 배치된다. 즉, 512 워드 라인 및 2048 비트 라인을 통해 동작할 수 있다. 선택된 메모리 셀을 기록 또는 판독하기 위해 개별적으로 취해지는 조치는 일반적으로 공지되어 있기 때문에 상세히 설명하지 않는다.
기록 또는 판독될 메모리 셀은 메모리 장치에 인가되는, 보다 정확히 말하면 메모리 장치의 단자(A1) 내지 (An)에 인가되는 어드레스에 의해 결정된다; 관련 메모리 셀에 기록되는 또는 관련 메모리 셀로부터 판독되는 데이터가 메모리 장치의 단자(D1) 내지 (Dm)에 인가되거나 페치를 위해 제공된다.
메모리 장치는 16 MBit 데이터를 저장하기 위해 필요한 16 M 메모리 셀 이상을 포함한다. 이것은 정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 영역을 다른 메모리 셀 또는 메모리 셀 영역으로 대체하기 위해 이루어진다.
정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 셀 영역, 보다 상세히 말하면, 상기 메모리 셀 또는 메모리 셀 영역에 할당된 어드레스는 메모리 장치의 테스트시 검출되고 예컨대 소위 퓨즈(F)의 사용에 의해 메모리 장치에 레지스트된다.
메모리 장치의 정상 동작시, 비교 유닛(VE)에 의해 단자(A1) 내지 (An)를 통해 메모리 장치에 인가되는 어드레스는 메모리 장치에 레지스트된, 정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 셀 영역의 어드레스와 비교된다. 이러한 비교에서 일치가 주어지면, 이것이 선택 장치(AE)에 신호로 전달됨으로써, 메모리 장치에 기록될 데이터가 메모리 장치에 인가된 어드레스로 표시된 메모리 셀에 기록되지 않고 사용될 수 없는 메모리 셀에 할당된 (대체) 메모리 셀에 기록되거나, 또는 메모리 장치로부터 판독될 데이터가 메모리 장치에 인가된 어드레스로 표시된 메모리 셀로부터 판독되지 않고 사용될 수 없는 메모리 셀에 할당된 (대체) 메모리 셀로부터 판독된다.
상기 방식에 의해, 모든 메모리 셀이 정상적으로 기록 및 판독될 수 없는 메모리 장치가 전혀 에러 없는 메모리 장치와 마찬가지로 사용될 수 있다; 메모리 장치의 사용자는 특정 메모리 셀 또는 메모리 셀 영역이 대체 메모리 셀 또는 대체 메모리 셀 영역으로 대체된 것을 전혀 알지 못한다.
그러나, 금방 기록될 또는 판독될 메모리 셀 또는 메모리 셀 영역이 대체 메모리 셀 또는 대체 메모리 셀 영역으로 대체되어야 하는지의 체크, 및 사용될 수 없는 메모리 셀 또는 메모리 셀 영역의 대체는 많은 비용을 수반하고 및/또는 데이터가 메모리 장치 내로 기록되거나 메모리 장치로부터 판독될 수 있는 속도를 제한하거나 또는 감소시킨다.
본 발명의 목적은 정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 셀 영역에 대한 액세스의 검출, 및 상기 메모리 셀 또는 메모리 셀 영역의 대체가 최소 비용으로 최대로 신속히 이루어지도록 메모리 장치를 구성하는 것이다.
도 1은 사용될 수 없는 메모리 셀 또는 메모리 셀 영역을 대체 메모리 셀 또는 대체 메모리 셀 영역으로 대체하기 위해 사용되는 메모리 장치 소자의 구성을 나타낸 개략도.
도 2는 본 발명에 따른 메모리 장치의 기본 구성을 나타낸 개략도.
*도면의 주요 부분에 대한 부호의 설명*
AE: 선택 장치 S: 메모리 장치
VE: 비교 유닛
상기 목적은 본 발명에 따라 청구항 제 1항의 특징 및/또는 제 2항의 특징에 의해 달성된다.
본 발명에 따라
- 정상적으로 기록 또는 판독될 수 없는, 또는 정상적으로 기록 또는 판독될 수 없는 메모리 셀을 포함하는 메모리 셀 영역에 놓인, 메모리 셀이 메모리 장치에 인가된 어드레스에 할당되는 것이 확정되지 않은 시점에서, 사용될 수 없는 메모리 셀 또는 메모리 셀 영역의 위치에 대한 정보가 선택 장치에 공급되고(청구항 제 1항의 특징), 및/또는
- 정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 셀 영역 대신에, 대체 메모리 셀 또는 대체 메모리 셀 영역이 사용되게 하는 시점 전에, 사용될 수 없는 메모리 셀 또는 메모리 셀 영역의 위치에 대한 정보가 선택 장치에 공급된다(청구항 제 2항의 특징).
이로 인해, 선택 장치는 정상적으로 기록 또는 판독될 수 없는, 또는 정상적으로 기록 또는 판독될 수 없는 메모리 셀을 포함하는 메모리 셀 영역에 놓인, 메모리 셀이 메모리 장치에 인가된 어드레스에 할당되는지를 검출한 후, 즉각적으로 사용될 수 없는 메모리 셀 또는 메모리 셀 영역을 대체 메모리 셀 또는 대체 메모리 셀 영역으로 대체하기 시작할 수 있다; 이것을 위해 선택 장치에 필요한, 사용될 수 없는 메모리 셀 또는 메모리 셀 영역의 위치에 대한 정보는 이 시점에서 이미 선택 장치에 주어진다.
이러한 방식의 메모리 장치에서는 정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 셀 영역에 대한 액세스의 검출, 및 상기 메모리 셀 또는 메모리 셀 영역을 대체 메모리 셀 또는 대체 메모리 셀 영역으로 대체가 최소 비용으로 최대로 신속히 이루어질 수 있다.
사용될 수 없는 메모리 셀 또는 메모리 셀 영역을 사용될 수 없는 메모리 셀 또는 메모리 셀 영역과 동일한 메모리 셀 행에 놓인 메모리 셀 또는 메모리 셀 영역으로 대체하면, (데이터의 판독시) 하나의 메모리 셀 행의 모든 메모리 셀이 판독되고, (데이터의 판독시 및 데이터의 기록시) 선택 장치가 데이터 입력 및/또는 출력을 위해 제공된 메모리 장치의 어떤 단자가 어떤 메모리 셀에 할당되지는지를 결정하면, 사용될 수 없는 메모리 셀 또는 메모리 셀 영역을 대체하기 위해 필요한 체크 및 동작이 많은 부가의 시간 없이 수행될 수 있다.
본 발명의 바람직한 실시예는 종속항, 하기 설명 및 도면에 제시된다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
본 발명의 메모리 장치로는 RAM 모듈, 보다 상세히 말하면, DRAM 모듈이 사용된다. 그러나, 본 발명이 이것에 국한되는 것은 아니다. 메모리 장치는 데이터를 저장시키기 위한 임의의 메모리 장치일 수 있다.
하기에 설명된 메모리 장치는 도 2을 참고로 설명되는 메모리 장치와 동일한 구성을 갖는다.
메모리 장치는 사용될 수 있는 메모리 용량에 상응하는 데이터 양을 저장하기 위해 필요한 것 보다 더 많은 메모리 셀을 갖는다. 부가의 메모리 셀은 정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 셀 영역에 대한 대체 메모리 셀 또는 대체 메모리 셀 영역으로 사용될 수 있다.
정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 셀 영역은 메모리 셀의 테스트에 의해 검출된다. 상기 메모리 셀 또는 메모리 셀 영역의 어드레스는 퓨즈의 사용에 의해, 본 실시예에서는 레이저에 의해 파괴될 수 있는 퓨즈(F)의 사용에 의해 메모리 장치에 레지스트된다.
메모리 장치의 정상 동작 동안, 상기 메모리 장치에 인가되는 어드레스는 비교 유닛(VE)에 의해 메모리 장치에 레지스트된, 정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 셀 영역의 어드레스와 비교된다; 비교 유닛(VE)은 정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 셀 영역의 어드레스를 기준 어드레스로 사용하고, 상기 어드레스를 메모리 장치에 인가된 어드레스와 비교한다.
비교 유닛이 비교될 어드레스의 일치를 검출하면, 비교 유닛은 이것을 선택 장치(AE)에 신호로 알린다. 상기 선택 장치는 메모리 장치에 기록될 데이터가 메모리 장치에 인가된 어드레스에 할당된 메모리 셀에 기록되지 않고, 사용될 수 없는 메모리 셀에 할당된 대체 메모리 셀에 기록되거나, 또는 메모리 장치로부터 판독될 데이터가 메모리 장치에 인가된 어드레스에 할당된 메모리 셀로부터 판독되지 않고, 사용될 수 없는 메모리 셀에 할당된 (대체) 메모리 셀로부터 판독되게 한다.
본 실시예에서는 메모리 블록(16) 마다 비교 유닛이 제공된다. 상기 비교 유닛은 각각 4개의 비교 유닛을 포함하는 비교 유닛 뱅크로 분할된다. 나중에 보다 잘 이해되는 바와 같이, 비교 유닛 뱅크는 각각 일정한 메모리 블록에 할당된다.
다수의 비교 유닛이 제공될 수 있고, 상기 비교 유닛은 다수의 비교 유닛을 포함하는 비교 유닛 뱅크로 세분될 수 있거나 또는 비교 유닛 뱅크로 세분될 수 없다.
각각의 비교 유닛에는 고유의 기준 어드레스가 할당된다.
비교 유닛은 병렬로 동작하므로, 메모리 장치에 인가된 어드레스가 동시에 모든 비교 유닛에 의해 이것에 할당된 기준 어드레스와, 즉 동시에 모든 기준 어드레스와 비교된다.
4개의 비교 유닛으로 이루어진 비교 유닛 뱅크, 및 선택 장치에 대한 그 접속이 도 1에 도시된다.
비교 유닛은 도면 부호 (VE1), (VE2), (VE3) 및 (VE4)로, 상기 비교 유닛을 포함하는 비교 유닛 뱅크는 도면 부호 (VB1)로, 그리고 이것에 의해 제어되는 선택 장치는 도면 부호 (AE)로 표시된다.
비교 유닛 뱅크(VB1)는 비교 유닛(VE1) 내지 (VE4)과 더불어 2개의 비교기(K1) 및 (K2)를 포함하고,
- 상기 비교기(K1)는 메모리 장치에 공급되는 어드레스에 의해 동작하는 메모리 뱅크가 관련 비교 유닛 뱅크(그 안에 포함된 비교 유닛에 할당된 기준 어드레스에 의해)가 할당되는 메모리 블록이 있는 메모리 뱅크인지의 여부를 체크하고,
- 상기 비교기(K2)는 메모리 장치에 공급된 어드레스에 의해 동작하는 메모리 블록이 관련 비교 유닛 뱅크(그 안에 포함된 비교 유닛에 할당된 기준 어드레스에 의해)가 할당되는 메모리 블록(선택된 메모리 뱅크 내부에서)인지의 여부를 체크한다.
비교 유닛(VE1) 내지 (VE4)은 본 실시예에서 동일한 구성을 갖는다. 상기 비교 유닛은 각각 비교기(K3) 및 (K4) 및 AND 소자(AND1)를 포함하고,
- 상기 비교기(K3)는 메모리 장치에 공급된 어드레스에 할당된 메모리 셀 열이 관련 비교 유닛에 할당된 기준 어드레스에 할당된 메모리 셀 열인지 또는 비교 유닛에 할당된 기준 어드레스에 할당된 메모리 셀 열 아래 적어도 부분적으로 있는지의 여부를 체크하고,
- 상기 비교기(K4)는 메모리 장치에 공급된 어드레스에 할당된 메모리 셀 행이 비교 유닛에 할당된 기준 어드레스에 할당된 메모리 셀인지 또는 비교 유닛에 할당된 기준 어드레스에 할당된 메모리 셀 아래 있는지의 여부를 체크하고,
- 상기 AND 소자(AND1)는 관련 비교 유닛에 제공된 로컬 비교기(K3) 및 (K4)의 출력 신호와 글로벌 비교기(K1) 및 (K2)의 출력 신호를 AND 연산한다.
AND 소자(AND1)의 출력 신호는 메모리 장치에 인가된 어드레스가 관련 비교 유닛에 할당된 기준 어드레스와 일치하는지를 지시한다. 검출된 일치는 메모리 장치에 인가된 어드레스에 정상적으로 기록 또는 판독될 수 없는, 또는 정상적으로 기록 또는 판독될 수 없는 메모리 셀을 포함하는 메모리 셀 영역에 놓인, 메모리 셀이 할당되는 것을 신호로 알린다.
각각의 비교 유닛 뱅크의 모든 AND 소자(AND1)의 출력 신호는 로직(L)에 공급되고, 그 출력 신호는 전술한 선택 장치(AE)를 제어한다. 상기 선택 장치(AE)는 필요한 경우 사용될 수 없는 메모리 셀에 할당된 대체 메모리 셀이 액세스되게 하기 위해 제공된다; AND1 출력 신호 중 하나가 관련 비교 유닛이 메모리 장치에 공급된 어드레스와 비교 유닛에 할당된 기준 어드레스의 일치를 검출했다는 것을 신호로 알리면, 선택 장치(AE)는 사용될 수 없는 메모리 셀 또는 메모리 셀 영역이 대체 메모리 셀 또는 대체 메모리 셀 영역으로 대체되게 한다. 메모리 장치에 공급된 어드레스와 기준 어드레스의 불일치가 검출되면, 선택 장치(AE)는 메모리 셀 대체 또는 메모리 셀 영역 대체가 이루어지지 않게 한다.
전술한 비교기(K1) 내지 (K4)는 입력 신호로서 Ad1 및 Ref1(비교기 K1), Ad2 및 Ref2(비교기 K2), Ad3 및 Ref3(비교기 K3), 또는 Ad4 및 Ref4(비교기 K4)를 얻으며,
- 상기 Ad1 내지 Ad4는 메모리 장치에 인가되는 어드레스의 일부이거나 또는 그것으로부터 추출되고,
- Ref1 내지 Ref3는 비교 유닛에 할당된 기준 어드레스의 일부이거나 또는그것으로부터 추출되고, 본 실시예에서는 퓨즈(F)의 사용에 의해 메모리 장치에 세팅되고,
- Ref4는 비교 유닛에 할당된 기준 어드레스의 일부이거나 또는 그것으로부터 추출되고, 본 실시예에서는 메모리 장치의 제조시 고정적으로(변할 수 없게) 메모리 장치에 세팅된다.
입력 신호(Ad1) 및 (Ref1)는 어드레스가 관련되는 메모리 뱅크를 지정하고, 본 실시예에서는 각각 2 비트를 포함한다(본 실시예에서 관련 메모리 장치는 4개의 메모리 뱅크를 포함하거나 포함할 수 있기 때문에).
입력 신호(Ad2) 및 (Ref2)는 어드레스가 관련되는, 선택된 메모리 뱅크 내의 메모리 블록을 지정하고, 본 실시예에서 각각 2 비트를 포함한다(메모리 뱅크가 각각 4 메모리 블록을 포함하거나 또는 포함할 수 있기 때문에).
입력 신호(Ad3) 및 (Ref3)는 어드레스에 할당된 메모리 셀 열을 지정하고, 본 실시예에서는 각각 2 비트, 보다 정확히 말하면 열 어드레스의 2개의 최상위 비트를 포함한다.
입력 신호(Ad4) 및 (Ref4)는 어드레스에 할당된 메모리 셀 행을 지정하고, 본 실시예에서는 각각 2 비트, 보다 정확히 말하면 행 어드레스의 2개의 최상위 비트를 포함한다.
입력 신호(Ref4)는 본 실시예에서 메모리 장치에 공급된 어드레스와 무관하게 각각의 비교 유닛 뱅크의 정확히 하나의 비교기(K4)가 일치를 신호로, 예컨대 VE1에 대해 00으로, VE2에 대해 01로, VE3에 대해 10으로, VE4에 대해 11로 알리도록 세팅된다.
열 어드레스와 행 어드레스를 비교할 때 2개의 최상위 비트가 고려됨으로써, 비교시 메모리 장치에 인가되는 어드레스가 정상적으로 기록 또는 판독될 수 없는 메모리 셀을 포함하는 메모리 셀 영역의 내부에 놓인 메모리 셀을 표시하는지의 여부만이 체크된다. 본 실시예에서는 단 하나의 메모리 셀이 대체 메모리 셀로 대체되지 않고 다소 큰 메모리 셀 영역이 대체 메모리 셀 영역으로 대체된다.
앞에서 이미 여러번 설명한 바와 같이, 사용될 수 없는 메모리 셀 또는 메모리 셀 영역이 선택 장치(AE)에 의해 대체 메모리 셀 또는 대체 메모리 셀 영역으로 대체된다; 선택 장치(AE)는 필요한 경우 로직(L)의 출력 신호에 의해 야기된다.
메모리 셀 대체 또는 메모리 셀 영역 대체를 트리거시키는 신호와 더불어 대체될 메모리 셀 또는 메모리 셀 영역의 위치에 대한 정보가 선택 장치(AE)에 공급된다.
선택 장치(AE)는 멀티플렉서(MUX)로부터 상기 정보를 얻으며, 상기 멀티플렉서는 비교 유닛(VE1) 내지 (VE4)의 비교기(K4)의 출력 신호에 의해 제어된다.
멀티플렉서(MUX)는
- 비교 유닛(VE1)의 비교기(K4)의 출력 신호가 일치를 신호로 알리면, 데이터(USENOT1)를 출력단으로 출력시키고,
- 비교 유닛(VE2)의 비교기(K4)의 출력 신호가 일치를 신호로 알리면, 데이터(USENOT2)를 출력단으로 출력시키고,
- 비교 유닛(VE3)의 비교기(K4)의 출력 신호가 일치를 신호로 알리면, 데이터(USENOT3)를 출력단으로 출력시키고,
- 비교 유닛(VE4)의 비교기(K4)의 출력 신호가 일치를 신호로 알리면, 데이터(USENOT4)를 출력단으로 출력시킨다.
데이터(USENOT1) 내지 (USENOT4)는 본 실시예에서 4 비트를 포함하고 퓨즈(F)의 사용에 의해 메모리 장치에 세팅된다. 상기 데이터는 데이터가 기록되어야 하는 또는 데이터가 판독되어야 하는 메모리 셀 행 내의 어떤 메모리 셀 또는 메모리 셀 영역이 대체 메모리 셀 또는 대체 메모리 셀 영역으로 대체되어야 하는지를 지시한다.
사용될 수 없는 메모리 셀 또는 메모리 셀 영역의 위치에 대한 정보가 선택 장치(AE)에 공급되기 때문에, 선택 장치는 기록 또는 판독 과정시 어떤 메모리 셀 또는 메모리 셀 영역이 대체 메모리 셀 또는 대체 메모리 셀 영역으로 대체되어야 하는지를 안다.
본 실시예에서는 USENOT1, USENOT2, USENOT3 또는 USENOT4에 의해 지정된 메모리 셀 또는 메모리 셀 영역이 어떤 대체 메모리 셀 또는 대체 메모리 셀 영역으로 대체되는지를 선택 장치(AE)자체가 결정할 수 있다. 본 실시예에서는 대체될 메모리 셀 또는 메모리 셀 영역의 위치와 사용될 대체 메모리 셀 또는 대체 메모리 셀 영역 사이의 할당에 대한 규정이 선택 장치(AE)에 존재한다.
물론, 선택 장치(AE)가 사용될 대체 메모리 셀 또는 대체 메모리 셀 영역의 위치에 대한 정보를 다른 방식으로 얻을 수도 있다. 예컨대, 대체될 메모리 셀 또는 메모리 셀 영역의 위치에 대한 정보와 같은 상기 정보가 선택 장치에 공급될 수있다.
선택 장치(AE)에서 이용될 수 있는 정보에 의해 선택 장치가 사용될 수 없는 메모리 셀 또는 메모리 셀 영역을 독자적으로 대체 메모리 셀 또는 대체 메모리 셀 영역으로 대체할 수 있다.
본 실시예에서는
- 대체 메모리 셀 또는 대체 메모리 셀 영역이 대체될 메모리 셀 또는 메모리 셀 영역과 동일한 메모리 셀 행에 놓이고,
- 판독시 메모리 셀 행의 모든 메모리 셀(대체 메모리 셀을 포함해서)이 판독되고,
- 선택 장치(AE)에 의해 데이터 입력 및/또는 데이터 출력을 위해 사용되는 데이터 입출력 단자(D1) 내지 (Dm)와 기록되거나 판독될 메모리 셀 사이의 할당이 결정된다.
메모리 셀 또는 메모리 셀 영역 대체가 로직(L)의 출력 신호에 의해 트리거되기 전에, 대체될 메모리 셀 및 대체될 메모리 셀 영역의 위치에 대한 정보가 선택 장치에 이미 공급되기 때문에, 정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 셀 영역의 대체에 대한 필요성 검출 및 대체 실행이 메모리 장치의 기록 또는 판독의 큰 지연 없이 이루어질 수 있다.
대체될 메모리 셀 또는 메모리 셀 영역의 위치에 대한 정보 공급은 본 실시예에서 비교기(K4)의 출력 신호에 따라, 메모리 장치에 인가된 어드레스에 정상적으로 기록 또는 판독될 수 없는, 또는 정상적으로 기록 또는 판독될 수 없는 메모리 셀을 포함하는 메모리 셀 영역에 있는, 메모리 셀이 할당되는지가 결정되지 않은 시점에서 이미 이루어진다. 대체될 메모리 셀 또는 메모리 셀 영역의 위치에 대한 정보 전송은 가급적 이른 시점에 이루어진다: 본 실시예에서는 메모리 장치에 인가된 어드레스에 정상적으로 기록 또는 판독될 수 없는, 또는 정상적으로 기록 또는 판독될 수 없는 메모리 셀을 포함하는 메모리 셀 영역에 놓인, 메모리 셀이 할당되면 즉시 이루어진다.
이로 인해, 선택 장치(AE)는 경우에 따라 이루어지는 대체를 로직(L)의 출력 신호에 의한 대체의 야기 직후에 수행할 수 있다; 선택 장치(AE)는 대체를 실행하기 위해 필요한, 대체될 메모리 셀 또는 메모리 셀 영역의 위치에 대한 정보가 그것에 주어질 때까지 기다릴 필요가 없다.
Ref4의 결정에 의해 비교 유닛 뱅크의 비교 유닛의 비교기(K4)로부터 일치가 신호로 알려질 수 있다. 이로 인해, 멀티플렉서(MUX)에서 충돌이 일어나지 않을 수 있다. 각각의 비교 유닛 뱅크에는 하나의 고유 멀티플렉서(MUX)가 제공된다. 각각의 멀티플렉서(MUX)는 대체될 메모리 셀 또는 메모리 셀 영역의 위치에 대한 정보를 (모든 비교 유닛 뱅크에 대해 공통으로) 선택 장치(AE)에 공급한다; 선택 장치(AE)는 상응하게 많은 단자를 갖는다.
대체될 메모리 셀 또는 메모리 셀 영역의 위치에 대한 정보를 선택 장치(AE)로 공급함으로써, 선택 장치에서 상응하는 대체가 이루어지지 않는다. 대체는 선택 장치(AE)가 로직(L)의 출력 신호에 의해 트리거되는 경우에야 이루어진다.
각각의 비교 유닛 뱅크에 하나의 로직(L)이 제공된다. 각각의 로직(L)은 (모든 비교 유닛 뱅크에 대해 공통적으로) 선택 장치(AE)에 그 출력 신호를 공급한다; 선택 장치는 상응하게 많은 단자를 갖는다.
로직(L)의 출력 신호에 의해, 메모리 셀 또는 메모리 셀 영역의 대체가 이루어질지의 여부가 어떤 MUX 출력 신호가 대체를 수행해야 하는지를 고려해서 결정된다; 선택 장치는 비교 유닛 뱅크에 할당된 멀티플렉서(MUX)의 출력 신호를 사용한다. 상기 비교 유닛 뱅크로부터 선택 장치(AE)에서 메모리 셀 대체 또는 메모리 셀 영역 대체를 야기시키는 신호가 유래된다.
전술한 바와 같이 구성된 메모리 장치에서는 정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 셀 영역에 대한 액세스 검출 및 상기 메모리 셀 또는 메모리 셀 영역을 대체 메모리 셀 또는 대체 메모리 셀 영역으로의 대체가 최소 비용으로 최대로 신속히 이루어질 수 있다.
본 발명에 따른 메모리 장치에 의해, 정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 셀 영역에 대한 액세스의 검출, 및 상기 메모리 셀 또는 메모리 셀 영역의 대체가 최소 비용으로 최대로 신속히 이루어진다.

Claims (5)

  1. 데이터를 저장시키기 위한 다수의 메모리 셀, 정상적으로 기록 또는 판독될 수 없는, 또는 정상적으로 기록 또는 판독될 수 없는 메모리 셀을 포함하는 메모리 셀 영역에 놓인, 메모리 셀이 메모리 장치(S)에 인가된 어드레스에 할당되는지의 여부를 체크하는 적어도 하나의 비교 유닛(VE), 및 필요한 경우 정상적으로 기록 및 판독 될 수 없는 메모리 셀 또는 메모리 셀 영역 대신에 대체 메모리 셀 또는 대체 메모리 셀 영역이 사용되게 하기 위한 선택 장치(AE)를 포함하는 메모리 장치에 있어서,
    정상적으로 기록 또는 판독될 수 없는, 또는 정상적으로 기록 또는 판독될 수 없는 메모리 셀을 포함하는 메모리 셀 영역에 놓인, 메모리 셀이 메모리 장치에 인가된 어드레스에 할당되는 것이 확정되지 않은 시점에서, 사용될 수 없는 메모리 셀 또는 메모리 셀 영역의 위치에 대한 정보가 선택 장치에 공급되는 것을 특징으로 하는 메모리 장치.
  2. 데이터를 저장시키기 위한 다수의 메모리 셀, 정상적으로 기록 또는 판독될 수 없는, 또는 정상적으로 기록 또는 판독될 수 없는 메모리 셀을 포함하는 메모리 셀 영역에 놓인, 메모리 셀이 메모리 장치(S)에 인가된 어드레스에 할당되는지의 여부를 체크하는 적어도 하나의 비교 유닛(VE), 및 필요한 경우 정상적으로 기록 및 판독 될 수 없는 메모리 셀 또는 메모리 셀 영역 대신에 대체 메모리 셀 또는대체 메모리 셀 영역이 사용되게 하기 위한 선택 장치(AE)를 포함하는 메모리 장치에 있어서,
    정상적으로 기록 또는 판독될 수 없는 메모리 셀 또는 메모리 셀 영역 대신에 대체 메모리 셀 또는 대체 메모리 셀 영역이 사용되게 하는 시점 전에, 사용될 수 없는 메모리 셀 또는 메모리 셀 영역의 위치에 대한 정보가 선택 장치에 공급되는 것을 특징으로 하는 메모리 장치.
  3. 제 1항 또는 2항에 있어서,
    상기 선택 장치(AE)는 그것이 먼저 야기되었을 때만 정상적으로 기록 또는 판독 될 수 없는 메모리 셀 또는 메모리 셀 영역 대신에 대체 메모리 셀 또는 대체 메모리 셀 영역이 사용되게 하고, 메모리 장치(S)에 인가된 어드레스에 정상적으로 기록 또는 판독될 수 없는, 또는 정상적으로 기록 또는 판독될 수 없는 메모리 셀을 포함하는 메모리 셀 영역에 놓인, 메모리 셀이 할당되는 것이 확정될 때야 비로소 상기 야기가 이루어지는 것을 특징으로 하는 메모리 장치.
  4. 제 1항 또는 2항에 있어서,
    적어도 하나의 비교 유닛(VE)에서 많은 비교가 이루어지며, 모든 비교 결과가 주어지면 비로소 메모리 장치(S)에 인가된 어드레스에 정상적으로 기록 또는 판독될 수 없는, 또는 정상적으로 기록 또는 판독될 수 없는 메모리 셀을 포함하는 메모리 셀 영역에 놓인, 메모리 셀이 할당되는지에 대한 검출이 이루어지는 것을특징으로 하는 메모리 장치.
  5. 제 4항에 있어서,
    하나 또는 다수의 비교 결과에 의해, 정상적으로 기록 또는 판독될 수 없는, 또는 정상적으로 기록 또는 판독 될 수 없는 메모리 셀을 포함하는 메모리 셀 영역에 놓인, 메모리 셀이 메모리 장치(S)에 인가된 어드레스에 할당된다고 판단되면, 즉시 사용될 수 없는 메모리 셀 또는 메모리 셀 영역의 위치에 대한 정보가 선택 장치(AE)에 공급되는 것을 특징으로 하는 메모리 장치.
KR10-2000-0066694A 1999-11-11 2000-11-10 메모리 장치 KR100449218B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19954345A DE19954345A1 (de) 1999-11-11 1999-11-11 Speichereinrichtung
DE19954345.3 1999-11-11

Publications (2)

Publication Number Publication Date
KR20010070201A true KR20010070201A (ko) 2001-07-25
KR100449218B1 KR100449218B1 (ko) 2004-09-18

Family

ID=7928737

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0066694A KR100449218B1 (ko) 1999-11-11 2000-11-10 메모리 장치

Country Status (7)

Country Link
US (1) US6314031B1 (ko)
EP (1) EP1100016B1 (ko)
JP (1) JP3824854B2 (ko)
KR (1) KR100449218B1 (ko)
CN (1) CN1158664C (ko)
DE (2) DE19954345A1 (ko)
TW (1) TW518601B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19954346A1 (de) * 1999-11-11 2001-05-23 Infineon Technologies Ag Speichereinrichtung
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
JP4350431B2 (ja) * 2003-06-10 2009-10-21 パナソニック株式会社 半導体メモリ装置
EP1536431A1 (de) * 2003-11-26 2005-06-01 Infineon Technologies AG Anordnung mit einem Speicher zum Speichern von Daten

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4757474A (en) * 1986-01-28 1988-07-12 Fujitsu Limited Semiconductor memory device having redundancy circuit portion
JPH01245497A (ja) * 1988-03-28 1989-09-29 Nec Corp 半導体メモリ
JPH02146195A (ja) * 1988-11-28 1990-06-05 Nec Corp 半導体記憶装置
JPH06150689A (ja) * 1992-11-10 1994-05-31 Nec Corp 半導体メモリ
JP3224317B2 (ja) * 1993-10-08 2001-10-29 富士通株式会社 冗長アドレスデコーダ
JP3076195B2 (ja) * 1994-04-27 2000-08-14 日本電気株式会社 不揮発性半導体記憶装置
JP3774500B2 (ja) * 1995-05-12 2006-05-17 株式会社ルネサステクノロジ 半導体記憶装置
US6188618B1 (en) * 1998-04-23 2001-02-13 Kabushiki Kaisha Toshiba Semiconductor device with flexible redundancy system
KR100333720B1 (ko) * 1998-06-30 2002-06-20 박종섭 강유전체메모리소자의리던던시회로

Also Published As

Publication number Publication date
EP1100016A2 (de) 2001-05-16
EP1100016A3 (de) 2002-06-05
CN1296266A (zh) 2001-05-23
JP2001184891A (ja) 2001-07-06
DE50004640D1 (de) 2004-01-15
DE19954345A1 (de) 2001-05-31
KR100449218B1 (ko) 2004-09-18
JP3824854B2 (ja) 2006-09-20
US6314031B1 (en) 2001-11-06
TW518601B (en) 2003-01-21
CN1158664C (zh) 2004-07-21
EP1100016B1 (de) 2003-12-03

Similar Documents

Publication Publication Date Title
US7159141B2 (en) Repairable block redundancy scheme
US4380066A (en) Defect tolerant memory
US7911872B2 (en) Column/row redundancy architecture using latches programmed from a look up table
GB2129585A (en) Memory system including a faulty rom array
KR20050058224A (ko) 반도체 기억 장치
US6041422A (en) Fault tolerant memory system
US5109360A (en) Row/column address interchange for a fault-tolerant memory system
KR101936354B1 (ko) 메모리 장치 및 이의 테스트 방법
KR100746389B1 (ko) 결함 메모리 셀의 어드레스를 저장하기 위한 메모리유닛을 갖춘 집적 반도체 메모리
KR101967270B1 (ko) 메모리 장치 및 이의 테스트 방법
KR100270007B1 (ko) 워드라인 및 비트라인 예비회로를 갖는 메모리 어레이 및 그 관리방법
US6247153B1 (en) Method and apparatus for testing semiconductor memory device having a plurality of memory banks
US20060203567A1 (en) Integrated memory circuit and method for repairing a single bit error
KR100410816B1 (ko) 메모리 장치
US6961273B2 (en) RAM memory circuit having a plurality of banks and an auxiliary device for testing
US7206237B2 (en) Apparatus and method for testing a memory device with multiple address generators
KR100449218B1 (ko) 메모리 장치
US6684355B2 (en) Memory testing apparatus and method
US20080151659A1 (en) Semiconductor memory device
JPH10172297A (ja) 半導体記憶装置及び半導体記憶装置の試験方法
CN112783805B (zh) 内存芯片，内存模块以及用来假性存取其记忆库的方法
US20040062103A1 (en) Memory circuit with a test mode for writing test data
TW202111542A (zh) 記憶體晶片，記憶體模組以及用來假性存取其記憶庫的方法
CN118057541A (zh) 操作内存装置的方法及其内存装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080828

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee