JP6908997B2 - 半導体記憶装置及びデータ書込方法 - Google Patents
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まず、本実施形態の半導体記憶装置の構成について説明する。図1には、本実施形態の半導体記憶装置10の一例の概略を表す構成図を示す。
本実施形態の半導体記憶装置10は、メモリセルブロック20のメモリセルDQの状態(消去状態または書込状態)を判定するための構成が、第1実施形態の半導体記憶装置10と異なっている。以下では、本実施形態の半導体記憶装置10について、第1実施形態の半導体記憶装置10と異なる構成及び動作について詳細に説明し、同一の構成及び動作については説明を簡略化または省略する。
20 メモリセルブロック
22 消去検出用メモリセルブロック
26 比較回路
30 アンプ回路
40 コントロールブロック
42 セレクタ回路
BL(BL、/BL) ビット線
DQ メモリセル
W ワード線
Claims (5)
- 同一のワード線及び一対のビット線により選択される一対のメモリセルによって1ビットのデータが記憶される半導体装置であって、
前記一対のメモリセルに接続された第1のアンプ回路と、
前記一対のメモリセルのうちのいずれか一方のメモリセルの出力と、基準電流とを比較した比較結果を出力する第2のアンプ回路と、
前記一対のメモリセルにおける前記1ビットのデータの消去状態を検出する際に、前記第2のアンプ回路の入力端子に出力が入力されるメモリセルを、前記一対のメモリセルのうちの一方または他方のどちらかのメモリセルとするかを切り替えるセレクタ回路と、
を備えた半導体記憶装置。 - 前記一対のメモリセルにおける前記1ビットのデータの消去状態を検出する際に前記第2のアンプ回路の入力端子に出力が入力されるメモリセルを、前記セレクタ回路により前記一対のメモリセルの一方とさせて前記第2のアンプ回路から出力された比較結果と、前記セレクタ回路により前記一対のメモリセルの他方とさせて前記第2のアンプ回路から出力された比較結果とに基づいて、前記消去状態を検出する検出部をさらに備えた、
請求項1に記載の半導体記憶装置。 - 前記一対のメモリセルを前記消去状態とする際に前記一対のメモリセルの各々に流れる消去電流を、前記一対のメモリセルに前記1ビットのデータを書き込む際に前記一対のメモリセルの各々に流れる書込電流よりも大きくする制御を行う制御部をさらに備えた、
請求項1または請求項2に記載の半導体記憶装置。 - 前記基準電流は、外部の装置から供給される、
請求項1から請求項3のいずれか1項に記載の半導体記憶装置。 - 同一のワード線及び一対のビット線により選択される一対のメモリセルによって1ビットのデータが記憶され、且つ前記一対のメモリセルに接続された第1のアンプ回路を備えた半導体記憶装置におけるデータ書込方法であって、
第2のアンプ回路により、前記一対のメモリセルのうちのいずれか一方のメモリセルの出力と、基準電流とを比較した比較結果を出力し、
セレクタ回路により、前記一対のメモリセルにおける前記1ビットのデータの消去状態を検出する際に前記第2のアンプ回路の入力端子に出力が入力されるメモリセルを、前記一対のメモリセルのうちの一方または他方のどちらかのメモリセルとするかを切り替えさせ、
前記第2のアンプ回路の入力端子に出力が入力されるメモリセルを、前記セレクタ回路により前記一対のメモリセルの一方とさせて前記第2のアンプ回路から出力された比較結果と、前記セレクタ回路により前記一対のメモリセルの他方とさせて前記第2のアンプ回路から出力された比較結果とに基づいて、データの書き込みを制御する、
データ書込方法。
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