CN106158031B - 半导体存储器以及数据写入方法 - Google Patents

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Abstract

本发明涉及半导体存储器以及数据写入方法。目的在于提供能够在不招致访问时间的增大的情况下进行利用ECC的可靠性高的数据访问的半导体存储器以及数据的写入方法。基于示出写入数据片各自的块内的写入位位置的数据地址来检测示出写入写入数据片的每一个的块内的页面的写入页面地址。向在与k个页面各自对应的k个页面数据片之中由写入页面地址示出的页面数据片的每一个内插入至少1个写入数据片，将插入有写入数据片的页面数据片作为写入页面数据片，对写入页面数据片的每一个实施错误订正编码处理来得到编码写入数据片。然后，对属于由写入页面地址示出的页面的存储器单元的每一个施加基于编码写入数据片的写入电压。

Description

半导体存储器以及数据写入方法
技术领域
本发明涉及半导体存储器，特别地涉及非易失性的半导体存储器以及半导体存储器中的数据的写入方法。
背景技术
作为非易失性的半导体存储器，已知有NAND型或NOR型的闪速存储器。在NAND型闪速存储器中装载有为了提高数据的可靠性而对写入和读出数据实施错误检测和订正的所谓的ECC（Error Checking and Correcting，错误检查和纠正）功能（例如，参照专利文献1）。在利用了ECC功能的数据写入中，对以连接于各字线的多个存储器单元所对应的页面单位输入的写入数据片的序列实施错误订正用的编码处理。然后，将通过该编码处理而得到的每个页面的编码数据写入到存储器单元阵列中。再有，在数据读出时，对以页面为单位读出的编码数据实施错误订正，将错误订正后的数据输出为读出数据。
现有技术文献
专利文献
专利文献1：日本特开2012-133843号公报。
发明要解决的课题
另一方面，在NOR型闪速存储器中，通常数据的可靠性高，因此，不需要在NAND型闪速存储器中需要的ECC。然而，近年来，伴随着存储器的高密度记录化和高速化的要求，在NOR型闪速存储器中也产生了数据的可靠性降低这样的问题。
可是，在NOR型闪速存储器中，以例如由128位构成的页面单位完成数据读出，但是，数据写入以例如由100页面的量的多个页面构成的块单位进行。
因此，在NOR型闪速存储器中，1次的量的写入为上述的那样的块单位，因此，成为错误检测和订正的对象的数据长度长大。因此，错误检测和订正处理所花费的时间变大，招致数据访问（写入、读出）速度的降低。
此外，在NOR型闪速存储器中，为了进行该块单位的写入，首先，将所输入的写入数据片的序列中的各写入数据片插入为与1块内的多个页面分别对应的页面数据内的各位的数据。然后，将完成了该写入数据片的插入的1块的量的各页面数据写入到存储器单元阵列中。
此时，在NOR型闪速存储器中，未必以其序列顺序连续地将所输入的写入数据片的序列插入到页面数据内，例如存在将该一串写入数据片分别分散地插入到多个页面数据中的情况。
因此，在NOR型闪速存储器中，存在所输入的写入数据片的排列和按照每个页面读出的读出数据片的排列不同的情况，因此，不能通过在NAND型闪速存储器中采用的方法来进行错误订正。
发明内容
因此，本发明的目的在于提供即使在所输入的写入数据片的排列和读出数据片的排列不同的情况下也能够在不招致访问时间的增大的情况下进行利用ECC的可靠性高的存储器访问的半导体存储器以及数据的写入方法。
用于解决课题的方案
本发明的半导体存储器是，一种半导体存储器，以由k个页面构成的块的单位将多个写入数据片写入到存储器单元中，其中，k为2以上的整数，所述半导体存储器具有：写入页面地址检测部，基于示出所述写入数据片各自的所述块内的写入位位置的数据地址来检测示出写入所述写入数据片的每一个的所述页面的写入页面地址；写入缓冲器，向在与所述k个页面各自对应的k个页面数据片之中由所述写入页面地址示出的所述页面数据片的每一个内插入至少1个所述写入数据片，将插入有所述写入数据片的所述页面数据片输出为写入页面数据片；ECC部，对所述写入页面数据片的每一个实施错误订正编码处理来得到编码写入数据片；以及解码器，对属于由所述写入页面地址示出的所述页面的所述存储器单元的每一个施加基于所述编码写入数据片的写入电压。
此外，本发明的数据写入方法是，一种数据写入方法，以由k个页面构成的块的单位将多个写入数据片写入到存储器单元中，其中，k为2以上的整数，所述数据写入方法具有：第一步骤，基于示出所述写入数据片各自的所述块内的写入位位置的数据地址来检测示出写入所述写入数据片的每一个的所述页面的写入页面地址；第二步骤，向在与所述k个页面各自对应的k个页面数据片之中由所述写入页面地址示出的所述页面数据片的每一个内插入至少1个所述写入数据片，将插入有所述写入数据片的所述页面数据片作为写入页面数据片；第三步骤，对所述写入页面数据片的每一个实施错误订正编码处理来得到编码写入数据片；以及第四步骤，对属于由所述写入页面地址示出的所述页面的所述存储器单元的每一个施加基于所述编码写入数据片的写入电压。
发明效果
在本发明中，在将多个写入数据片以由k个页面构成的块的单位写入到存储器单元中时，首先，基于示出块内的写入位位置的数据地址来检测示出写入有写入数据片的每一个的块内的页面的写入页面地址。接着，向在与各页面对应的k个页面数据片之中由写入页面地址示出的页面数据片内插入至少1个写入数据片。然后，仅对插入有该写入数据片的页面数据片的每一个实施错误订正编码处理，将此时得到的编码写入数据片写入到存储器单元的每一个中。
因此，根据本发明，即使在所输入的写入数据片的排列和读出数据片的排列不同的情况下，也能够进行使用了ECC的可靠性高的数据访问。
进而，根据本发明，仅对插入了写入数据片的每一个的页面数据实施错误订正编码处理，因此，与对1块内的全部页面数据实施错误订正编码处理的情况相比，能够抑制伴随着其处理时间的访问时间的增大。
附图说明
图1是示出作为本发明的半导体存储器的NOR型闪速存储器200的概略结构的框图。
图2是示出编码写入数据PD的数据格式（data format）的一个例子的图。
图3是示出输入写入数据WD的数据格式的一个例子的图。
图4是示出向1块的量的页面数据PGD0~PGDk的写入数据D0~Dt的插入的一个例子的图。
图5是示出写入页面地址检测部100的内部结构的一个例子的框图。
图6是示出由写入页面地址检测部100进行的写入页面地址检测处理的流程图。
图7是示出页面地址寄存器R0~Rk中的页面地址的存储状态的一个例子的图。
具体实施方式
以下，参照附图并详细地说明本发明的实施例。
图1是示出作为本发明的半导体存储器的NOR型闪速存储器200的概略结构的框图。在图1中，存储器单元阵列10包含多个字线和多个位线，在多个字线与多个位线的各交叉部配置有存储器单元。再有，将在连接于同一字线的多个存储器单元以及连接于一个字线的存储器单元组中储存的数据的单位称为页面。在存储器单元阵列10中，以由多个页面例如100页面构成的块单位完成数据的写入。
行解码器30从存储器单元阵列10的字线每一个之中选择与由块地址ADb示出的块对应的字线，对所选择的字线施加数据读出、数据写入和消去所需要的电压。
列解码器40对由列地址ADc示出的页面地址或表示块内的位位置的数据地址所对应的位线或位线组施加读出电压，由此，进行数据的读出。此时，列解码器30将在各位线读出的读出信号的每一个向读出放大器（sense amplifier）50供给。
此外，列解码器40在数据写入时将基于经由读出放大器50供给的编码写入数据PD的写入电压施加到属于由写入页面地址ADW示出的页面的存储器单元的每一个所连接的各位线。由此，列解码器40将编码写入数据PD写入到存储器单元阵列10中。
读出放大器50在数据的读出时对在各位线读出的读出信号的电位变动进行感测和放大，由此，判别2值或多值的数据，将所判别的数据作为编码读出数据向ECC部60供给。此外，读出放大器50在数据的写入时将从ECC部60供给的编码写入数据PD直接供给到列解码器40中。
ECC部60将通过对从读出放大器50供给的编码读出数据实施错误检测和错误订正处理而订正了在该编码读出数据中产生的位错误或突发错误后的数据输出为读出数据RD。
此外，ECC部60对从写入缓冲器70供给的每个页面的页面数据PGD实施错误订正编码处理，由此，生成附加了奇偶校验位（parity bit）的编码写入数据PD。ECC部60例如如图2所示那样对128位长度的页面数据PGD实施错误订正编码处理，由此，生成附加了8位的奇偶校验位PA的编码写入数据PD。ECC部60将编码写入数据PD经由读出放大器50供给到列解码器40中。
写入缓冲器70导入例如如图3所示那样的一串写入数据D0~Dt（t为2以上的整数）的序列来作为输入写入数据WD。再有，写入数据D0~Dt的每一个具有例如16位长度。
写入缓冲器70首先设想每一个的全部位被初始化为逻辑电平0或1的页面数据PGD0~PGDk来作为1块的量的k个（k为2以上的整数）页面数据。接着，写入缓冲器70将写入数据D0~Dt的每一个插入为由写入页面地址ADW示出的页面数据PGD内的指定的位位置的数据。
例如，在与写入数据D0~D2分别对应的写入页面地址ADW示出页面数据PGD0的第0位~第47位的情况下，写入缓冲器70例如如图4所示那样将写入数据D0~D2插入为页面数据PGD0的第0位~第47位的数据。此外，写入缓冲器70在与写入数据D3~D5分别对应的写入页面地址ADW示出页面数据PGD1的第80位~第127位的情况下如图4所示那样将写入数据D3~D5插入为页面数据PGD1的第80位~第127位的数据。此外，写入缓冲器70在与写入数据D6和D7分别对应的写入页面地址ADW示出页面数据PGD3的第48位~第79位的情况下如图4所示那样将写入数据D6和D7插入为页面数据PGD3的第48位~第79位的数据。此外，写入缓冲器70在与写入数据D（t-2)~Dt分别对应的写入页面地址ADW示出页面数据PGDk的第0位~第47位的情况下如图4所示那样将写入数据D（t-2)~Dt插入为页面数据PGDk的第0位~第47位的数据。
然后，写入缓冲器70仅将在1块的量的页面数据PGD0~PGDk之中完成了写入数据D0~Dt的插入的页面数据即与由写入页面地址ADW示出的页面对应的页面数据PGD向ECC部60供给。例如，在图4所示的一个例子中，写入缓冲器70将在页面数据PGD0~PGDk之中与由写入页面地址ADW示出的页面对应的至少PGD0、PGD1、PGD3和PGDk的每一个向ECC部60供给。然而，关于符合未由写入页面地址ADW示出的页面的至少PGD2、PGD4和PGD（k-1）的每一个，写入缓冲器70不进行向ECC部60的供给。
控制部90根据从外部供给的芯片启动（chip enable）信号、写入信号、读出信号等各种控制命令CMD和地址数据ADD来对行解码器30和列解码器40供给上述的块地址ADb和列地址ADc。
再有，控制部90在数据的写入时根据地址数据ADD将示出作为输入写入数据WD的写入数据D0~Dt各自的块内的写入位位置的数据地址DA向写入页面地址检测部100供给。
写入页面地址检测部100基于与写入数据D0~Dt的每一个对应的数据地址DA来检测示出从1块的量的全部的页面之中成为写入对象的页面的页面地址，将其作为上述的写入页面地址ADW向列解码器40和写入缓冲器70供给。
图5是示出写入页面地址检测部100的内部结构的框图。如图5所示，写入页面地址检测部100包含页面地址核对部101、写入页面地址存储部102、输入计数器103、输入选择器104、输出计数器105、以及输出选择器106。
页面地址核对部101判定包含由数据地址DA示出的写入位位置的页面，得到表示该页面的页面地址PPA。页面地址核对部101判定由该页面地址PPA示出的页面是否在写入页面地址存储部102中存储完毕。也就是说，页面地址核对部101通过核对该页面地址PPA和存储在写入页面地址存储部102中的存储内容来判定与页面地址PPA相同的页面地址是否在写入页面地址存储部102中存储完毕。此时，页面地址核对部101仅在判定为与页面地址PPA相同的页面地址为未存储的情况下将该页面地址PPA供给到输入选择器104中，接着对输入计数器103的计数值加上1。
写入页面地址存储部102包含与1块的量的（k+1）个页面各自对应的页面地址寄存器R0~Rk。在这些页面地址寄存器R0~Rk之中，从输入选择器104完成了页面地址PPA的供给的1个页面地址寄存器R存储该页面地址PPA。再有，页面地址寄存器R0~Rk将分别存储的存储内容向页面地址核对部101和输出选择器106供给。
输入计数器103在电源接通时或者每当向存储器单元阵列10的1块的量的数据写入结束时将其计数值初始化为零。然后，输入计数器103每当在页面地址核对部101中判定为与页面地址PPA相同的页面地址为未存储时，仅使其计数值增加1。
输入选择器104从页面地址寄存器R0~Rk之中选择与输入计数器103的计数值对应的1个，向该选择的页面地址寄存器R供给页面地址PPA。例如，在输入计数器103的计数值为零的情况下，输入选择器104仅向页面地址寄存器R0~Rk之中的R0供给页面地址PPA。由此，页面地址寄存器R0存储从输入选择器104供给的页面地址PPA。此外，在输入计数器103的计数值为“1”的情况下，输入选择器104仅向页面地址寄存器R0~Rk之中的R1供给页面地址PPA。由此，页面地址寄存器R1存储从输入选择器104供给的页面地址PPA。
输出计数器105在电源接通时或者每当向存储器单元阵列10的1块的量的数据写入结束时将其计数值初始化为零。然后，在基于上述的输入写入数据WD的、向写入页面地址存储部102的页面地址的存储处理全部结束之后，输出计数器105开始计数工作。此时，输出计数器105使计数值从零的状态各“1”地增加，在该计数值与输入计数器103的当前的计数值一致之后停止计数工作。
输出选择器106基于输出计数器105的计数值来依次择一地选择写入页面地址存储部102的页面地址寄存器R各自的存储内容即示出成为写入对象的页面的页面地址。输出选择器106将该选择的存储内容输出为上述的写入页面地址ADW。
在以下，按照图6所示的工作流程来说明具有图5所示的结构的写入页面地址检测部100的工作。
首先，页面地址核对部101导入与输入写入数据WD中的写入数据D0~Dt之中的1个写入数据D对应的数据地址DA（步骤S1）。接着，页面地址核对部101判定包含由该数据地址DA示出的位位置的页面，核对示出该页面的页面地址PPA和在写入页面地址存储部102中存储完毕的页面地址（步骤S2）。接着，页面地址核对部101通过在步骤S2中的核对结果来判定与页面地址PPA相同的页面地址是否为存储完毕（步骤S3）。当在步骤S3中判定为与页面地址PPA相同的页面地址为未存储时，在页面地址寄存器R0~Rk之中与输入计数器103的计数值对应的1个页面地址寄存器R存储该页面地址PPA（步骤S4）。在步骤S4的执行后，输入计数器103仅使其计数值增加“1”（步骤S5）。
在这样的步骤S5的执行后或者在上述步骤S3中判定为与页面地址PPA相同的页面地址为存储完毕的情况下，页面地址核对部101判定对进行写入的数据量进行计数的写入次数计数器（未图示）的计数值是否与规定的写入次数相同（步骤S6）。在步骤S6中判定为写入次数计数器的计数值与规定的写入次数不相同的情况即该计数值不足规定的写入次数的情况下，页面地址核对部101返回到上述步骤S1的执行，导入与下一写入数据D对应的数据地址DA。然后，接着实施上述步骤S2~S6。
因此，通过重复实施上述步骤S1~S6，从而基于写入数据D0~Dt各自的数据地址DA，将示出在1块内成为写入对象的页面的页面地址依次存储到写入页面地址存储部102中。
此时，在例如如图4所示那样分配基于数据地址DA的1块内的写入数据D0~Dt的情况下，与1块的量的（k+1）个各页面对应的页面数据PGD0~PGDk之中的PGD0、PGD1、PGD3、PGDk等成为写入对象页面数据。因此，在页面数据PGD0~PGDk之中包含写入数据D的PGD0、PGD1、PGD3、…、PGDk的每一个所对应的页面地址作为示出写入对象页面的页面地址被存储到写入页面地址存储部102中。再有，在PGD2中不包含写入数据D，因此，从写入对象页面排除该PGD2，因此，与PGD2对应的页面地址不存储在写入页面地址存储部102中。
可是，为了存储成为写入对象的页面地址，在写入页面地址存储部102设置有1块的量的（k+1）个各页面所对应的（k+1）个页面地址寄存器R0~Rk。然而，在1块内，存在如上述那样从写入对象页面排除的页面。因此，在与作为写入对象页面的最终页面对应的页面地址例如如图7所示那样被存储在页面地址寄存器RJ（Ｊ是不足k的整数）的情况下，剩余的页面地址寄存器R（J+1)~Rk为保持初始状态的原样。
在此，在步骤S6中判定为上述的写入次数计数器的计数值与规定的写入次数相同的情况下，输出选择器106从页面地址寄存器R0~Rk各自的存储内容之中选择与输出计数器105的计数值对应的1个，将该选择的存储内容输出为写入页面地址ADW（步骤S7）。接着，输出计数器105仅使计数值增加“1”（步骤S8），判定该计数值是否与输入计数器103的计数值相同（步骤S9）。在步骤S9中判定为输入计数器103和输出计数器105各自的计数值相同之前，重复实施上述步骤S7~S9的工作。
通过重复实施步骤S7~S9，从而将存储在写入页面地址存储部102中的页面地址的每一个作为写入页面地址ADW向列解码器40和写入缓冲器70供给。也就是说，仅将示出在1块内的全部页面之中成为写入对象的页面的页面地址作为写入页面地址ADW向列解码器40和写入缓冲器70供给。此时，写入缓冲器70仅将在1块的量的页面数据PGD0~PGDk之中与由写入页面地址ADW示出的页面对应的页面数据PGD向ECC部60供给。由此，ECC部60将对与由写入页面地址ADW示出的页面对应的页面数据PGD的每一个实施错误订正编码处理而得到的编码写入数据PD向列解码器40供给。列解码器40对属于由写入页面地址ADW示出的页面的存储器单元的每一个所连接的各位线施加基于编码写入数据PD的写入电压，由此，将该编码写入数据PD写入到存储器单元阵列10中。
总之，NOR型闪速存储器200如以下那样通过写入页面地址检测部（100）、写入缓冲器（70）、ECC部（60）、以及解码器（40）将多个写入数据片（D0~Dt）以由k个（k为2以上的整数）页面构成的块的单位写入到存储器单元阵列（10）中。也就是说，写入页面地址检测部基于示出写入数据片各自的块内的写入位位置的数据地址（DA）来检测示出写入有写入数据片的每一个的块内的页面的写入页面地址（ADW）。写入缓冲器向在与k个页面各自对应的k个页面数据片（PGD）之中由上述的写入页面地址示出的页面数据片的每一个内插入至少1个写入数据片，将插入有该写入数据片的页面数据片输出为写入页面数据片。ECC部对写入页面数据片的每一个实施错误订正编码处理而得到编码写入数据片。然后，解码器对属于由写入页面地址示出的页面的存储器单元的每一个施加基于编码写入数据片的写入电压，由此，将该编码写入数据片的每一个写入到存储器单元阵列中。
由此，ECC部60只要仅对与由写入页面地址ADW示出的页面对应的页面数据PGD实施错误订正编码处理即可，因此，与对1块的量的全部的页面数据PGD0~PGDk实施错误订正编码处理的情况相比，能够缩短写入所花费的处理时间。
进而，在NOR型闪速存储器200中，将输入的写入数据D0~Dt如图4所示那样插入到与各页面对应的页面数据PGD的每一个中，对该页面数据PGD实施错误订正编码处理。由此，即使在产生所输入的写入数据片的排列的方式和按照每个页面读出的读出数据片的排列的方式不同的情况的NOR型闪速存储器那样的半导体存储器中，也能够实现使用了ECC的可靠性高的数据访问。
附图标记的说明
10 存储器单元阵列
60 ECC部
70 写入缓冲器
90 控制部
100 写入页面地址检测部
101 页面地址核对部
102 写入页面地址存储部
200 NOR型闪速存储器。

Claims (5)

1.一种半导体存储器系统，具有：
NOR闪速存储器，包括多个存储器单元，向所述多个存储器单元分配每个具有多个页面的多个块；以及
写入控制部，被配置成接收连续的写入数据片，并且将所述写入数据片存储在用于每个块的所述存储器单元中，其中所述写入控制部包括：
写入页面地址存储部，被配置成当其接收到写入页面地址时存储接收到的写入页面地址；
页面地址核对部，被配置成基于示出每个块内的写入位位置的数据地址来确定用于写入所述写入数据片的每一个的块之一中的页面的页面地址，并且在所确定的页面地址未存储在所述写入页面地址存储部中时将所确定的页面地址作为写入页面地址输出到所述写入页面地址存储部；
输出部，被配置成依次读出存储在所述写入页面地址存储部中的写入页面地址并且输出所读出的写入页面地址；
写入缓冲器，被配置成向在与所述多个页面各自对应的第一页面数据片之中由所读出的写入页面地址示出的页面数据片的每一个内插入至少1个所述写入数据片，并且输出插入有所述写入数据片的页面数据片；
ECC部，被配置成对所述写入缓冲器输出的所述页面数据片的每一个实施错误订正编码处理来得到编码写入数据片，而同时忽略所述第一页面数据片中的插入有所述写入数据片的页面数据片之外的每个其余的页面数据片；以及
解码器，被配置成对属于由所读出的写入页面地址示出的所述页面的所述存储器单元的每一个施加基于每个所述编码写入数据片的写入电压。
2.根据权利要求1所述的半导体存储器系统，其特征在于，所述半导体存储器系统为NOR型的闪速存储器。
3.根据权利要求1或2所述的半导体存储器系统，其特征在于，所述写入页面地址检测部具有：
写入地址存储部；
页面地址核对部，按照每个所述写入数据片的每一个基于所述数据地址来判定示出写入所述写入数据片的所述块内的所述页面的页面地址，在所判定的所述页面地址在所述写入地址存储部中为未存储的情况下使所述页面地址存储到所述写入地址存储部中；以及
输出部，依次读出存储在所述写入地址存储部中的所述页面地址的每一个，将所述读出的所述页面地址作为所述写入页面地址向所述写入缓冲器输出。
4.根据权利要求1~3的任一项所述的半导体存储器系统，其特征在于，所述ECC部将对从所述存储器单元阵列读出的每个所述页面的数据片实施错误订正处理而得到的错误订正数据输出为读出数据。
5.一种数据写入方法，将写入数据片写入在半导体存储器系统中，所述半导体存储器系统具有：NOR闪速存储器，包括多个存储器单元，向所述多个存储器单元分配每个块具有多个页面的多个块；以及写入页面地址存储部，被配置成当其接收到写入页面地址时存储接收到的写入页面地址，所述数据写入方法具有：
接收连续的写入数据片并且将所述写入数据片存储在用于每个块的所述存储器单元中的写入控制步骤；
基于示出每个块内的写入位位置的数据地址来确定用于写入所述写入数据片的每一个的块之一中的页面的页面地址并且在所确定的页面地址未存储在所述写入页面地址存储部中时将所确定的页面地址作为写入页面地址供应到所述写入页面地址存储部的步骤；
依次读出存储在所述写入页面地址存储部中的写入页面地址的步骤；
向在与所述多个页面各自对应的第一页面数据片之中由所读出的写入页面地址示出的页面数据片的每一个内插入至少1个所述写入数据片并且发布插入有所述写入数据片的页面数据片的步骤；
对所述页面数据片的每一个实施错误订正编码处理来得到编码写入数据片而同时忽略所述第一页面数据片中的插入有所述写入数据片的页面数据片之外的每个其余的页面数据片的步骤；以及
对属于由所读出的写入页面地址示出的所述页面的所述存储器单元的每一个施加基于每个所述编码写入数据片的写入电压的步骤。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6941971B2 (ja) * 2017-05-15 2021-09-29 ラピスセミコンダクタ株式会社 半導体記憶装置、メモリコントローラ及びメモリの監視方法
CN111026675B (zh) * 2019-12-06 2022-02-15 华中科技大学 一种高效的闪存数据刷新方法及基于闪存的固态硬盘

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1145684A (zh) * 1995-03-17 1997-03-19 爱特梅尔股份有限公司 具有快擦写类存储器芯体的电可擦可编程只读存储器阵列
US8656255B1 (en) * 2013-03-15 2014-02-18 Avalanche Technology, Inc. Method for reducing effective raw bit error rate in multi-level cell NAND flash memory

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04104345A (ja) * 1990-08-23 1992-04-06 Pfu Ltd Ｅｃｃ機構付主記憶装置の部分書き換えデータの書き込み制御方式
JPH06250937A (ja) * 1993-02-09 1994-09-09 Internatl Business Mach Corp <Ibm> メモリ制御方法、ｅｃｃ機能付きメモリ制御回路、及び、情報処理装置
JP2003296177A (ja) * 2002-04-03 2003-10-17 Sony Corp 記録装置および方法、記録媒体、並びにプログラム
KR100680473B1 (ko) * 2005-04-11 2007-02-08 주식회사 하이닉스반도체 액세스 시간이 감소된 플래시 메모리 장치
US7861139B2 (en) * 2007-01-26 2010-12-28 Micron Technology, Inc. Programming management data for NAND memories
JP2008217857A (ja) * 2007-02-28 2008-09-18 Toshiba Corp メモリコントローラ及び半導体装置
JP2010009642A (ja) * 2008-06-24 2010-01-14 Toshiba Corp 半導体記憶装置およびそのテスト方法
US9268632B2 (en) * 2010-09-24 2016-02-23 Rambus Inc. Memory device with ECC history table
JP2012133843A (ja) * 2010-12-21 2012-07-12 Toshiba Corp 半導体記憶装置
JP2013142947A (ja) * 2012-01-10 2013-07-22 Sony Corp 記憶制御装置、記憶装置および記憶制御装置の制御方法
KR20130087092A (ko) * 2012-01-27 2013-08-06 삼성전자주식회사 메모리 컨트롤러의 동작 방법 및 상기 메모리 컨트롤러를 포함하는 메모리 시스템
US9009568B2 (en) * 2013-08-09 2015-04-14 Sandisk Technologies Inc. Sensing parameter management in non-volatile memory storage system to compensate for broken word lines
US20150074489A1 (en) * 2013-09-06 2015-03-12 Kabushiki Kaisha Toshiba Semiconductor storage device and memory system
US9349490B2 (en) * 2014-01-24 2016-05-24 Stmicroelectronics S.R.L. Error correction in differential memory devices with reading in single-ended mode in addition to reading in differential mode
US9430328B2 (en) * 2014-01-24 2016-08-30 Stmicroelectronics S.R.L. Error correction in memory devices by multiple readings with different references

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1145684A (zh) * 1995-03-17 1997-03-19 爱特梅尔股份有限公司 具有快擦写类存储器芯体的电可擦可编程只读存储器阵列
US8656255B1 (en) * 2013-03-15 2014-02-18 Avalanche Technology, Inc. Method for reducing effective raw bit error rate in multi-level cell NAND flash memory

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