JP7053110B2 - 半導体記憶装置及びデータ書込方法 - Google Patents

Description

本発明は、半導体記憶装置及びデータ書込方法に関するものである。

従来から、１つのメモリセルに１ビットのデータを記憶する、いわゆる１セル１データ方式の半導体記憶装置が知られている。この１セル１データ方式の半導体記憶装置では、１つのメモリセルに、「１」を表すデータまたは「０」を表すデータが記憶される（書き込まれる）。当該メモリセルからデータを読み出す際は、当該メモリセルから出力される電流と、基準電流とを比較した比較結果に基づいて、当該メモリセルに記憶されているデータが「０」または「１」のいずれを表しているかを判定する。

このような１セル１データ方式の半導体記憶装置を低電圧下で使用する場合、データが書き込まれたメモリセルから出力される電流値が、低くなってしまい、基準電流との比較がし難くなる場合がある。

これに対して、同一のワード線によって選択される一対の（２つの）メモリセルにおいて１ビットのデータを記憶する、いわゆる２セル１データ方式といわれる記憶方式の半導体記憶装置が知られている（例えば、特許文献１参照）。

２セル１データ方式の半導体記憶装置では、一対のメモリセルの一方（正セル）と他方（負セル）とで異なるデータを記憶しておき、正セルから出力される電流と、負セルから出力される電流とを比較した比較結果に基づいて、当該一対のメモリセルに記憶されているデータが「０」または「１」のいずれを表しているかを判定する。

特許第２５３７２６４号公報

従来の２セル１データ方式における半導体記憶装置のメモリセル（メモリセルブロック）にデータを書き込む際、データの書き込み対象となるメモリセルが既にデータが書き込まれた書込状態なのか、データの消去状態なのか不明な場合があった。

ところで、２セル１データ方式の半導体記憶装置では、データ幅毎に書き込み対象のメモリセルＤＱにデータを書き込む際に、書き込み対象のメモリセルＤＱのいずれかが書込状態である場合、消去単位毎にメモリセルＤＱのデータを他の記憶装置（例えば、ＲＡＭ等）に一旦、記憶させた後、メモリセルＤＱのデータを消去して消去状態とする。その後、他の記憶装置に記憶させたデータに書き込みたいデータが合成されたデータを、半導体記憶装置のメモリセルブロックに書き込む。

従来の２セル１データ方式の半導体記憶装置では、データを書き込ませる際に、書き込み対象のメモリセルが消去状態であるか否かが不明であったため、書き込み対象のメモリセルが書込状態であると仮定していた。そのため、従来の半導体記憶装置では、データを書き込ませる際に、データの消去単位毎に、メモリセルのデータを他の（外部の）記憶装置に書き込ませていた。例えば、書き込むデータの量が１ワードであるが、データの消去単位が１０２４ワードである場合があり、このように書き込むデータ量と、データの消去単位とを比較すると、一般的に消去単位の方が大きいため、書き込みを行うセル以外のデータも消去されてしまう場合がある。そのため、従来の半導体記憶装置では、データの消去単位毎に、メモリセルのデータを他の（外部の）記憶装置にデータに書き込ませる必要があった。

従来の半導体記憶装置では、このように外部の記憶装置にデータを一旦書き込ませた後、メモリセルのデータを消去する消去動作を行い、さらに書き込むデータを合成し、合成したデータをメモリセルブロックに書き込む書き込み動作を行っていた。

本発明は、１ビットのデータを記憶する一対のメモリセルにおいて当該１ビットのデータが消去状態であるか否かを検出することができる、半導体記憶装置及びデータ書込方法を提供することを目的とする。

上記目的を達成するために、本発明の半導体記憶装置は、行列状に配置された複数のメモリセルにおいて、同一のワード線及び一対のビット線により選択される一対のメモリセルによって１ビットのデータが記憶される半導体装置であって、前記一対のメモリセルが配置された行に対応して設けられた前記ワード線の前記行毎に、各行のメモリセルと同一のワード線によって選択されるよう設けられ、且つ所定の数の前記一対のメモリセル毎に、前記一対のメモリセルに前記１ビットのデータが書き込まれる際に、前記一対のメモリセルにおける前記１ビットのデータの消去状態を検出されるためのデータが書き込まれる消去状態検出用メモリセルと、前記消去状態検出用メモリセルの出力と、基準電流とを比較した比較結果を出力するアンプ回路と、を備える。

さらに、上記目的を達成するために、本発明のデータ書込方法は、行列状に配置された複数のメモリセルにおいて、同一のワード線及び一対のビット線により選択される一対のメモリセルによって１ビットのデータが記憶される半導体記憶装置におけるデータ書込方法であって、前記一対のメモリセルが配置された行に対応して設けられた前記ワード線の前記行毎に、各行のメモリセルと同一のワード線によって選択されるよう設けられた消去状態検出用メモリセルに、所定の数の前記一対のメモリセル毎に前記一対のメモリセルに前記１ビットのデータが書き込まれる際に、前記一対のメモリセルにおける前記１ビットのデータの消去状態を検出するためのデータを書き込み、アンプ回路により、前記消去状態検出用メモリセルの出力と、基準電流とを比較した比較結果を出力し、前記比較結果に基づいて、前記所定の数の前記一対のメモリセル毎に、データの書き込みを制御する、データ書込方法である。

本発明によれば、１ビットのデータを記憶する一対のメモリセルにおいて当該１ビットのデータが消去状態であるか否かを検出することができる、という効果を奏する。

本発明によれば、半導体記憶装置にデータを書き込ませる際に、書き込み対象のメモリセルが消去状態であるか否かを検出できる。従来の半導体装置では、書き込み対象のメモリセルの状態にかかわらず、一旦消去動作を行った後に、書き込み動作を行っていた。これに対して、本発明によれば、消去状態であることを検出した場合、消去動作を行わずに、そのままデータを書き込ませる書込動作を行うことができる、という効果を奏する。

そのため、本発明によれば、従来の半導体記憶装置に比べて、データの書き込みに要する時間を短縮することができる、という効果を奏する。

第１実施形態における半導体記憶装置の一例の概略を表す構成図である。 第１実施形態におけるメモリセルブロックの一例を表す構成図。 第１実施形態の半導体記憶装置における２セル１データ方式に関する構成の一例を示した回路図である。 第１実施形態のコントロールブロックの制御による、データＤＩＮ［ｎ：０］の書込処理の流れの一例を表したフローチャートである。 第２実施形態における半導体記憶装置の一例の概略を表す構成図である。 第２実施形態の半導体記憶装置における２セル１データ方式に関する構成の一例を示した回路図である。 第２実施形態のコントロールブロックの制御による、データＤＩＮ［ｎ：０］の書込処理の流れの一例を表したフローチャートである。

以下では、図面を参照して、各実施形態を詳細に説明する。

［第１実施形態］
まず、本実施形態の半導体記憶装置の構成について説明する。図１には、本実施形態の半導体記憶装置１０の一例の概略を表す構成図を示す。

図１に示すように、本実施形態の半導体記憶装置１０は、メモリセルブロック２０、消去検出用メモリセルブロック２２、書込回路２４、２８、比較回路２６、アンプ回路３０、ロウデコーダ３２、カラムスイッチ３４、Ｉ／Ｏポート３６、及びコントロールブロック４０、を備える。

本実施形態のメモリセルブロック２０は、図２に一例を示すように、複数のメモリセルＤＱが行列状（マトリクス状）に配置されている。本実施形態の半導体記憶装置１０には、一例として、ｘ＋１本のワード線Ｗ（Ｗ［０］～Ｗ［ｘ］）が、メモリセルＤＱが配置された行に対応して設けられている。図２に示すように、本実施形態の半導体記憶装置１０の消去検出用メモリセルブロック２２のメモリセルＤＱは、メモリセルの各行（各ワード線Ｗ）に対応して１つずつ（一列）設けられている。また、本実施形態の半導体記憶装置１０には、一例として、（ｙ＋２）×２本のビット線ＢＬ（ＢＬ［０］、／ＢＬ［０］～ＢＬ［ｙ］、／ＢＬ［ｙ］、ＢＬ［Ｅ］、／ＢＬ［Ｅ］）が、メモリセルＤＱが配置された列に対応して設けられている。なお、メモリセルブロック２０におけるメモリセルＤＱの行数（ビット線ＢＬの本数）は、データ幅ｎ＋１の倍数（整数倍）であれば特に限定されない。

本実施形態の半導体記憶装置１０は、同一のワード線Ｗ及び一対のビット線ＢＬ（ＢＬ、／ＢＬ）により選択される一対のメモリセルＤＱ（ＤＱ［０、０］～ＤＱ［ｘ、ｙ］）によって１ビットのデータが記憶される、いわゆる２セル１データ方式の記憶装置である。図３には、本実施形態の半導体記憶装置１０の２セル１データ方式に関する構成の一例を示した回路図を示す。なお、図３では、図示を簡略化するために、１本のワード線Ｗによって選択可能なメモリセルＤＱ群２３のみを図示しており、また、データ幅ｎ＋１に応じた構成のみを図示している。本実施形態の半導体記憶装置１０の一例としては、フラッシュメモリが挙げられる。

本実施形態の半導体記憶装置１０では、Ｉ／Ｏポート３６を介して外部の装置から入力されたデータＤＩＮ［ｎ：０］を、ＭＣＵ（Micro Control Unit）やＣＰＵ（Central Processing Unit）等の外部の装置から入力される制御信号に基づいて、コントロールブロック４０がメモリセルブロック２０に記憶させる。本実施形態のコントロールブロック４０が、本発明の検出部及び制御部の一例である。

コントロールブロック４０は、制御信号に基づいて、ワード線Ｗのアドレスをロウデコーダ３２に出力する。ロウデコーダ３２は、入力されたアドレスに基づきワード線Ｗを選択する。また、コントロールブロック４０は、制御信号に基づいて、データ幅に応じたビット線ＢＬのアドレスをカラムスイッチ３４に出力する。カラムスイッチ３４は、入力されたアドレスに基づき、データ幅に応じてビット線ＢＬを選択し、選択したビット線ＢＬと、書込回路２４及び比較回路２６とを接続する。例えば、カラムスイッチ３４は、データ幅が８ビットの場合、１６本（８組×２本＝１６本）のビット線ＢＬを選択する。なお、図３では、カラムスイッチ３４の記載を省略している。

図３に示すように、Ｉ／Ｏポート３６を介して入力されたデータＤＩＮ［０：ｎ］（ＤＩＮ［０］～［ｎ］）は、書込回路２４（２４［０］～２４［ｎ］）を介して、メモリセルＤＱに書き込まれる。本実施形態の半導体記憶装置１０では、１ビットのデータＤＩＮを書き込む場合には、正セルＤＱ［＋］と負セルＤＱ［－］とで書き込まれるデータ（「１」または「０」）が異なる。また、メモリセルブロック２０からデータを読み出す場合は、比較回路２６（２６［０］～２６［ｎ］）には、一対のメモリセルＤＱの出力がビット線ＢＬを介して非反転入力端子に入力され、またビット線／ＢＬを介して反転入力端子に入力される。そして、比較回路２６の比較結果を表すデータＤＯ（ＤＯ［ｎ：０］）がＩ／Ｏポート３６を介して外部に出力される。

比較回路２６から出力される比較結果（記憶データ）の真理値表を表１に示す。

表１に示すように、一対のメモリセルＤＱに「０」を表すデータを書き込む場合、正セルＤＱ［＋］には「０」が、負セルＤＱ［－］には「１」が書き込まれ、比較回路２６から出力される比較結果が「０」になる。また、一対のメモリセルＤＱに「１」を表すデータを書き込む場合、正セルＤＱ［＋］には「１」が、負セルＤＱ［－］には「０」が書き込まれ、比較回路２６から出力される比較結果が「１」になる。

一方、本実施形態の半導体記憶装置１０では、表１に示すように、一対のメモリセルＤＱに１ビットのデータを記憶させていない状態、すなわちデータの消去状態では、正セルＤＱ［＋］には「１」が、負セルＤＱ［－］には「１」が書き込まれる。この場合、比較回路２６から出力される比較結果が不定となる。

なお、本実施形態の半導体記憶装置１０のコントロールブロック４０では、一対のメモリセルＤＱを消去状態とする際に、メモリセルＤＱに流れる消去電流が、一対のメモリセルＤＱに１ビットのデータを書き込む際に、一対のメモリセルＤＱに流れる書込電流よりも大きい（消去電流>書込電流）。

また、本実施形態の半導体記憶装置１０では、一例として図３に示すように、消去検出用メモリセルブロック２２のメモリセルＤＱ［Ｅ］には、データの入力がグランド電位（ＧＮＤ）に固定された書込回路２８によってデータが書き込まれる。そのため、本実施形態のメモリセルＤＱ［Ｅ］には、データ幅毎に一対のメモリセルＤＱにデータを書き込む際に、「０」が書き込まれる。セルブロックＤＱ［Ｅ］（ＤＱ［Ｅ＋］）の出力はビット線ＢＬ［Ｅ］を介してアンプ回路３０の非反転入力端子に入力される。一方、アンプ回路３０の反転入力端子には、ビット線／ＢＬ［Ｅ］を介して、外部に設けられた電流源から供給される基準電流ＲＥＦが入力される。

アンプ回路３０は、ビット線ＢＬ［Ｅ］を介して入力されるメモリセルＤＱ［Ｅ＋］の出力と、基準電流ＲＥＦとを比較し、比較結果を表すデータＤＯ［Ｅ］をコントロールブロック４０に出力する。基準電流ＲＥＦは、書込電流よりも大きく、消去電流よりも電流値が小さい。そのため、同一のワード線Ｗに接続される一対のメモリセルＤＱ全てがデータの消去状態の場合、アンプ回路３０からは「１」を表すデータＤ０［Ｅ］が出力される。一方、同一のワード線Ｗに接続される一対のメモリセルＤＱのうち一組でもデータが書き込まれた場合（書込状態の場合）、アンプ回路３０からは「０」を表すデータＤ０［Ｅ］が出力される。

本実施形態の半導体記憶装置１０のコントロールブロック４０は、アンプ回路３０から入力されるデータＤＯ［Ｅ］に基づいて、データ幅に応じた複数の一対のメモリセルＤＱについてデータの消去状態及び書込状態のいずれであるかを検出する。本実施形態のコントロールブロック４０は、一例として、この検出結果に応じて、一対のメモリセルＤＱへのデータの書込を制御する。

図４には、本実施形態のコントロールブロック４０の制御による、データＤＩＮ［ｎ：０］の書込処理の流れの一例を表したフローチャートを示す。コントロールブロック４０は、メモリセルブロック２０に書き込みを行わせるための制御信号が外部から入力されると、データの消去単位毎（所定の数のワード線Ｗ毎）に、図４に示したデータＤＩＮ［ｎ：０］の書込処理を実行する。

ステップＳ１００でコントロールブロック４０は、アンプ回路３０から出力されたデータＤＯ［Ｅ］を検出し、データＤＯ［Ｅ］が「１」を表しているか否かを判定する。

上述したように、同一のワード線Ｗに接続される一対のメモリセルＤＱの全てが消去状態の場合、データＤ０［Ｅ］は「１」を表す。データＤＯ［Ｅ］が「１」を表している場合、肯定定となり、ステップＳ１０２へ移行する。

ステップＳ１０２でコントロールブロック４０は、制御信号に基づいて、データＤＩＮ［ｎ：０］を記憶させる（書き込ませる）書込動作を行った後、図４に示した書込処理を終了する。本実施形態では、一例としてステップＳ１０２でコントロールブロック４０は、一対のメモリセルＤＱに応じたワード線Ｗのアドレスをロウデコーダ３２に出力し、データ幅に応じたビット線ＢＬのアドレスをカラムスイッチ３４に出力する。

ステップＳ１０２の書込動作により、データＤＩＮ［ｎ：０］が、書込回路２４によってメモリセルＤＱに書き込まれる。

一方、上述したように、同一のワード線Ｗに接続される一対のメモリセルＤＱの少なくとも１つが書込状態の場合、データＤ０［Ｅ］は「０」を表す。データＤＯ［Ｅ］が「０」を表している場合、ステップＳ１００の判定が否定定となり、ステップＳ１０４へ移行する。

本実施形態の半導体記憶装置１０では、一対のメモリセルＤＱにデータが書き込まれている場合、消去単位毎に当該データを消去して消去状態とした後、新しくデータの書き込みを行う。

そこで、コントロールブロック４０は、ステップＳ１０４で消去動作を実行する。本実施形態の半導体記憶装置１０では、消去動作を行う場合、消去単位に応じたメモリセルＤＱに書き込まれているデータ及びメモリセルＤＱ［Ｅ］のデータが同時に消去される。消去単位は、例えば、ワード線Ｗの本数に基づいて定められる。そのため、本実施形態の半導体記憶装置１０では、消去単位毎に、メモリセルＤＱに書き込まれているデータを読み出して、半導体記憶装置１０外部の記憶装置（例えば、ＲＡＭ：Random Access Memory等）に一旦、記憶させた後、メモリセルＤＱのデータを消去して消去状態にする。

なお、このように外部の記憶装置にデータを一旦、記憶させた場合、当該記憶装置に記憶されたデータと、メモリセルブロック２０に書き込みを行いたいデータとを合成し、合成したデータをメモリセルブロック２０に書き込む。なお、このようなデータの合成は、例えば、ＭＣＵやＣＰＵ等の外部の装置で行ってもよいし、コントロールブロック４０が行ってもよい。

そこで、次のステップＳ１０６でコントロールブロック４０は、制御信号に基づいて、合成されたデータをメモリセルブロック２０に記憶させる（書き込ませる）書込動作を行った後、図４に示した書込処理を終了する。

このように、本各実施形態の半導体記憶装置１０は、同一のワード線Ｗ及び一対のビット線ＢＬ、／ＢＬにより選択される一対のメモリセルＤＱによって１ビットのデータが記憶される半導体記憶装置１０である。本実施形態の半導体記憶装置１０は、データ幅に応じた所定の数の一対のメモリセルＤＱ毎に、一対のメモリセルＤＱに１ビットのデータが書き込まれる際に、一対のメモリセルＤＱにおける１ビットのデータの消去状態を検出するためのデータが書き込まれる消去検出用メモリセルブロック２２と、消去検出用メモリセルブロック２２のメモリセルＤＱ［Ｅ］の出力と、基準電流ＲＥＦとを比較した比較結果を表すデータＤＯ［Ｅ］出力するアンプ回路３０と、を備える。

従って、本実施形態の半導体記憶装置１０では、アンプ回路３０から出力されるデータＤＯ［Ｅ］に基づいてコントロールブロック４０が、メモリセルＤＱの状態が消去状態及び書込状態のいずれであるかを検出することができる。

［第２実施形態］
本実施形態の半導体記憶装置１０は、メモリセルブロック２０のメモリセルＤＱの状態（消去状態または書込状態）を判定するための構成が、第１実施形態の半導体記憶装置１０と異なっている。以下では、本実施形態の半導体記憶装置１０について、第１実施形態の半導体記憶装置１０と異なる構成及び動作について詳細に説明し、同一の構成及び動作については説明を簡略化または省略する。

図５には、本実施形態の半導体記憶装置１０の一例の概略を表す構成図を示す。図５に示すように、本実施形態の半導体記憶装置１０は、第１実施形態の半導体記憶装置１０（図１参照）の消去検出用メモリセルブロック２２及び書込回路２８に代わり、セレクタ回路４２を備えている点で、第１実施形態の半導体記憶装置１０と異なっている。

図６には、本実施形態の半導体記憶装置１０における２セル１データ方式に関する構成の一例を示した回路図を示す。なお、図６では、図３と同様に、図示を簡略化するために、１本のワード線Ｗによって選択可能なメモリセルＤＱ群２３のみを図示しており、また、データ幅ｎ＋１に応じた構成のみを図示している。

本実施形態の半導体記憶装置１０では、メモリセルＤＱのデータを消去する消去単位毎に、最初に１ビットのデータが書き込まれる一対のメモリセルＤＱが予め定められている。本実施形態の半導体記憶装置１０では、一例として、所定本数のワード線Ｗ毎に、当該ワード線Ｗによって選択される一対のメモリセルＤＱのうち、ビット線ＢＬ及び／ＢＬによって選択される１組の一対のメモリセルＤＱ［ｎ］に最初にデータが書き込まれる。

本実施形態の半導体記憶装置１０では、一例として図６示すように、アンプ回路３０の非反転入力端子には、ビット線ＢＬ［ｎ］を介して入力されるメモリセルＤＱ［ｎ＋］の出力またはビット線／ＢＬ［ｎ］を介して入力されるメモリセルＤＱ［ｎ－］の出力が入力される。また、アンプ回路３０の反転入力端子には、第１実施形態のアンプ回路３０と同様に、基準電流ＲＥＦが入力される。なお、本実施形態における基準電流ＲＥＦ、書込電流、及び消去電流の関係は、第１実施形態の半導体記憶装置１０と同様になっている。

本実施形態のアンプ回路３０は、メモリセルＤＱ［ｎ＋］の出力またはメモリセルＤＱ［ｎ－］の出力と、基準電流ＲＥＦとを比較し、比較結果を表すデータＤＯ［Ｅ］をコントロールブロック４０に出力する。

セレクタ回路４２は、コントロールブロック４０から出力された制御信号に基づいて、アンプ回路３０の非反転入力端子に接続されるビット線ＢＬを、ビット線ＢＬ［ｎ］またはビット線／ＢＬ［ｎ］に切り替える。

図７には、本実施形態のコントロールブロック４０の制御による、データＤＩＮ［ｎ：０］の書込処理の流れの一例を表したフローチャートを示す。コントロールブロック４０は、メモリセルブロック２０に書き込みを行わせるための制御信号が外部から入力されると、データの消去単位毎（所定の数のワード線Ｗ毎）に、図７に示したデータＤＩＮ［ｎ：０］の書込処理を実行する。

ステップＳ２００でコントロールブロック４０は、セレクタ回路４２に制御信号を出力し、セレクタ回路４２により、ビット線ＢＬ［ｎ］とアンプ回路３０の非反転入力端子とを接続させる。

次のステップＳ２０２でコントロールブロック４０は、この状態でアンプ回路３０から出力される第１データＤＯ［Ｅ］を取得する。

次の、ステップＳ２０４でコントロールブロック４０は、セレクタ回路４２に制御信号を出力し、セレクタ回路４２により、ビット線／ＢＬ［ｎ］とアンプ回路３０の非反転入力端子とを接続させる。

次のステップＳ２０６でコントロールブロック４０は、この状態でアンプ回路３０から出力される第２データＤＯ［Ｅ］を取得する。

次のステップＳ２０８でコントロールブロック４０は、第１データＤＯ［Ｅ］及び第２データＤＯ［Ｅ］が一致し、かつ共に１（第１データ＝第２データ＝１）であるか否かを判定する。

第１実施形態の表１に示したように、一対のメモリセルＤＱ［ｎ］が消去状態の場合、メモリセルＤＱ［ｎ＋］には「１」を表すデータが記憶され、メモリセルＤＱ［ｎ－］にも「１」を表すデータが記憶される。メモリセルＤＱ［ｎ＋］及びＤＱ［ｎ－］に記憶されているデータが同一であるため、第１データＤＯ［Ｅ］と、第２データＤＯ［Ｅ］とが同一になる。

一方、第１実施形態の表１に示したように、一対のメモリセルＤＱ［ｎ］に「０」を表す１ビットのデータが書き込まれている場合、メモリセルＤＱ［ｎ＋］には「０」を表すデータが記憶され、メモリセルＤＱ［ｎ－］には「１」を表すデータが記憶される。また、一対のメモリセルＤＱ［ｎ］に「１」を表す１ビットのデータが書き込まれている場合、メモリセルＤＱ［ｎ＋］には「１」を表すデータが記憶され、メモリセルＤＱ［ｎ－］には「０」を表すデータが記憶される。いずれの場合も、メモリセルＤＱ［ｎ＋］とメモリセルＤＱ［ｎ－］とで記憶されているデータが異なるため、第１データＤＯ［Ｅ］と、第２データＤＯ［Ｅ］とが異なることになる。

すなわち、本実施形態の半導体記憶装置１０では、メモリセルＤＱ［ｎ］が消去状態の場合、第１データＤＯ［Ｅ］と、第２データＤＯ［Ｅ］と同一となり、書込状態の場合、第１データＤＯ［Ｅ］と、第２データＤＯ［Ｅ］とが異なる。

第１データＤＯ［Ｅ］と、第２データＤＯ［Ｅ］とが同一の場合、ステップＳ２０８の判定が肯定判定となり、ステップＳ２１０へ移行する。

ステップＳ２１０でコントロールブロック４０は、第１実施形態の書込処理（図４参照）のステップＳ１０２の書込動作と同様の書込動作を行った後、本書込処理を終了する。

一方、第１データＤＯ［Ｅ］と、第２データＤＯ［Ｅ］とが異なる場合、ステップＳ２０８の判定が否定判定となり、ステップＳ２１２へ移行する。

ステップＳ２１２でコントロールブロック４０は、第１実施形態の書込処理のステップＳ１０４の消去動作と同様の消去動作を行い、次のステップＳ２１４でコントロールブロック４０は、第１実施形態の書込処理のステップＳ１０６の書込動作と同様の書込動作を行った後、本書込処理を終了する。

このように本実施形態の半導体記憶装置１０は、同一のワード線Ｗ及び一対のビット線ＢＬ、／ＢＬにより選択される一対のメモリセルＤＱによって１ビットのデータが記憶される半導体記憶装置１０である。本実施形態の半導体記憶装置１０は、一対のメモリセルＤＱ［ｎ］のうちのいずれか一方のメモリセルＤＱ（ＤＱ［ｎ＋］またはＤＱ［ｎ－］）の出力と、基準電流ＲＥＦとを比較した比較結果を出力するアンプ回路３０と、書き込み対象となるメモリセルＤＱの消去状態を検出するために一対のメモリセルＤＱ［ｎ］におけるデータの消去状態を検出する際に、アンプ回路３０の非反転入力端子に出力が入力されるメモリセルＤＱを、一対のメモリセルＤＱ［ｎ］のうちのメモリセルＤＱ［ｎ＋］またはＤＱ［ｎ－］のいずれとするかを切り替えるセレクタ回路４２と、を備える。

従って、本実施形態の半導体記憶装置１０では、アンプ回路３０から出力されるデータＤＯ［Ｅ］に基づいてコントロールブロック４０が、メモリセルＤＱの状態が消去状態及び書込状態のいずれであるかを検出することができる。

本実施形態の半導体記憶装置１０では、第１実施形態の半導体記憶装置１０と比較して、消去検出用メモリセルブロック２２を要しないため、半導体記憶装置１０の面積を小さくすることができる。

なお、本実施形態の半導体記憶装置１０では、メモリセルブロック２０におけるデータの消去単位毎に、セレクタ回路４２を設ける形態について説明したが当該形態に限定されないことはいうまでもない。例えば、消去単位毎に最初にデータが記憶される（書き込まれる）一対のメモリセルＤＱが予め定められていない場合、１行分の一対のメモリセルＤＱ（全てのビット線ＢＬ、／ＢＬの対）毎に、セレクタ回路４２を設ける形態としてもよい。

以上説明したように、上記各実施形態の半導体記憶装置１０では、アンプ回路３０から出力されるデータＤＯ［Ｅ］に基づいて、メモリセルＤＱの状態が消去状態及び書込状態のいずれであるかを検出することができる。

上記各実施形態の半導体記憶装置１０では、データＤＩＮ［ｎ：０］を書き込ませる際に、書き込み対象のメモリセルＤＱが消去状態であるか否かを検出できるため、消去状態であることを検出した場合、そのままデータＤＩＮ［ｎ：０］を書き込ませる書込動作を行うことができる。

このように、上記各実施形態の半導体記憶装置１０では、従来の半導体記憶装置に比べて、データの書き込みに要する時間を短縮することができる。

なお、上記各実施形態の半導体記憶装置１０では、書き込み対象のメモリセルＤＱの状態が書込状態及び消去状態のいずれであるかをコントロールブロック４０が検出する形態について説明したが、当該形態に限定されない。例えば、半導体記憶装置１０の外部のＭＣＵ等の装置が、当該検出を行うようにしてもよい。

また、その他の上記各実施の形態で説明した半導体記憶装置１０、メモリセルブロック２０、及びコントロールブロック４０等の構成及び動作は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

１０ 半導体記憶装置
２０ メモリセルブロック
２２ 消去検出用メモリセルブロック
２６ 比較回路
３０ アンプ回路
４０ コントロールブロック
４２ セレクタ回路
ＢＬ（ＢＬ、／ＢＬ） ビット線
ＤＱ メモリセル
Ｗ ワード線

Claims (8)

1. 行列状に配置された複数のメモリセルにおいて、同一のワード線及び一対のビット線により選択される一対のメモリセルによって１ビットのデータが記憶される半導体装置であって、
   前記一対のメモリセルが配置された行に対応して設けられた前記ワード線の前記行毎に、各行のメモリセルと同一のワード線によって選択されるよう設けられ、且つ所定の数の前記一対のメモリセル毎に、前記一対のメモリセルに前記１ビットのデータが書き込まれる際に、前記一対のメモリセルにおける前記１ビットのデータの消去状態を検出されるためのデータが書き込まれる消去状態検出用メモリセルと、
   前記消去状態検出用メモリセルの出力と、基準電流とを比較した比較結果を出力するアンプ回路と、
   を備えた半導体記憶装置。
2. 前記一対のメモリセルが接続された比較回路をさらに備えた
   請求項１に記載の半導体記憶装置。
3. 前記ワード線は、前記メモリセルが配置された行に対応して設けられ、
   前記ビット線は、前記メモリセルが配置された列に対応して設けられた
   請求項１または請求項２に記載の半導体記憶装置。
4. 前記比較結果に基づいて、前記消去状態を検出する検出部をさらに備えた、
   請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
5. 前記一対のメモリセルを前記消去状態とする際に前記一対のメモリセルの各々に流れる消去電流を、前記一対のメモリセルに前記１ビットのデータを書き込む際に前記一対のメモリセルの各々に流れる書込電流よりも大きくする制御を行う制御部をさらに備えた、
   請求項１から請求項４のいずれか１項に記載の半導体記憶装置。
6. 前記基準電流は、前記書込電流よりも大きく、前記消去電流よりも小さい、
   請求項５に記載の半導体記憶装置。
7. 前記基準電流は、外部の装置から供給される、
   請求項１から請求項６のいずれか１項に記載の半導体記憶装置。
8. 行列状に配置された複数のメモリセルにおいて、同一のワード線及び一対のビット線により選択される一対のメモリセルによって１ビットのデータが記憶される半導体記憶装置におけるデータ書込方法であって、
   前記一対のメモリセルが配置された行に対応して設けられた前記ワード線の前記行毎に、各行のメモリセルと同一のワード線によって選択されるよう設けられた消去状態検出用メモリセルに、所定の数の前記一対のメモリセル毎に前記一対のメモリセルに前記１ビットのデータが書き込まれる際に、前記一対のメモリセルにおける前記１ビットのデータの消去状態を検出するためのデータを書き込み、
   アンプ回路により、前記消去状態検出用メモリセルの出力と、基準電流とを比較した比較結果を出力し、
   前記比較結果に基づいて、前記所定の数の前記一対のメモリセル毎に、データの書き込みを制御する、
   データ書込方法。

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