KR20120053436A - Ｏｔｐ메모리 셀을 포함하는 반도체 장치 - Google Patents

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KR20120053436A
KR20120053436A KR1020100114712A KR20100114712A KR20120053436A KR 20120053436 A KR20120053436 A KR 20120053436A KR 1020100114712 A KR1020100114712 A KR 1020100114712A KR 20100114712 A KR20100114712 A KR 20100114712A KR 20120053436 A KR20120053436 A KR 20120053436A
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김태훈
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에스케이하이닉스 주식회사
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    • G11—INFORMATION STORAGE
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    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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Abstract

본 발명은 제1 게이트단에 제1 비트라인이 연결되고, 일측이 저항노드에 접속된 제1 모스 트랜지스터; 제2 게이트단에 제2 비트라인이 연결되고, 일측이 상기 저항노드에 접속된 제2 모스 트랜지스터; 및 게이트단에 워드라인이 연결되며, 일측단이 상기 저항노드에 접속된 제3 모스 트랜지스터를 포함하며, 프로그래밍 모드에 의해 상기 제1 게이트단의 절연막이 파괴되는 OPT 메모리 셀을 포함하는 반도체 장치를 제공한다.

Description

ＯＰＴ 메모리 셀을 포함하는 반도체 장치{SEMICONDUCTOR DEVICE WITH OPT MEMORY CELL}
본 발명은 반도체 장치에 관한 것으로, 보다 자세하게는 OPT(One-Time Programmable) 메모리 셀을 구비하는 반도체 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다. RAM은 전원이 끊어지면 저장된 데이터가 소멸하는 소위 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다. 그외에 DRAM의 커패시터를 불휘발성을 지닌 물질로 대체한 반도체 메모리 장치가 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM)등이 있다.
한 번의 프로그래밍 모드가 가능한 OTP 메모리 셀을 구비한 메모리 블럭은 집적회로의 트리밍(trimming) 정보, 보안(security) ID, 칩 ID, 캘리브레이션 데이터(Calibration data) 등을 저장하거나, 메인 메모리의 리던던시(redundancy) 정보를 저장하는 메모리로 많이 사용된다. 집적회로를 사용하는 시스템은 갈수록 정교 해지고, 동작이 복잡해지며, 고용량의 메모리 장치를 요구하기 때문에, 배치되는 OTP 메모리 셀 블럭에 대한 동작 속도가 점점 더 높아지도록 요구받고 있다.
본 발명은 고속으로 데이터 억세스가 가능한 OPT 메모리 셀을 구비한 메모리 장치를 제공한다.
본 발명은 제1 게이트단에 제1 비트라인이 연결되고, 일측이 저항노드에 접속된 제1 모스 트랜지스터; 제2 게이트단에 제2 비트라인이 연결되고, 일측이 상기 저항노드에 접속된 제2 모스 트랜지스터; 및 게이트단에 워드라인이 연결되며, 일측단이 상기 저항노드에 접속된 제3 모스 트랜지스터를 포함하며, 프로그래밍 모드에 의해 상기 제1 게이트단의 절연막이 파괴되는 OPT 메모리 셀을 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 다수의 워드라인; 상기 다수의 워드라인에 대응하여 배치되는 다수의 바이어스 전압라인; 상기 다수의 워드라인과 교차하면서 배치되며, 각각 페어로 구성된 비트라인; 상기 다수의 비트라인에 제공되는 데이터 신호를 감지 증폭하기 위한 다수의 비트라인 센스앰프; 상기 다수의 워드라인과 상기 비트라인이 교차하는 지점 마다 배치되는 OPT 메모리 셀을 포함하며, 상기 OPT 메모리 셀은 상기 다수의 비트라인중 선택된 비트라인의 제1 라인이 제1 게이트단에 연결되고, 일측이 저항노드에 접속되고 타측은 상기 워드라인중 선택된 워드라인에 대응하는 바이어스 전압라인 제1 모스 트랜지스터; 상기 선택된 비트라인의 제2 라인이 제2 게이트단에 연결되고, 일측이 상기 저항노드에 접속된 제2 모스 트랜지스터; 및 게이트단에 상기 선택된 워드라인이 연결되며, 일측단이 상기 저항노드에 접속된 제3 모스 트랜지스터를 포함하며, 프로그래밍 모드에 의해 상기 제1 게이트단 또는 제2 게이트단의 절연막이 파괴되는 OPT 메모리 셀을 포함하는 반도체 장치를 제공한다.
본 발명에 의해 고속으로 데이터 억세스가 가능한 OPT 메모리 셀을 용이하게 구현할 수 있다.
도1은 본 발명을 설명하기 위해 도시된 OPT 메모리 셀을 나타내는 회로도.
도2는 도1에 도시된 OPT 메모리 셀의 프로그램이 된 이후를 나타내는 회로도.
도3은 본 발명의 실시예에 따른 OPT 메모리 셀을 구비하는 반도체 메모리 장치를 나타내는 블럭도.
도4는 본 발명의 실시예에 따른 OPT 메모리 셀을 나타내는 회로도.
도5는 도1에 도시된 OPT 메모리 셀의 프로그램이 된 이후를 나타내는 회로도.
도6은 도4에 도시된 OPT 메모리 셀의 프로그래밍 모드시 제공되는 구동전압을 나타내는 파형도.
도7은 도4에 도시된 OPT 메모리 셀의 리드 모드시 제공되는 구동전압을 나타내는 파형도.
도8은 도4에 도시된 OPT 메모리 셀을 구비한 반도체 메모리 장치의 셀어레이를 나타내는 회로도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 OTP 메모리 셀에 관한 것으로, OTP 메모리 셀 전기적으로 단 한번만 데이터를 프로그래밍 할 수 있으며, 한번 프로그램된 데이터는 파워가 공급되지 않아도 데이터가 보존된다.
도1은 본 발명을 설명하기 위해 도시된 OPT 메모리 셀을 나타내는 회로도이다.
도1에 도시된 바와 같이, OPT 메모리 셀은 제1 모스 트랜지스터(M0)와, 제2 모스 트랜지스터(M1)를 포함한다. 제1 모스 트랜지스터(M0)의 게이트단은 제1 워드라인(WP)과 연결되어 있으며, 제2 모스 트랜지스터(M1)의 게이트단은 제2 워드라인(WR)과 연결되어 있다. 제1 모스 트랜지스터(M0)의 일측은 플로팅 상태로 있으며, 타측은 저항노드(A)에 연결되어 있다. 제2 모스 트랜지스터(M1)의 일측도 저항노드(A)에 연결되어 있다. 제2 모스 트랜지스터(M2)의 타측은 비트라인(BL)에 연결되어 있다. 참고적으로, 제1 모스 트랜지스터(M0)의 일측은 OPT 메모리 셀이 데이터를 저장하고 출력하는 데 영향을 미치지 않기 때문에 플로팅되어 있다.
일반적으로, 모스 트랜지스터의 게이트단은 절연막상에 도전성 막이 적층되어 구성된다. 프로그래밍 모드에서 제1 모스 트랜지스터(M0)의 게이트단에 있는 절연막이 파괴된다. 제2 모스 트랜지스터(M1)는 OPT 메모리 셀을 선택하기 위한 스위치 역할을 한다.
도2는 도1에 도시된 OPT 메모리 셀의 프로그램이 된 이후를 나타내는 회로도이다. 도2를 참조하여 도1에 도시된 OPT 메모리 셀에 대한 프로그래밍 모드를 살펴본다. 먼저,제1 및 제2 모스 트랜지스터(M0,M1)의 바디(Body)는 접지전압이 인가된다.
제1 워드라인(WP)에는 높은 고전압(VPP)을 인가하고, 제2 워드라인(VR)에는 그보다 작은 전압 예를 들면 고전압(VPP)의 하프레벨(half level) 전압인 제1 전압(VPP/2)을 인가한다. 또한, 비트라인(BL)에는 접지전압을 인가한다. 여기서 고전압(VPP)은 외부에서 제공되는 전원전압을 이용하여 만든 전압이다. 고전압(VPP)은 제1 워드라인(WP)의 게이트 패턴을 구성하는 절연막을 파괴할 수 있는 충분히 높은 전압이다. 예를 들면 전원전압이 1.2V라고 가정하면, 고전압(VPP)은 그보다 더 높은 6V가 될 수 있다.
제2 모스 트랜지스터(M1)의 게이트는 제1 전압(VPP/2)이 인가되기 때문에, 턴온상태가 되고, 그로 인해 저항노드(A)에는 접지전압이 인가된다. 제1 모스 트랜지스터(M0)의 게이트단에는 고전압(VPP)이 인가되며, 일측단, 즉 저항노드(A)에는 접지전압이 인가되기 때문에, 제1 워드라인(WP)의 게이트 패턴을 구성하는 절연막이 파괴된다. 제1 워드라인(WP)의 게이트단과 저항 노드(A) 사이에 전류패스가 생기게 되며, 이를 저항(Rf)로 표시하였다. 제1 모스 트랜지시터(M0)의 게이트 패턴을 구성하는 절연막을 프로그래밍 노드에서 신뢰성 있게 파괴하기 위해서는 게이트 패턴의 절연막이 상대적으로 얇은(thin) 모스 트랜지스터를 제1 모스 트랜지스터(M0)로 구성하게 된다. 또한, 고전압(VPP)은 제1 모스 트랜지시터(M0)의 게이트 패턴을 구성하는 절연막을 파괴시킬 수 있는 전압보다 0%~50% 정도 더 높은 전압이 사용하는 것이 프로그래밍의 신뢰성을 높일 수 있다.
리드 모드에는 제1 워드라인(WP)에는 전원전압(VDD)이 인가되고, 제2 워드라인(WR)에도 전원전압(VDD)이 인가된다. 비트라인(BL)에는 접지전압으로 프리차지된다. 이때 만약 제1 모스 트랜지시터(M0)의 게이트 패턴을 구성하는 절연막이 파괴되어 있다면, 비트라인(BL)의 전압레벨은 상승하게 된다. 비트라인(BL)에 연결된 비트라인 센스앰프(미도시)에서 이를 감지하게 된다. 비트라인 센스앰프는 기준전압과 비트라인(BL)의 전압레벨을 비교하여 비트라인(BL)의 전압레벨이 더 높은지를 센싱하게 된다.
만약, 제1 모스 트랜지시터(M0)의 게이트 패턴을 구성하는 절연막이 파괴되어 있지 않다면, 비트라인(BL)의 전압레벨은 상승하지 않고 프리차지된 전압을 유지하게 된다. 리드 모드에서 비트라인(BL)에 연결된 비트라인 센스앰프에서 비트라인(BL)에 인가된 전압을 감지하여 데이터 '0' 또는 '1'을 판별할 수 있는 것이다.
그러나, 도2에 도시된 OPT 메모리 셀은 다음과 같은 문제점을 가지고 있다.
첫째로 시스템에서는 OTP 메모리 셀에 저장된 데이터를 활용하기 위해서 많은 시간을 기다려야 하는 것이다. 지금까지 살펴본 OPT 메모리 셀의 데이터 억세스 타이밍은 200ns 정도가 될 수 있다. 만약 100Mhz의 동작클럭을 가진 시스템에서 전술한 OTP 메모리 셀을 이용한다고 가정하자. 그러면, 시스템에서는 OTP 메모리 셀에 저장된 데이터를 활용하기 위해서 많은 시간을 기다려야만 하는 것이다. 실시간으로 OTP 메모리 셀의 데이터를 읽기 위해서는 에스램(SRAM)이나 레지스터와 같은 버퍼 메모리가 추가로 필요하게 된다.
두번째로, 도1에 도시된 OPT 메모리 셀의 구조는 프로그램시에 게이트 절연막이 파괴(breakdown)될 때에 파괴되는 부분이 일정하지 않는 문제점을 가지고 있다. 프로그래밍될때에 제1 모스 트랜지스터의 바디가 접지전압이고, 일측은 플로팅되어 있으며, 타측인 저항노드(A)는 접지전압이 인가된다. 따라서, 게이트 절연막이 파괴되는 부분이 저항노드(A)에 가까운 어떤 부분일 가능성이 높으나 경우에 따라서는 게이트 절연막의 가운데 영역일 수도 있는 것이다. 게이트 절연막의 파괴되는 위치에 랜덤하게 됨에 따라 도2에 도시된 저항(Rf)의 저항값은 그 크기가 달라진다. 그러므로 전술한 OTP 메모리 셀을 이용하는 경우에 안정적인 데이터 억세스를 위해서는 도2에 도시된 저항(Rf)의 저항값이 가장 높은 경우를 가정하여 데이터 억세스 타이밍을 설계해야만 하는 것이다.
또한, OTP 메모리 셀이 싱글 출력단(single-ended) 구조인 인 점도 데이터를 고속으로 억세스하는데 문제가 된다.
먼저, 싱글 출력단인 경우에는 데이터를 센싱하기 위해 기준전압을 사용해야만 한다. 비트라인에 연결된 비트라인 센스앰프가 기준전압에 대한 비트라인에 인가된 전압을 감지하기 때문이다. 또한, 비트라인 센스앰프는 기본전으로 센싱 마진을 가지고 있다. 따라서 저항(Rf)을 통해 흐르는 전류가 비트라인에 인가되어, 비트라인 센스앰프의 센싱마진 + 기준전압 보다 더 높은 전압이 되어야만 비트라인 센스앰프가 프로그래밍된 데이터를 센싱할 수 있다.
이와 같이, 도1에 도시된 OPT 메모리 셀은 데이터 억세스 타이밍을 줄이는데 많은 한계를 가지고 있다. 본 발명은 이를 극복하기 위해, 고속으로 데이터 억세스가 가능한 OPT 메모리셀을 구비한 반도체 장치를 제안한다.
도3은 본 발명의 실시예에 따른 OPT 메모리 셀을 구비하는 반도체 메모리 장치를 나타내는 블럭도이다.
도3에 도시된 바와 같이, OPT 메모리 셀을 구비하는 반도체 장치(100)는 로우디코더 워드라인 드라이버를 구비하는 어드레스 제어부(110), 컨트롤 로직(120), 컬럼 디코더(130), 셀 어레이(140), 및 데이터 출력부*(150)를 구비한다. 어드레스 제어부(110)에 구비된 로우디코더는 로우 어드레스를 디코딩하기 위한 것이고, 워드라인 드라이버는 로우디코더의 디코딩 결과에 따라 선택되는 워드라인을 드라이빙하기 위한 것이다. 컨트롤 로직(120)은 외부에서 제공되는 명령어에 따라 어드레스 제어부(110)와, 데이터 출력부(150) 및 컬럼 디코더(130)을 제어한다. 컬럼 디코더(130)는 컬럼 어드레스를 디코딩하기 위한 것이다. 데이터 출력부(150)는 셀어레이(140)에서 제공되는 다수의 신호중 컬럼 어드레스에 의해 선택된 신호를 외부로 출력한다. 셀어레이(140)는 다수의 OPT 메모리 셀을 포함한다.
도3에 도시된 반도체 장치는 독립적으로 하나의 장치로 구성될 수도 있고, 다른 메모리 장치 또는 반도체 장치에 포함될 수도 있다. 예를 들어, 집적회로의 트리밍(trimming) 정보, 보안(security) ID, 칩 ID, 캘리브레이션 데이터(Calibration data) 등을 저장하거나, 메인 메모리의 리던던시(redundancy) 정보를 저장하는 역할을 할 수 있다.
도4는 본 발명의 실시예에 따른 OPT 메모리 셀을 나타내는 회로도이다. 도5는 도4에 도시된 OPT 메모리 셀의 프로그램이 된 이후를 나타내는 회로도이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 OPT 메모리 셀은 제1 게이트단에 제1 비트라인(BL)이 연결되고, 일측이 저항노드(N)에 접속된 제1 모스 트랜지스터(M10)와, 제2 게이트단에 제2 비트라인(BLb)이 연결되고, 일측이 저항노드(N)에 접속된 제2 모스 트랜지스터(M11), 게이트단에 워드라인이 연결되며, 일측단이 저항노드(N)에 접속되어, 제1 게이트단 또는 제2 게이트단을 관통하여 저항노드(N)로 흐르는 전류의 패스를 제공하기 위한 제3 모스 트랜지스터(M12)를 포함한다. 또한, 제3 모스 트랜지스터(M12)의 타측단은 접지전압(VSS)에 접속된다. 제1 및 제3 모스 트랜지스터의 바디(body)는 접지전압을 제공받는다.
여기서 제1 및 제2 모스 트랜지스터(M10, M11)는 게이트 절연막의 파괴를 통해 데이터를 저장하는 역할을 하고, 제3 모스 트랜지스터(M12)는 OPT 메모리 셀을 선택하는 역할을 한다.
도5를 참조하여 살펴보면, 본 실시예에 따른 OPT 메모리 셀은 프로그래밍 모드에 의해 제1 게이트단 또는 제2 게이트단의 절연막이 파괴되는 것이 특징이다(Rf2 참조).
도6은 도4에 도시된 OPT 메모리 셀의 프로그래밍 모드시 제공되는 구동전압을 나타내는 파형도이다.
도6을 참조하여 살펴보면, 프로그래밍 모드에서 제1 비트라인(BL)에는 제2 모스 트랜지스터(M11)의 게이트단 절연막을 파괴하기 위해, 외부에서 제공되는 구동전압보다 더 높은 고전압(VPP)이 인가되고, 워드라인(WL) 및 제2 비트라인(BLb)에는 제3 모스 트랜지스터(M12)를 턴온하기 위해 턴온전압이 인가된다. 여기서는 턴온전압은 고전압(VPP)의 1/2레벨로 하였다. 게이트 패턴은 보통 절연막과 도전막이 적층되어 형성된다. 여기서 게이트단 절연막은 게이트 패턴의 도전막 하단에 배치된 절연막을 말한다. 따라서, 제2 모스 트랜지스터(M11)의 게이트단 절연막 양단에는 고전압(VPP)과 접지전압이 인가되기 때문에, 절연막이 파괴된다. 그러나, 제1 모스 트랜지스터(M10)의 게이트단 절연막 양단에는 고전압(VPP)의 1/2레벨의 턴온전압과 접지전압이 인가되기 때문에, 절연막 파괴가 일어나지 않는다.
제1 모스 트랜지스터(M10) 및 제2 모스 트랜지스터(M11)의 타측단은 제1 및 제2 모스 트랜지스터(M10,M11)의 채널영역에 핫캐리어를 발생히기 위해, 예정된 레벨의 바이어스 전압을 바이어스 라인(BIAS)을 통해 인가받는 것을 특징으로 한다. 바이어스 전압은 고전압(VPP) 보다 낮은 레벨을 가진다. 예를 들어 구동전압이 1.2V인 경우 고전압은 6V, 바이어스 전압은 1~2V 범위의 값을 가질 수 있다. 여기서는 고전압(VPP)은 제1 및 제2 모스 트랜지스터(M10, M11)의 게이트단 절연막을 파괴할 수 있을 정도이면 된다. 동작 마진을 위해 게이트단 절연막을 파괴할 수 있는 전압보다 5 ~ 10 % 더 높은 전압을 인가할 수 있다.
도7은 도4에 도시된 OPT 메모리 셀의 리드 모드시 제공되는 구동전압을 나타내는 파형도이다.
도7을 참조하여 살펴보면, 리드 모드에서, 바이어스 라인(BIAS)는 접지전압(VSS)이 인가되고, 워드라인(WL)은 구동전압(VDD)이 인가되고, 제1 및 제2 비트라인(BL,BLb)은 구동전압으로 프리차지되어 있게 된다. 모스 트랜지스터(M11)의 게이트단의 절연막이 파괴되면 게이트단과 저항노드(N) 사이에 전류 패스가 생기게 된다. 따라서, 비트라인(BLb)의 전압레벨이 구동전압(VDD)에서 점점 더 작아지게 된다. 비트라인 센스앰프(미도시)가 두 비트라인(BL,BLb)의 전압차이를 감지하고 그데 대응하는 데이터 신호를 출력하게 된다. 두 비트라인(BL,BLb)의 전압차이를 감지하기 위한 비트라인 센스앰프는 두 신호의 차이를 감지할 수 있는 모든 형태의 비트라인 센스앰프를 이용할 수 있다.
리드 모드에서 OPT 메모리 셀에 저장된 데이터를 리드하기 위해 비트라인(BL과 BLb)을 먼저 구동전압(VDD)으로 프리차지시킨 후, 플로팅시키고, 워드라인(WL)에 인가되는 전압을 0V에서 구동전압(VDD)전압으로 높이는 방법을 택할 수 있다.
또한, 리드 모드에서 OPT 메모리 셀에 저장된 데이터를 리드하기 위해, 비트라인(BL, BLb)을 먼저 구동전압의 반(VDD/2)으로 프리차지시킨 후 플로팅시키고, 워드라인(WL)을 0V, 바이어스 전압을 0V에서 구동전압으로 높이는 방법을 수행할 수도 있다.
지금까지 살펴본 바와 같이, 본 실시예에 따른 OPT 메모리 셀은 더블 엔디드(Double-ended) 방식으로 비트라인(BL, BLb)에 전압차이가 비트라인 센스앰프의 센싱마진만큼 차이가 생기게 되면 이를 감지하여 OPT 메모리 셀에 저장된 데이터에 대응하는 신호를 출력한다. 예를 들면 제1 모스 트랜지스터의 게이트 절연막이 파괴되어 비트라인(BLb)의 전압이 줄어들게 되면, 이를 데이터 '0' 으로 판독하고, 제2 모스 트랜지스터의 게이트 절연막이 파괴되어 비트라인(BL)의 전압이 줄어들게 되면, 이를 데이터 '1'로 판독할 수 있다. 이와 같이, 본 실시예에 따른 OPT 메모리 셀은 두 비트라인(BL,BLb)의 전압차이를 감지하여 데이터를 판독하기 때문에, 도1에 도시된 OPT 메모리 셀 보다 더 빠른 데이터 판독이 가능하다.
또한, 본 실시예에 따른 OPT 메모리 셀은 프로그램 모드에서 바이어스 전압을 바이어스 라인(BIAS)을 통해 바이어스 전압을 인가받는다. 게이트단에 고전압이 인가된 상태에 바이어스 전압으로 인해 모스 트랜지스터(예를 들면 M11)의 드레인단에서 저항노드(N)으로 전류가 흐르게 되고, 핫 캐리어가 발생하여 게이트로 전자가 인젝션(injection) 된다. 인젝션된 높은 에너지의 전자는 게이트에서 높은 에너지를 가진 홀(hole)을 생성하게 된다. 이때 생성된 홀(hole)은 다시 저항노드(N)쪽으로 터널링(tunneling) 하게 된다. 이 홀(hole)은 게이트 절연막이 파괴되는 것을 도와주게 된다. 이 홀에 의해 게이트 절연막이 파괴되는 부분이 저장노드(N)쪽에 접한 부분으로 고정된다. 게이트 절연막이 파괴되는 부분이 저장노드(N)쪽에 접한 부분으로 고정되기 때문에, 게이트단과 저항노드(R) 사이에 생기는 전류패스의 저항(Rf2 참조)값이 작아지게 된다. 그러므로, 리드 모드에서 비트라인(BLb)의 전압이 떨어지는 속도가 높아져, 데이터 억세스 시간을 줄일 수 있다.
지금까지 살펴본 바와 같이, 본 실시예에 따른 OTP 메모리 셀의 억세스 타임은 도1에 도시된 경우보다 현저하게 줄어들게 된다. 따라서, 본 실시예에 따른 OTP 메모리 셀을 시스템에 사용하는 경우에 추가적인 버퍼 메모리가 필요 없게 된다. 따라서, 시스템에서의 동작효율성을 높일 수 있다.
도8은 도4에 도시된 OPT 메모리 셀을 구비한 반도체 메모리 장치의 셀어레이를 나타내는 회로도이다. 도8은 도4에 도시된 OPT 메모리 셀을 매트릭스형태로 배치한 메모리셀 어레이를 도시한 것이다.
도8에 도시된 바와 같이, 워드라인(WL1,SW2)이 다수 배치되고, 워드라인(WL1,SW2)에 대응하여 바이어스 라인(BIAS1,BIAS2)이 다수 배치된다. 워드라인(WL1,SW2)에 교차하면서 다수의 비트라인(BL1,BLb1,BL2 BLb2)이 페어(pair)를 이루며 다수 배치된다. 각 비트라인에는 비트라인 센스앰프가 연결되어 있다. 페어를 이루는 비트라인과 워드라인이 교차하는 지점마다 도4에 도시된 OPT 메모리 셀이 배치된다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (19)

  1. 제1 게이트단에 제1 비트라인이 연결되고, 일측이 저항노드에 접속된 제1 모스 트랜지스터;
    제2 게이트단에 제2 비트라인이 연결되고, 일측이 상기 저항노드에 접속된 제2 모스 트랜지스터; 및
    게이트단에 워드라인이 연결되며, 일측단이 상기 저항노드에 접속된 제3 모스 트랜지스터
    를 포함하며, 프로그래밍 모드에 의해 상기 제1 게이트단의 절연막이 파괴되는 OPT 메모리 셀을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 게이트단을 관통하여 상기 저항노드로 흐르는 전류의 패스가 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제3 모스 트랜지스터의 타측단은 접지전압에 접속된 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 프로그래밍 모드에서
    상기 제1 비트라인에는 상기 게이트단의 절연막을 파괴하기 위해, 외부에서 제공되는 구동전압보다 더 높은 고전압이 인가되고, 상기 워드라인 및 제2 비트라인에는 상기 제3 모스 트랜지스터를 턴온하기 위해 턴온전압이 인가되는 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제1 모스 트랜지스터 및 상기 제2 모스 트랜지스터의 타측단은 상기 제1 및 제2 모스 트랜지스터의 채널영역에 핫캐리어를 발생히기 위해, 예정된 레벨의 바이어스 전압을 인가받는 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 바이어스 전압은 상기 고전압 보다 낮은 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 턴온전압은 상기 고전압의 1/2 인 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
  8. 제 4 항에 있어서,
    리드 모드에서, 상기 바이어스는 접지전압이 인가되고, 상기 워드라인은 상기 구동전압이 인가되고, 상기 제1 및 제2 비트라인은 상기 구동전압으로 프리차지되어 있는 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제1 비트라인과 상기 제2 비트라인의 전압 차이를 감지하기 위한 비트라인 센스앰프를 더 구비하는 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
  10. 제 4 항에 있어서,
    리드 모드에서, 상기 제1 및 제2 비트라인을 상기 구동전압으로 프리차지시키고 플로팅시킨 이후에 상기 워드라인에 상기 구동전압을 인가하는 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
  11. 제 5 항에 있어서,
    리드 모드에서 상기 제1 및 제2 비트라인을 상기 구동전압의 반으로 프리차지시키고, 플로팅시킨후, 상기 워드라인에는 0V를 인가하고, 상기 바이어스 전압으로 상기 구동전압을 인가하는 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
  12. 다수의 워드라인;
    상기 다수의 워드라인에 대응하여 배치되는 다수의 바이어스 전압라인;
    상기 다수의 워드라인과 교차하면서 배치되며, 각각 페어로 구성된 비트라인;
    상기 다수의 비트라인에 제공되는 데이터 신호를 감지 증폭하기 위한 다수의 비트라인 센스앰프;
    상기 다수의 워드라인과 상기 비트라인이 교차하는 지점 마다 배치되는 OPT 메모리 셀을 포함하며,
    상기 OPT 메모리 셀은
    상기 다수의 비트라인중 선택된 비트라인의 제1 라인이 제1 게이트단에 연결되고, 일측이 저항노드에 접속되고 타측은 상기 워드라인중 선택된 워드라인에 대응하는 바이어스 전압라인에 접속된 제1 모스 트랜지스터;
    상기 선택된 비트라인의 제2 라인이 제2 게이트단에 연결되고, 일측이 상기 저항노드에 접속된 제2 모스 트랜지스터; 및
    게이트단에 상기 선택된 워드라인이 연결되며, 일측단이 상기 저항노드에 접속된 제3 모스 트랜지스터를 포함하며, 프로그래밍 모드에 의해 상기 제1 게이트단의 절연막이 파괴되는 OPT 메모리 셀을 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제1 게이트단을 관통하여 상기 저항노드로 흐르는 전류의 패스를 제공하기 위한
  14. 제 12 항에 있어서,
    상기 제3 모스 트랜지스터의 타측단은 접지전압에 접속된 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
  15. 제 13 항에 있어서,
    상기 프로그래밍 모드에서
    상기 제1 라인에는 상기 게이트단의 절연막을 파괴하기 위해, 외부에서 제공되는 구동전압보다 더 높은 고전압이 인가되고, 상기 워드라인 및 제2 라인에는 상기 제3 모스 트랜지스터를 턴온하기 위해 턴온전압이 인가되는 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
  16. 제 13 항에 있어서,
    상기 제1 모스 트랜지스터 및 상기 제2 모스 트랜지스터의 타측단은 상기 제1 및 제2 모스 트랜지스터의 채널영역에 핫캐리어를 발생히기 위해, 예정된 레벨의 바이어스 전압을 인가받는 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 바이어스 전압은 상기 고전압 보다 낮은 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
  18. 제 15 항에 있어서,
    상기 턴온전압은 상기 고전압의 1/2 인 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
  19. 제 15 항에 있어서,
    리드 모드에서, 상기 바이어스는 접지전압이 인가되고, 상기 워드라인은 상기 구동전압이 인가되고, 상기 제1 및 제2 비트라인은 상기 구동전압으로 프리차지되어 있는 것을 특징으로 하는 OPT 메모리 셀을 포함하는 반도체 장치.
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