KR20180058277A - 2 비트 셀을 포함하는 이피롬 장치 및 프로그램 방법 - Google Patents

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Abstract

비트 라인(bit line)들 및 셀 선택 라인(cell select line)들의 교차 지점에 각각 배치된 단위 셀(unit cell)들이 억세스 트랜지스터(access transistor), 및 제1 및 제2 플로팅 게이트 트랜지스터들을 포함하고, 상기 제1 플로팅 게이트 트랜지스터들의 드레인들과 그라운드와의 연결을 단속하는 제1 그라운드 선택 트랜지스터 및 제2 플로팅 게이트 트랜지스터들의 드레인들과 그라운드와의 연결을 단속하는 제2 그라운드 선택 트랜지스터를 포함하는 이피롬(EPROM) 장치를 제시한다.

Description

2 비트 셀을 포함하는 이피롬 장치 및 프로그램 방법{EPROM device with 2-bit cells and method of programing EPROM device}
본 출원은 불휘발성 메모리 장치에 관한 것으로, 특히, 2 비트 셀(2-bit cells)을 포함하는 이피롬(EPROM) 장치 및 프로그램 방법에 관한 것이다.
전형적인 랜덤 억세스 메모리(RAM: Random Access Memory) 소자와 달리, 불휘발성 메모리 소자는 전원이 제거되어도 저장된 데이터(data)를 유지할 수 있다. 데이터를 유지할 수 있는 불휘발성 메모리 소자의 일례로 리드 온리 메모리(ROM: Read Only Memory) 소자가 다양한 전자 장치에 적용되고 있다. ROM 소자는 메모리 불휘발성 특성을 가져 전원이 제거되더라도 저장된 정보가 제거되지 않는 특성을 가진다.
ROM 소자는 사용자측에서 데이터를 입력하는 것이 가능한지의 여부에 따라 분류될 수 있다. 프로그래머블 ROM(Programmable ROM) 소자는, 쓰임새에 따라 제조시 데이터가 프로그램되지 않은 초기(initial) 상태로 판매되어, 사용자가 직접 필요한 정보를 현장에서 프로그램하여 쓸 수 있다. 마스크 ROM(mask ROM) 소자는, 제조시 사용자의 주문에 의한 데이터를 미리 프로그램하여 판매된다. 입력방식에 따라서 원 타임 프로그래머블 ROM(OTP ROM: One Time Programable ROM) 또는 멀티 타임 프로그래머블 ROM(MTP: Multi Time Programable ROM)와 PROM 소자가 이용되고 있다. PROM 소자를 EPROM( Electrically Programmable ROM)이나 EEPROM(Electrically Erasable PROM) 등과 같이 전기적 차지(electric charge)로서 데이터를 저장하는 소자로 구현하고자 하는 시도들이 있다.
본 출원은 3 개의 트랜지스터들이 2 비트의 데이터를 저장할 수 있는 2 비트 셀들(2bit cells)을 포함하는 이피롬 장치를 제시하고자 한다.
본 출원은 3 개의 트랜지스터들이 2 비트의 데이터를 저장할 수 있는 2 비트 셀들(2bit cells)을 포함하는 이피롬 장치를 프로그램(program)하는 방법을 제시하고자 한다.
본 출원의 일 관점은, 비트 라인(bit line)들 및 상기 비트 라인들에 교차되는 셀 선택 라인(cell select line)들; 상기 비트 라인들 및 상기 셀 선택 라인들의 교차 지점에 각각 배치된 단위 셀(unit cell)들이고, 상기 비트 라인에 소스(source)가 결합되고 상기 셀 선택 라인에 게이트가 결합된 억세스 트랜지스터(access transistor), 및 상기 억세스 트랜지스터의 드레인(drain)에 소스들이 결합된 제1 및 제2 플로팅 게이트 트랜지스터들을 포함하는 단위 셀(unit cell)들; 상기 제1 플로팅 게이트 트랜지스터들의 드레인들과 그라운드(ground) 사이에 배치되어 상기 그라운드와의 연결을 단속하는 제1 그라운드 선택 트랜지스터; 및 상기 제2 플로팅 게이트 트랜지스터들의 드레인들과 그라운드 사이에 배치되어 상기 그라운드와의 연결을 단속하는 제2 그라운드 선택 트랜지스터;를 포함하는 이피롬(EPROM) 장치를 제시한다.
본 출원의 다른 일 관점은, 비트 라인(bit line)들 및 상기 비트 라인들에 교차되는 셀 선택 라인(cell select line)들; 상기 비트 라인들 및 상기 셀 선택 라인들의 교차 지점에 각각 배치된 단위 셀(unit cell)들이고, 상기 비트 라인에 소스(source)가 결합되고 상기 셀 선택 라인에 게이트가 결합된 억세스 트랜지스터(access transistor), 및 상기 억세스 트랜지스터의 드레인(drain)에 소스들이 결합된 제1 및 제2 플로팅 게이트 트랜지스터들을 포함하는 단위 셀(unit cell)들; 상기 제1 플로팅 게이트 트랜지스터들의 드레인들과 그라운드(ground) 사이에 배치되어 상기 그라운드와의 연결을 단속하는 제1 그라운드 선택 트랜지스터; 및 상기 제2 플로팅 게이트 트랜지스터들의 드레인들과 그라운드 사이에 배치되어 상기 그라운드와의 연결을 단속하는 제2 그라운드 선택 트랜지스터;를 포함하는 이피롬(EPROM) 장치의 프로그램(program) 동작에서, 어느 하나의 상기 비트 라인(bit line)을 통해 상기 억세스 트랜지스터의 소스에 프로그램 비트 라인 전압을 인가하고, 어느 하나의 상기 셀 선택 라인에 게이트가 결합된 상기 억세스 트랜지스터를 턴 온(turn on) 하고, 상기 제1 그라운드 선택 트랜지스터를 턴 온하여 상기 제1 플로팅 게이트 트랜지스터의 드레인을 그라운드와 연결시키고, 상기 제2 그라운드 선택 트랜지스터를 턴 오프하여 상기 제2 플로팅 게이트 트랜지스터의 드레인을 그라운드와 단절시켜, 상기 제1 플로팅 게이트 트랜지스터를 선택적으로 프로그램하는 이피롬(EPROM) 장치를 프로그램 하는 방법을 제시한다.
본 출원의 실시예들은 3 개의 트랜지스터들이 2 비트의 데이터를 저장할 수 있는 2 비트 셀들을 포함하는 이피롬 장치를 제시할 수 있어, 제한된 셀 면적에서 메모리 밀도(memory density)를 개선할 수 있다.
도 1은 일 예에 따른 단위 셀(unit cell)을 포함하는 이피롬 장치를 보여주는 도면이다.
도 2는 일 예에 따른 이피롬 장치의 플로팅 게이트 트랜지스터(floating gate transistor)의 초기 상태를 보여주는 단면도이다.
도 3은 일 예에 따른 이피롬 장치의 플로팅 게이트 트랜지스터(floating gate transistor)의 프로그램 상태를 보여주는 단면도이다.
도 4은 일 예에 따른 이피롬 장치의 플로팅 게이트 트랜지스터(floating gate transistor)의 프로그램되지 않은 상태를 보여주는 단면도이다.
도 5는 일 예에 따른 셀 어레이(cell array)를 포함하는 이피롬 장치를 보여주는 도면이다.
도 6 및 도 7은 도 5의 이피롬 장치의 프로그램 동작을 보여주는 도면들이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
예컨대, 본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "외측"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 어느 하나의 구성 요소가 다른 하나의 구성 요소에 "연결되어 있다" 또는 "접속(coupling)되어 있다"의 기재는, 구성 요소들이 상호 간에 전기적으로 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있는 것을 의미할 수 있으며, 또한, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 이피롬 장치(10)를 보여주는 도면이다.
도 1을 참조하면, 이이피 롬 장치(10)는 2 비트 데이터를 저장하는 2 비트 단위 셀(2-bit unit cell: 100)을 포함할 수 있다. 제1 비트 라인(Bit Line: BL1)과 제1 셀 선택 라인(Cell Select Line: CSL1)이 교차하는 지점에 하나의 2 비트 단위 셀(2-bit unit cell: 100)이 배치될 수 있다. 2비트 단위 셀(100)은 하나의 엑세스 트랜지스터(access transistor: 110)과 두 개의 플로팅 게이트 트랜지스터들(floating gate transistors: 120, 130)을 배치할 수 있다.
2비트 단위 셀(100)의 억세스 트랜지스터(110)는 제1 비트 라인(Bit Line 1: BL1)과 제1 셀 선택 라인(Cell Select Line 1: CSL1)의 교차점에 배치되어, 제1 비트 라인(BL1)과 제1 셀 선택 라인(CSL1)에 결합(coupling)될 수 있다. 제1 셀 선택 라인(CSL1)에 억세스 트랜지스터(110)의 선택 게이트(select gate)가 결합(coupling)되고, 제1 비트 라인(BL1)에 억세스 트랜지스터(110)의 소스(source)가 결합될 수 있다. 억세스 트랜지스터(110)의 드레인(drain)에 제1 플로팅 게이트 트랜지스터(120)의 소스 및 제2 플로팅 게이트 트랜지스터(130)의 소스(source)들이 결합될 수 있다. 제1 및 제2 플로팅 게이트 트랜지스터들(120, 130) 각각이 상호간에 독립적인 저장 요소(storage element)들로 구비될 수 있다. 억세스 트랜지스터(110)는 프로그램(program) 동작 시 제1 및 제2 플로팅 게이트 트랜지스터들(120, 130)을 선택하도록 어드레스(address)할 수 있으며, 리드(read) 동작 시 제1 및 제2 플로팅 게이트 트랜지스터들(120, 130)을 억세스하도록 어드레스하는 리드 트랜지스터(read transistor)일 수 있다.
억세스 트랜지스터(110)에 제1 및 제2 플로팅 게이트 트랜지스터(120, 130)가 공통으로 결합되어 단위 셀(100)을 구성하고 있으므로, 제1 및 제2 플로팅 게이트 트랜지스터들(120, 130) 각각에 서로 다른 비트를 프로그램(program)하기 위해서 제1 및 제2 플로팅 게이트 트랜지스터들(120, 130)은 그라운드(ground)를 공유하지 않도록 한다. 제1 및 제2 플로팅 게이트 트랜지스터들(120, 130)의 소스들은 억세스 트랜지스터(110)를 통해서 제1 비트 라인(BL1)에 결합되고, 제1 및 제2 플로팅 게이트 트랜지스터들(120, 130)의 드레인들 각각은 그라운드들에 상호 간에 독립적으로 결합될 수 있다.
제1 플로팅 게이트 트랜지스터(120)의 드레인과 그라운드 사이에 제1 그라운드 선택 트랜지스터(ground select transistor: 210)가 배치되어, 제1 플로팅 게이트 트랜지스터(120)의 드레인과 그라운드가 결합되는 것을 단속할 수 있다. 제2 플로팅 게이트 트랜지스터(130)의 드레인과 그라운드 사이에 제2 그라운드 선택 트랜지스터(230)가 배치되어, 제2 플로팅 게이트 트랜지스터(130)의 드레인과 그라운드가 결합되는 것을 단속할 수 있다. 제1 그라운드 선택 트랜지스터(210)의 게이트에 제1 그라운드 선택 라인(Ground Select Line 1: GSL1)이 결합되고, 제1 그라운드 선택 라인(GSL1)에 의해서 제1 그라운드 선택 트랜지스터(210)의 게이트가 단속될 수 있다. 제2 그라운드 선택 트랜지스터(230)의 게이트에 제2 그라운드 선택 라인(GSL2)이 결합되고, 제2 그라운드 선택 라인(GSL2)에 의해서 제2 그라운드 선택 트랜지스터(230)의 게이트가 단속될 수 있다.
제1 그라운드 선택 트랜지스터(210)가 턴 온(turn on)될 경우, 그라운드와 제1 플로팅 게이트 트랜지스터(120)의 드레인이 결합되고, 제1 그라운드 선택 트랜지스터(210)가 턴 오프(turn off)될 경우, 그라운드와 제1 플로팅 게이트 트랜지스터(120)의 드레인은 연결되지 않고 차단될 수 있다. 제1 그라운드 선택 트랜지스터(210)가 턴 온되고, 제2 그라운드 선택 트랜지스터(230)가 턴 오프될 경우, 그라운드와 제1 플로팅 게이트 트랜지스터(120)의 드레인은 결합되고, 제2 플로팅 게이트 트랜지스터(130)의 드레인은 플로팅될 수 있다. 제2 그라운드 선택 트랜지스터(230)가 턴 온되고, 제1 그라운드 선택 트랜지스터(210)가 턴 오프될 경우, 그라운드와 제2 플로팅 게이트 트랜지스터(130)의 드레인은 결합되고, 제1 플로팅 게이트 트랜지스터(120)의 드레인은 플로팅될 수 있다.
이와 같이, 그라운드 선택 트랜지스터들(210, 230)의 단속 동작 또는 스위칭(switching) 동작에 의해서, 제1 플로팅 게이트 트랜지스터(120)와 제2 플로팅 게이트 트랜지스터(130)는 그라운드를 공유하지 않을 수 있다. 제1 플로팅 게이트 트랜지스터(120)의 드레인은 제1 그라운드 선택 트랜지스터(210)의 턴 온 또는 턴 오프에 의해서 그라운드에 결합된 상태와 그라운드에 결합되지 않은 플로팅 상태가 결합될 수 있다. 그라운드 선택 트랜지스터들(210, 230)의 단속 동작에 의해, 제1 플로팅 게이트 트랜지스터(120)와 제2 플로팅 게이트 트랜지스터(130)가 서로 달리 그라운드에 결합되므로, 제1 플로팅 게이트 트랜지스터(120)와 제2 플로팅 게이트 트랜지스터(130) 각각에는 서로 다른 비트가 저장되거나 독출 리드(read)될 수 있다.
제1 플로팅 게이트 트랜지스터(120)와 제2 플로팅 게이트 트랜지스터(130) 각각에는 서로 다른 비트가 저장될 수 있으므로, 2 비트 단위 셀(100)은 억세스 트랜지스터(110)에 결합된 제1 플로팅 게이트 트랜지스터(120)로 이루어져 하나의 비트를 저장하는 제1 서브 셀(100A)과, 동일한 억세스 트랜지스터(110)에 결합된 제2 플로팅 게이트 트랜지스터(130)로 이루어져 또 다른 하나의 비트를 저장하는 제2 서브 셀(100B)을 포함할 수 있다.
도 2는 일 예에 따른 이피롬 장치(도 1의 10)의 제1 플로팅 게이트 트랜지스터(120)의 초기 상태(initial state)를 보여주는 단면도이다.
도 2를 참조하면, 초기 상태의 제1 서브 셀(100I)은 P형 기판(101) 내에 배치되는 N형 웰 영역(well region: 102)을 포함할 수 있다. 제2 서브 셀(도 1의 100B) 또한 초기 상태의 제1 서브 셀(100I)과 마찬가지로 상태로 구비될 수 있다. P형 기판(101) 상부에는 액티브 영역(active region)을 한정(define)하는 트랜치 소자분리층(103)들이 배치될 수 있다. N형 웰영역(102) 상부의 제1 영역에 제1 P+형 접합영역(113), 제2 P+형 접합영역(114), 및 제3 P+형 접합영역(125)이 상호 이격되도록 배치될 수 있다. 제1 영역과 트렌치 소자분리층(103)에 의해 상호 격리되는 제2 영역이 N형 웰 영역(102) 상부에 배치되고, N형 웰 영역(102) 상부의 제2 영역에 N+형 컨택 영역(contact region: 107)이 배치될 수 있다.
제1 P+형 접합영역(113) 및 제2 P+형 접합영역(114)은 제1 채널영역(104)에 의해 이격되도록 배치될 수 있다. 제2 P+형 접합영역(114) 및 제3 P+형 접합영역(125)은 제2 채널영역(105)에 의해 이격되도록 배치될 수 있다. 제1 채널영역(131) 위에 억세스 게이트 절연층(112) 및 억세스 게이트 전극층(111)이 배치될 수 있다. 제2 채널영역(105) 위에는 제1 플로팅 게이트 절연층(122) 및 제1 플로팅 게이트 전극층(121)이 배치될 수 있다. 제1 P+형 접합영역(113), 제1 채널영역(104), 제2 P+형 접합영역(114), 억세스 게이트 절연층(112), 및 억세스 게이트 전극층(111)은, 억세스 트랜지스터(110)를 제1 피모스 트랜지스터(PMOS Tr)로 구성할 수 있다. 제2 P+형 접합영역(114), 제2 채널영역(105), 제3 P+형 접합영역(125), 제1 플로팅 게이트 절연층(122), 및 제1 플로팅 게이트 전극층(152)은, 제1플로팅 게이트 트랜지스터(120)를 제2 피모스 트랜지스터로 구성할 수 있다.
억세스 트랜지스터(110)의 제1 P+형 접합영역(113)은 제1 피모스 트랜지스터의 소스로서 제1비트 라인(BL1)에 결합될 수 있다. 억세스 트랜지스터(110)의 제2 P+형 접합영역(114)은 제1 피모스 트랜지스터의 소스에 반대되는 드레인으로 역할 할 수 있다. 억세스 트랜지스터(110)의 억세스 게이트 전극층(111)은 제1 피모스 트랜지스터의 게이트로서 제1 셀 선택 라인(CSL1)에 결합될 수 있다. 억세스 게이트 전극층(111)은 제1 셀 선택 라인(CSL1)을 통해 2 비트 단위 셀(도 1의 100)을 선택하는 셀 선택 신호를 인가 받을 수 있다.
제1플로팅 게이트 트랜지스터(120)는 제2 피모스 트랜지스터로 구성되지만, 제1 플로팅 게이트 전극층(121)은 직접적으로 어떠한 전기적 연결 라인에도 결합되지 않는 플로팅(floating) 상태를 가질 수 있다. 제2 P+형 접합영역(114) 및 제3 P+형 접합영역(125)은, 제2 피모스 트랜지스터의 소스 및 드레인을 구성할 수 있다. 제2 P+형 접합영역(114)은, 제1 피모스 트랜지스터의 드레인으로 작용하고 또한 제2 피모스 트랜지스터의 소스로도 작용한다. 제2 P+형 접합영역(114)은 억세스 트랜지스터(110)의 소스이자 제1플로팅 게이트 트랜지스터(120)의 드레인으로 억세스 트랜지스터(110)에 제1플로팅 게이트 트랜지스터(120)를 결합시키도록 배치될 수 있다. 제2 P+형 접합영역(114)은 별도의 전기적 전극이 직접적으로 접속하지 않은 플로팅 상태로 배치될 수 있다. 제1플로팅 게이트 트랜지스터(120)의 드레인은 플로팅 상태를 초기 상태로 가질 수 있다.
초기 상태에서 제1플로팅 게이트 트랜지스터(120)의 제1플로팅 게이트 전극층(121)은 전자들이 차지되지 않은 상태, 예컨대 프로그램되지 않은 상태를 가질 수 있다.
도 3은 일 예에 따른 이피롬 장치(도 1의 10)의 제1플로팅 게이트 트랜지스터(120)의 프로그램 상태를 보여주는 단면도이다.
도 3을 참조하면, 제1 서브 셀(도 1의 100A)을 선택하고 프로그램하여 프로그램된 제1 서브 셀(120S)을 유도할 수 있다. 프로그램된 제1 서브 셀(120S)를 형성하기 위해, 억세스 트랜지스터(110)인 제1 피모스 트랜지스터의 억세스 게이트 전극층(111)에 제1 셀 선택 라인(CSL1)을 통해 로우 레벨(low level)의 제1 셀 선택 신호를 인에이블 신호(enable signal)로 인가한다. 예컨대, 억세스 게이트 전극층(111)에 예컨대 0V를 인가할 수 있다. 제1 피모스 트랜지스터의 소스인 제1 P+형 접합영역(113)에는 포지티브 프로그램 비트 라인 전압(positive program bit line voltage: Vpbl)을 인가할 수 있다. 이때, 포지티브 프로그램 비트 라인 전압(Vpbl)은 대략 8V 정도 인가될 수 있다. 소스에 Vpbl이 인가되고 예컨대 0V가 억세스 게이트 전극층(111)에 인가됨에 따라, 제1 피모스 트랜지스터는 턴 온(turn on)될 수 있다. 억세스 트랜지스터(110)가 턴 온되며, 제1 P+형 접합영역(113)에 인가된 프로그램 비트 라인 전압(Vpbl)은 플로팅 상태의 제2 P+형 접합영역(114)에 유도될 수 있다. 이때, 억세스 트랜지스터(110)가 턴 온되며 억세스 트랜지스터(110)에 제2 P+형 접합 영역(114)에 결합된 제1 플로팅 게이트 트랜지스터(120)와 제2 플로팅 게이트 트랜지스터(도 1의 130)가 선택될 수 있다. 즉, 2 비트 단위 셀(도 1의 100)이 선택될 수 있다.
제1 플로팅 게이트 트랜지스터(120)의 제2 P+형 접합영역(114)에 대향되며 배치된 제3 P+형 접합영역(125)는 제1 그라운드 선택 트랜지스터(210)를 통해 그라운드에 결합되고 있다. 제1 그라운드 선택 트랜지스터(210)는 억세스 트랜지스터(110)와 달리 엔모스 트랜지스터(NMOS Tr)로 구성될 수 있다. 제1 그라운드 선택 트랜지스터(210)의 게이트에 제1 그라운드 선택 라인(GSL1)을 통해 엔모스 트랜지스터(NMOS Tr)를 턴 온하는 턴 온 전압(Von)을 인가하여, 턴 온된 제1 그라운드 선택 트랜지스터(210)를 통해 제1 플로팅 게이트 트랜지스터(120)의 제3 P+형 접합영역(125)와 그라운드가 결합되도록 할 수 있다. 제1 그라운드 선택 트랜지스터(210)의 게이트에 인가되는 턴 온 전압은 VDD일 수 있다. 경우에 따라, 제1 그라운드 선택 트랜지스터(210)의 게이트에 바이어스(bias) 전압을 인가할 수 있다.
턴 온된 제1 그라운드 선택 트랜지스터(210)를 통해서 그라운드가 제3 P+형 접합영역(125)에 유도되므로, 제2 P+형 접합영역(112)과 제3 P+형 접합영역(113) 사이에 전압 차이에 의한 전계(electric field)가 유도될 수 있다. 제1 플로팅 게이트 트랜지스터(120)의 제2 P+형 접합영역(112)과 제3 P+형 접합영역(113) 사이의 전계에 의해서, 핫 전자들(hot electrons)이 제2 P+형 접합영역(114) 부근에서 유도되고, 핫 전자들이 제1 플로팅 게이트 트랜지스터(120)의 제1 플로팅 게이트 전극층(121)으로 주입될 수 있다. 제1 플로팅 게이트 전극층(121)에 전자들이 주입되며, 제2 채널영역(105)에는 P형 반전층이 형성되고, 이에 따라 제1 플로팅 게이트 트랜지스터(120)인 제2 피모스트 트랜지스터는 턴 온 상태를 유지하는 온 상태(on state)가 된다. 즉, 제1 플로팅 게이트 트랜지스터(120)는 프로그램된 상태가 될 수 있다. 이 과정에서 도면에 나타내지는 않았지만, N+형 컨택영역(107)에는 포지티브 프로그램 비트 라인 전압(Vpbl)이 또한 인가될 수 있다.
이와 같이 제1 플로팅 게이트 트랜지스터(120)가 프로그램되면, 제2 채널영역(105)에 P형 반전층이 형성되어 있는 상태이며, 따라서 제1 플로팅 게이트 트랜지스터(120)인 제2 피모스 트랜지스터는 온 상태(on-state)를 유지한다. 이 경우 리드 동작에 의해 억세스 트랜지스터(110)가 턴 온 되고 제1 그라운드 선택 트랜지스터(210)가 턴 온되면, 제1비트 라인(BL1)과 그라운드 사이로 전류가 흐르게 된다.
도 4는 일 예에 따른 이피롬 장치(도 1의 10)의 제2플로팅 게이트 트랜지스터(130)가 프로그램되지 않은 상태를 보여주는 단면도이다.
도 4를 참조하면, 제2 서브 셀(도 1의 100B)은 선택되지 않고 프로그램되지 않은 프로그램 금지 상태(program forbidden state)로 제2 서브 셀(130NS)을 유도할 수 있다. 프로그램된 제1 서브 셀(도 3의 120S)을 형성하면서 프로그램 금지 상태로 제2 서브 셀(130NS)를 유지하기 위해서, 제1 그라운드 선택 트랜지스터(도 3의 210)을 턴 온시키면서 제2 그라운드 선택 트랜지스터(230)를 턴 오프시킬 수 있다.
2 비트 단위 셀(도 1의 100)을 구성하는 억세스 트랜지스터(110)인 제1 피모스 트랜지스터의 억세스 게이트 전극층(111)에 제1 셀 선택 라인(CSL1)을 통해 로우 레벨(low level)의 제1 셀 선택 신호를 인에이블 신호로 인가할 때, 억세스 트랜지스터(110)에 결합된 제1 플로팅 게이트 트랜지스터(도 3의 120)뿐만 아니라 억세스 트랜지스터(110)에 함께 결합된 제2 플로팅 게이트 트랜지스터(130)에도 포지티브 프로그램 비트 라인 전압(Vpbl)이 결합될 수 있다.
억세스 게이트 전극층(111)에 제1 셀 선택 신호로 예컨대 0V를 인가하고, 제1 피모스 트랜지스터의 소스인 제1 P+형 접합영역(113)에는 포지티브 프로그램 비트 라인 전압(Vpbl)을 인가하여 억세스 트랜지스터(110)을 턴 온할 수 있다. 억세스 트랜지스터(110)가 턴 온되며, 제1 P+형 접합영역(113)에 인가된 프로그램 비트 라인 전압(Vpbl)은 플로팅 상태의 제2 P+형 접합영역(114)에 유도될 수 있다.
이때, 제2 P+형 접합영역(114)에는 제1 플로팅 게이트 트랜지스터(도 3의 120)뿐만 아니라 제2 플로팅 게이트 트랜지스터(130) 또한 결합되어 있으므로, 제2 플로팅 게이트 트랜지스터(130)의 소스인 제2 P+형 접합영역(114)에 포지티브 프로그램 비트 라인 전압(Vpbl)이 인가될 수 있다. 즉, 제1 플로팅 게이트 트랜지스터(120)의 프로그램 동작 시 제2 플로팅 게이트 트랜지스터(130)에도 포지티브 프로그램 비트 라인 전압(Vpbl)이 결합될 수 있다. 제2 플로팅 게이트 트랜지스터(130)에 프로그램 동작이 수행되는 것을 막기 위해서, 제2 플로팅 게이트 트랜지스터(130)의 제2 P+형 접합영역(114)에 대향되며 배치된 제4 P+형 접합영역(135)는 그라운드와 결합하지 않도록 한다.
제2 플로팅 게이트 트랜지스터(130)는, 제2 P+형 접합영역(114)과 이에 이격되도록 N형 웰 영역(201) 상부에 배치된 제4 P+형 접합영역(135)를 포함할 수 있다. 제2 플로팅 게이트 트랜지스터(130)는 제1 플로팅 게이트 트랜지스터(도 3의 120)와 제2 P+형 접합영역(114)을 소스로 공유할 수 있다. 제2 플로팅 게이트 트랜지스터(130)의 제4 P+형 접합영역(135)은 드레인으로 작용하며, 제1 플로팅 게이트 트랜지스터(도 3의 120)의 제3 P+형 접합영역(125)와 이격되도록 배치될 수 있다.
제2 P+형 접합영역(114) 및 제4 P+형 접합영역(135)은 제3 채널영역(106)에 의해 이격되도록 배치될 수 있다. 제3 채널영역(106) 위에는 제2 플로팅 게이트 절연층(132) 및 제2 플로팅 게이트 전극층(131)이 배치되어 제2 플로팅 게이트 트랜지스터(130)를 이룰 수 있다. 제2 P+형 접합영역(114), 제3 채널영역(106), 제4 P+형 접합영역(135), 제2 플로팅 게이트 절연층(132), 및 제2 플로팅 게이트 전극층(131)은, 제2 플로팅 게이트 트랜지스터(130)를 제3 피모스 트랜지스터로 구성할 수 있다. 제2 플로팅 게이트 트랜지스터(130)는 제1 플로팅 게이트 트랜지스터(120)와 억세스 트랜지스터(110)를 공유하도록 구성될 수 있다.
제2 플로팅 게이트 트랜지스터(130)는 제3 피모스 트랜지스터로 구성되지만, 제2 플로팅 게이트 전극층(131)은 직접적으로 어떠한 전기적 연결 라인에도 결합되지 않는 플로팅 상태를 가질 수 있다. 제2 P+형 접합영역(114) 및 제4 P+형 접합영역(135)은, 제3 피모스 트랜지스터의 소스 및 드레인을 구성할 수 있다. 제2 P+형 접합영역(114)은, 제1 피모스 트랜지스터의 드레인으로 작용하고 또한 제3 피모스 트랜지스터의 소스로도 작용한다.
제2 플로팅 게이트 트랜지??터(130)의 제4 P+형 접합영역(135), 즉, 제3 피모스 트랜지스터의 드레인과 그라운드 사이에 제2 그라운드 선택 트랜지스터(230)가 배치될 수 있다. 제2 그라운드 선택 트랜지스터(230)는 억세스 트랜지스터(110)와 달리 엔모스 트랜지스터(NMOS Tr)로 구성될 수 있다. 제2 그라운드 선택 트랜지스터(230)의 게이트에 제2 그라운드 선택 라인(GSL2)을 통해 엔모스 트랜지스터(NMOS Tr)를 턴 오프하는 턴 오프 전압(Voff)을 인가하여, 제2 플로팅 게이트 트랜지??터(130)의 제4 P+형 접합영역(135)을 그라운드로부터 단절하여 플로팅 상태로 유지할 수 있다. 제2 그라운드 선택 트랜지스터(230)의 게이트에 VSS를 인가하여 NMOS 트랜지스터를 턴 오프시킬 수 있다.
제2 플로팅 게이트 트랜지스터(130)의 제4 P+형 접합영역(135)가 그라운드에 결합되지 않고 플로팅되므로, 제2 플로팅 게이트 트랜지스터(130)에는 프로그램될 제1 플로팅 게이트 트랜지스터(도 3의 120)와는 다른 전압 조건, 즉, 프로그램 금지 조건이 인가될 수 있다. 턴 오프된 제2 그라운드 선택 트랜지스터(230)는 그라운드가 제4 P+형 접합영역(135)에 유도되는 것을 차단하여, 제2 플로팅 게이트 트랜지스터(130)의 드레인이 플로팅된 상태로 유지되도록 한다. 이에 따라, 프로그램 비트 라인 전압(Vpbl)이 제2 P+형 접합영역(112)에 유도되지만, 제2 P+형 접합영역(112)에 핫 전자들을 유도하기 위한 전계가 유도되지 못한다. 핫 전자들이 제2 플로팅 게이트 트랜지스터(130)의 제2 플로팅 게이트 전극층(131)으로 주입될 수 없어, 제3 채널영역(106)에는 P형 반전층이 형성되지 않는다. 이에 따라 제2 플로팅 게이트 트랜지스터(130)인 제3 피모스트 트랜지스터는 턴 오프 상태를 유지하는 오프 상태(off state)가 된다. 즉, 제2 플로팅 게이트 트랜지스터(130)는 프로그램이 금지된 상태가 될 수 있다.
이와 같이, 제2 플로팅 게이트 트랜지스터(130)가 프로그램되지 않으므로, 제3 채널영역(106)에 P형 반전층이 형성되지 않은 상태이며, 따라서 제2 플로팅 게이트 트랜지스터(130)인 제3 피모스 트랜지스터는 오프 상태(off-state)를 유지한다. 이 경우 리드 동작에 의해 억세스 트랜지스터(110)가 턴 온 되고 제2 그라운드 선택 트랜지스터(230)가 턴 온되어도, 제1비트 라인(BL1)과 그라운드 사이로 전류가 흐르지 않게 된다. 이러한 리드 동작에서 제1 플로팅 게이트 트랜지스터(120)에 결합된 제1 그라운드 선택 트랜지스터(210)는 턴 오프되도록 하여, 제1 플로팅 게이트 트랜지스터(120)가 프로그램된 상태이더라도 제1 플로팅 게이트 트랜지스터(120)는 그라운드와 연결되지 않아 제1 플로팅 게이트 트랜지스터(120)를 경유하여 그라운드로 전류가 흐르지 않도록 한다.
이와 같이 제1 그라운드 선택 트랜지스터(도 3의 210)나 제2 그라운드 선택 트랜지스터(230)들 각각이 서로 달리 턴 온되거나 턴 오프되도록 하여, 제1 플로팅 게이트 트랜지스터(120)나 제2 플로팅 게이트 트랜지스터(130)가 선택적으로 프로그램되도록 유도할 수 있다. 억세스 트랜지스터(100)에 공통으로 결합된 제1 플로팅 게이트 트랜지스터(120)와 제2 플로팅 게이트 트랜지스터(130)는 각각 그라운드와 결합되거나 결합되지 않도록 제어하는 제1 그라운드 선택 트랜지스터(도 3의 210)나 제2 그라운드 선택 트랜지스터(230)에 의해서 프로그램 동작시 상호 독립적으로 선택될 수 있다.
이에 따라, 하나의 억세스 트랜지스터(110)에 결합된 제1 플로팅 게이트 트랜지스터(120) 및 제2 플로팅 게이트 트랜지스터(130)에 각각 독립적으로 서로 다른 비트의 데이터를 저장하는 것이 가능하다. 제1 플로팅 게이트 트랜지스터(120)가 결합된 억세스 트랜지스터(110)에 제2 플로팅 게이트 트랜지스터(130)를 결합시켜 하나의 2 비트 단위 셀(도 1의 100)을 구성할 수 있어, 제2 플로팅 게이트 트랜지스터(130)를 억세스하기 위한 별도의 또 다른 억세스 트랜지스터가 생략될 수 있다. 따라서, 2 비트 단위 셀(100)이 실질적으로 3 개의 피모스 트랜지스터들로 구성될 수 있어, 단위 셀(100)이 차지할 면적을 줄일 수 있다. 즉, 제한된 셀 면적 내에서 저장 밀도를 증가시키는 것이 가능하다.
도 5는 일 예에 따른 셀 어레이(cell array)를 포함하는 이피롬 장치(10S)를 보여주는 도면이다.
도 5를 참조하면, 이피롬 장치(10S)는 n 개의 비트 라인들(BL1, BL2, … BLn)과 이들에 교차되도록 배치된 m 개의 셀 선택 라인들(CSL1, CSL2, … CLSm)을 포함하고, 비트 라인들(BL1, BL2, … BLn)과 셀 선택 라인들(CSL1, CSL2, … CLSm)의 교차점에 각각 2 비트 단위 셀(100-1, 100-2, 100-3, …)이 배치될 수 있다. 2 비트 단위 셀(100-1, 100-2, 100-3, …)은, 하나의 엑세스 트랜지스터(110-1, 110-2, 110-3, …)와 제1 플로팅 게이트 트랜지스터(120-1, 120-2, 120-3, …) 및 제2 플로팅 게이트 트랜지스터(130-1, 130-2, 130-3) 포함할 수 있다. 2 비트 단위 셀들(100-1, 100-2, 100-3, …) 각각은 도 1을 참조하여 설명한 바와 같은 단위 셀(도 1의 100)의 형태로 구성될 수 있다. 엑세스 트랜지스터(110-1, 110-2, 110-3, …)들 각각은 도 2 및 도 3을 참조하여 설명한 바와 같은 설명한 바와 같은 억세스 트랜지스터(도 2 및 도 3의 110)의 형태로 구성될 수 있다. 제1 플로팅 게이트 트랜지스터들(120-1, 120-2, 120-3, …) 각각은 도 2 및 도 3을 참조하여 설명한 바와 같은 제1 플로팅 게이트 트랜지스터(도 2 및 3의 120)의 형태로 구성될 수 있다. 제3 플로팅 게이트 트랜지스터들(130-1, 130-2, 130-3, …) 각각은 도 4를 참조하여 설명한 바와 같은 제3 플로팅 게이트 트랜지스터(도 4의 130)의 형태로 구성될 수 있다.
셀 어레이에 배치된 실질적으로 모든 제1 플로팅 게이트 트랜지스터들(120-1, 120-2, 120-3, …)과 그라운드 사이에 제1그라운드 선택 트랜지스터(210)이 배치될 수 있다. 셀 어레이에 배치된 실질적으로 모든 제1 플로팅 게이트 트랜지스터들(120-1, 120-2, 120-3, …)은 하나의 제1그라운드 선택 트랜지스터(210)에 결합되어, 제1그라운드 선택 트랜지스터(210)가 턴 온될 때 드레인들이 그라운드에 연결될 수 있고, 제1그라운드 선택 트랜지스터(210)가 턴 오프되면 드레인들이 그라운드와 차단되어 드레인들이 플로팅 상태일 수 있다.
셀 어레이에 배치된 실질적으로 모든 제2 플로팅 게이트 트랜지스터들(130-1, 130-2, 130-3, …)과 그라운드 사이에 제2그라운드 선택 트랜지스터(230)이 배치될 수 있다. 셀 어레이에 배치된 실질적으로 모든 제2 플로팅 게이트 트랜지스터들(130-1, 130-2, 130-3, …)은 하나의 제2그라운드 선택 트랜지스터(230)에 결합되어, 제2그라운드 선택 트랜지스터(230)가 턴 온될 때 드레인들이 그라운드에 연결될 수 있고, 제2그라운드 선택 트랜지스터(230)가 턴 오프되면 드레인들이 그라운드와 차단되어 드레인들이 플로팅 상태일 수 있다.
이와 같이 셀 어레이 내의 실질적으로 모든 제1 플로팅 게이트 트랜지스터들(120-1, 120-2, 120-3, …)에 공통으로 제1그라운드 선택 트랜지스터(210)가 결합되고, 모든 제2 플로팅 게이트 트랜지스터들(130-1, 130-2, 130-3, …)에 공통으로 제2그라운드 선택 트랜지스터(230)가 결합되므로, 제1 및 제2 그라운드 선택 트랜지스터들(210, 230)을 위한 엔모스 트랜지스터들은 셀 어레이 내에 2개 만이 요구될 수 있다. 2 개의 엔모스 트랜지스터들만으로, 2 비트 단위 셀(100-1, 100-2, 100-3) 내에서 제1플로팅 게이트 트랜지스터(120-1, 120-2, 120-3, …)와 제2 플로팅 게이트 트랜지스터들(130-1, 130-2, 130-3, …)를 서로 달리 억세스 또는 선택하는 것이 가능하다. 즉, 비트 라인들(BL1, BL2, … BLn) 수에 무관하게 그라운드와의 연결을 단속하는 2 개의 그라운드 선택 트랜지스터들(210, 230)만으로, 제1 및 제2플로팅 게이트 트랜지스터들을 선택할 수 있다. 엔모스 트랜지스터는 피모스 트랜지스터에 비해 그라운드를 잘 통과시킬 수 있으므로, 다수의 제1플로팅 게이트 트랜지스터(120-1, 120-2, 120-3, …)들 또는 제2 플로팅 게이트 트랜지스터들(130-1, 130-2, 130-3, …)들을 그라운드와 연결시키는 것이 가능하다.
도 6은 일 예에 따른 이피롬 장치(10S)의 제1 단위 셀(100-1)의 제1-1 플로팅 게이트 트랜지스터(120-1)에 선택적으로 프로그램 동작하는 것을 보여주는 도면이다.
도 6을 참조하면, 제1 셀 선택 라인(CSL1)을 통해 로우 레벨의 제1 셀 선택 신호를 제1 단위 셀(100-1)의 제1억세스 트랜지스터(110-1)의 게이트에 인가하고, 제1비트 라인(BL1)을 통해 포지티브 프로그램 비트 라인 전압(Vpbl)을 제1억세스 트랜지스터(110-1)의 소스에 인가하여, 제1억세스 트랜지스터(110-1)을 선택하여 턴 온시킬 수 있다. 제1억세스 트랜지스터(110-1)의 게이트에 0V 또는 VSS가 인가될 수 있고, 제1억세스 트랜지스터(110-1)의 소스에 대략 8V가 인가될 수 있다.
제2 셀 선택 라인(CSL2) 및 나머지 셀 선택 라인들에 하이 레벨의 제2 셀 선택 신호(Vfb)가 예컨대 대략 8V로 인가되어, 제1 비트 라인(BL1)들에 접속된 제2 억세스 트랜지스터(110-2)를 포함한 나머지 억세스 트랜지스터들이 턴 오프되도록 한다. 제2 비트 라인(BL2)을 포함하는 나머지 비트 라인들을 플로팅 상태로 유도하여, 제1 셀 선택 라인(CSL1)에 결합된 제3 억세스 트랜지스터(110-3)를 포함한 나머지 억세스 트랜지스터들이 턴 오프되도록 한다.
이와 같이 하여, 제1 셀 선택 라인(CSL1)과 제1 비트 라인(BL1)의 교차점에 배치된 제1 억세스 트랜지스터(110-1)만을 선택적으로 턴 온하여, 제1 단위 셀(100-1) 만이 선택되도록 한다.
제1 그라운드 선택 트랜지스터(210)에 턴 온 접압(Von)을 인가하여 제1 그라운드 선택 트랜지스터(210)을 턴 온시켜, 그라운드와 제1억세스 트랜지스터(110-1)에 결합된 제1-1 플로팅 게이트 트랜지스터(120-1)의 드레인이 서로 연결되도록 한다. 제2 그라운드 선택 트랜지스터(230)에 턴 오프 접압(Voff)을 인가하여 제2 그라운드 선택 트랜지스터(230)을 턴 오프시켜, 그라운드와 제1억세스 트랜지스터(110-1)에 결합된 제2-1 플로팅 게이트 트랜지스터(130-1)의 드레인이 서로 단절되도록 한다.
제1-1 플로팅 게이트 트랜지스터(120-1)의 소스에 턴 온된 제1 억세스 트랜지스터(110-1)을 경유하여 제1비트 라인(BL1)의 포지티브 프로그램 비트 라인 전압(Vpbl)이 유도되고, 제1-1 플로팅 게이트 트랜지스터(120-1)의 드레인에 그라운드가 유도되므로, 도 3을 참조하여 설명한 바와 같이, 제1-1 플로팅 게이트 트랜지스터(120-1)는 온 상태로 프로그램된다.
이에 반해, 제2-1 플로팅 게이트 트랜지스터(130-1)의 소스에 턴 온된 제1 억세스 트랜지스터(110-1)을 경유하여 제1비트 라인(BL1)의 포지티브 프로그램 비트 라인 전압(Vpbl)이 유도되지만, 제2-1 플로팅 게이트 트랜지스터(130-1)의 드레인은 그라운드와 연결되지 못하고 플로팅되므로, 도 4를 참조하여 설명한 바와 같이, 제2-1 플로팅 게이트 트랜지스터(130-1)는 오프 상태로 프로그램되지 않은 상태로 유지된다.
도 7은 일 예에 따른 이피롬 장치(10S)의 제1 단위 셀(100-1)의 제2-1 플로팅 게이트 트랜지스터(130-1)에 선택적으로 프로그램 동작하는 것을 보여주는 도면이다.
도 7을 참조하면, 제1 셀 선택 라인(CSL1)을 통해 로우 레벨의 제1 셀 선택 신호를 제1 단위 셀(100-1)의 제1억세스 트랜지스터(110-1)의 게이트에 인가하고, 제1비트 라인(BL1)을 통해 포지티브 프로그램 비트 라인 전압(Vpbl)을 제1억세스 트랜지스터(110-1)의 소스에 인가하여, 제1억세스 트랜지스터(110-1)을 선택하여 턴 온시킬 수 있다.
제2 그라운드 선택 트랜지스터(230)에 턴 온 접압(Von)을 인가하여 제2 그라운드 선택 트랜지스터(230)을 턴 온시켜, 그라운드와 제1억세스 트랜지스터(110-1)에 결합된 제2-1 플로팅 게이트 트랜지스터(130-1)의 드레인이 서로 연결되도록 한다. 제1 그라운드 선택 트랜지스터(210)에 턴 오프 접압(Voff)을 인가하여 제1 그라운드 선택 트랜지스터(210)을 턴 오프시켜, 그라운드와 제1억세스 트랜지스터(110-1)에 결합된 제1-1 플로팅 게이트 트랜지스터(120-1)의 드레인이 서로 단절되도록 한다.
제2-1 플로팅 게이트 트랜지스터(130-1)의 소스에 턴 온된 제1 억세스 트랜지스터(110-1)을 경유하여 제1비트 라인(BL1)의 포지티브 프로그램 비트 라인 전압(Vpbl)이 유도되고, 제2-1 플로팅 게이트 트랜지스터(130-1)의 드레인에 그라운드가 유도되므로, 도 3을 참조하여 설명한 바와 마찬가지 과정으로, 제2-1 플로팅 게이트 트랜지스터(130-1)의 게이트 핫 전자들이 주입되고, 제2-1 플로팅 게이트 트랜지스터(130-1)는 온 상태로 프로그램된다.
이에 반해, 제1-1 플로팅 게이트 트랜지스터(120-1)의 소스에 턴 온된 제1 억세스 트랜지스터(110-1)을 경유하여 제1비트 라인(BL1)의 포지티브 프로그램 비트 라인 전압(Vpbl)이 유도되지만, 제1-1 플로팅 게이트 트랜지스터(120-1)의 드레인은 그라운드와 연결되지 못하고 플로팅되므로, 도 4를 참조하여 설명한 바와 같이, 제2-1 플로팅 게이트 트랜지스터(130-1)의 프로그램 동작에 영향을 받지 않고 이전 상태를 유지할 수 있다.
이와 같이, 그라운드와의 연결을 단속하는 2 개의 엔모스 트랜지스터들로, 2 비트 단위 셀(100-1, 100-2, 100-3) 내에서 제1플로팅 게이트 트랜지스터(120-1, 120-2, 120-3, …)와 제2 플로팅 게이트 트랜지스터들(130-1, 130-2, 130-3, …)를 서로 달리 억세스 또는 선택하는 것이 가능하다. 이에 따라, 하나의 억세스 트랜지스터(110-1, 110-2, 110-3, …)와 제1플로팅 게이트 트랜지스터(120-1, 120-2, 120-3, …)와 제2 플로팅 게이트 트랜지스터들(130-1, 130-2, 130-3, …)로 2 비트를 저장할 수 있는 단위 셀을 구현할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 2 비트 단위 셀,
110: 억세스 트랜지스터,
120, 130: 플로팅 게이트 트랜지스터,
210, 230: 그라운드 선택 트랜지스터.

Claims (8)

  1. 비트 라인(bit line)들 및 상기 비트 라인들에 교차되는 셀 선택 라인(cell select line)들;
    상기 비트 라인들 및 상기 셀 선택 라인들의 교차 지점에 각각 배치된 단위 셀(unit cell)들이고,
    상기 비트 라인에 소스(source)가 결합되고 상기 셀 선택 라인에 게이트가 결합된 억세스 트랜지스터(access transistor), 및
    상기 억세스 트랜지스터의 드레인(drain)에 소스들이 결합된 제1 및 제2 플로팅 게이트 트랜지스터들을 포함하는 단위 셀(unit cell)들;
    상기 제1 플로팅 게이트 트랜지스터들의 드레인들과 그라운드(ground) 사이에 배치되어 상기 그라운드와의 연결을 단속하는 제1 그라운드 선택 트랜지스터; 및
    상기 제2 플로팅 게이트 트랜지스터들의 드레인들과 그라운드 사이에 배치되어 상기 그라운드와의 연결을 단속하는 제2 그라운드 선택 트랜지스터;를 포함하는 이피롬(EPROM) 장치.
  2. 제1항에 있어서,
    상기 억세스 트랜지스터는
    어느 하나의 상기 셀 선택 라인에 결합되는 억세스 게이트 전극층;
    어느 하나의 상기 비트 라인에 결합되는 제1 P+형 접합영역; 및
    상기 제1 P+형 접합영역에 이격되어 배치된 제2 P+형 접합영역을 포함하는 피모스(PMOS) 트랜지스터인 이피롬(EPROM) 장치.
  3. 제2항에 있어서,
    상기 제1 플로팅 게이트 트랜지스터는
    상기 제2 P+형 접합영역을 소스로 공유하고,
    제1 플로팅 게이트 전극층; 및
    상기 제2 P+형 접합영역에 이격되도록 배치된 제3 P+형 접합영역을 포함하는 피모스(PMOS) 트랜지스터인 이피롬(EPROM) 장치.
  4. 제3항에 있어서,
    상기 제1 그라운드 선택 트랜지스터는
    턴 온(turn on) 시
    상기 제3 P+형 접합영역에 상기 그라운드를 연결시키고,
    턴 오프 시 상기 제3 P+형 접합영역와 상기 그라운드를 단절시키도록
    상기 제3 P+형 접합과 상기 그라운드 사이에 배치된 이피롬(EPROM) 장치.
  5. 제3항에 있어서,
    상기 제2 플로팅 게이트 트랜지스터는
    상기 제2 P+형 접합영역을 소스로 공유하고,
    제2 플로팅 게이트 전극층; 및
    상기 제2 P+형 접합영역에 이격되도록 배치된 제4 P+형 접합영역을 포함하는 피모스(PMOS) 트랜지스터인 이피롬(EPROM) 장치.
  6. 제5항에 있어서,
    상기 제2 그라운드 선택 트랜지스터는
    턴 온(turn on) 시
    상기 제4 P+형 접합영역에 상기 그라운드를 연결시키고,
    턴 오프 시 상기 제4 P+형 접합영역와 상기 그라운드를 단절시키도록
    상기 제4 P+형 접합과 상기 그라운드 사이에 배치된 이피롬(EPROM) 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2 그라운드 선택 트랜지스터들은
    각각 엔모스(NMOS) 트랜지스터를 포함하는 이피롬(EPROM) 장치.
  8. 비트 라인(bit line)들 및 상기 비트 라인들에 교차되는 셀 선택 라인(cell select line)들;
    상기 비트 라인들 및 상기 셀 선택 라인들의 교차 지점에 각각 배치된 단위 셀(unit cell)들이고,
    상기 비트 라인에 소스(source)가 결합되고 상기 셀 선택 라인에 게이트가 결합된 억세스 트랜지스터(access transistor), 및
    상기 억세스 트랜지스터의 드레인(drain)에 소스들이 결합된 제1 및 제2 플로팅 게이트 트랜지스터들을 포함하는 단위 셀(unit cell)들;
    상기 제1 플로팅 게이트 트랜지스터들의 드레인들과 그라운드(ground) 사이에 배치되어 상기 그라운드와의 연결을 단속하는 제1 그라운드 선택 트랜지스터; 및
    상기 제2 플로팅 게이트 트랜지스터들의 드레인들과 그라운드 사이에 배치되어 상기 그라운드와의 연결을 단속하는 제2 그라운드 선택 트랜지스터;를 포함하는 이피롬(EPROM) 장치의 프로그램(program) 동작에서,
    어느 하나의 상기 비트 라인(bit line)을 통해 상기 억세스 트랜지스터의 소스에 프로그램 비트 라인 전압을 인가하고,
    어느 하나의 상기 셀 선택 라인에 게이트가 결합된 상기 억세스 트랜지스터를 턴 온(turn on) 하고,
    상기 제1 그라운드 선택 트랜지스터를 턴 온하여 상기 제1 플로팅 게이트 트랜지스터의 드레인을 그라운드와 연결시키고,
    상기 제2 그라운드 선택 트랜지스터를 턴 오프하여 상기 제2 플로팅 게이트 트랜지스터의 드레인을 그라운드와 단절시켜,
    상기 제1 플로팅 게이트 트랜지스터를 선택적으로 프로그램하는 이피롬(EPROM) 장치를 프로그램 하는 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1089340A2 (de) * 1999-09-30 2001-04-04 Micronas GmbH Eprom-Struktur für Halbleiterspeicher
US6839278B1 (en) * 2002-02-07 2005-01-04 Aplus Flash Technology, Inc. Highly-integrated flash memory and mask ROM array architecture
US20080055991A1 (en) * 2006-08-29 2008-03-06 Jin-Kook Kim Voltage generator circuit capable of generating different voltages based on operating mode of non-volatile semiconductor memory device
KR20120053436A (ko) 2010-11-17 2012-05-25 에스케이하이닉스 주식회사 Ｏｔｐ메모리 셀을 포함하는 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1089340A2 (de) * 1999-09-30 2001-04-04 Micronas GmbH Eprom-Struktur für Halbleiterspeicher
US6839278B1 (en) * 2002-02-07 2005-01-04 Aplus Flash Technology, Inc. Highly-integrated flash memory and mask ROM array architecture
US20080055991A1 (en) * 2006-08-29 2008-03-06 Jin-Kook Kim Voltage generator circuit capable of generating different voltages based on operating mode of non-volatile semiconductor memory device
KR20120053436A (ko) 2010-11-17 2012-05-25 에스케이하이닉스 주식회사 Ｏｔｐ메모리 셀을 포함하는 반도체 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
미국특허공개 번호 US 2014/0071740 A1, "OPT SCHEME WITH MULTIPLE MAGNETIC TUNNEL JUNCTION DEVIES IN A CELL/ 2014-03-13일 공개"

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