KR20050109812A - 피엔피엔 다이오드 특성을 이용한 불휘발성 강유전체 셀어레이 회로 - Google Patents

피엔피엔 다이오드 특성을 이용한 불휘발성 강유전체 셀어레이 회로 Download PDF

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Abstract

본 발명은 피엔피엔 다이오드 특성을 이용한 불휘발성 강유전체 셀 어레이 회로를 개시한다.
본 발명의 불휘발성 강유전체 셀 어레이 회로는 복수개의 상부 서브 셀 어레이들, 하부 서브 셀 어레이들, 메인 비트라인 앰프 및 워드라인 구동부를 구비한다. 특히, 상·하부 서브 셀 어레이들은 셀 데이터가 인가된 서브 비트라인의 센싱전압에 따라 전원전압으로부터 메인 비트라인으로 전달되는 전류량을 조절하여 상기 메인 비트라인의 센싱전압을 유도하는 이중 비트라인 센싱 구조를 가진다. 또한, 각 서브 셀 어레이들은 강유전체 캐패시터; 강유전체 캐패시터의 제 2 전극과 서브 비트라인 사이에 역방향으로 연결되어 제 2 전극과 서브 비트라인 사이의 전압차에 따라 선택적으로 온/오프되는 PNPN 다이오드; 및 강유전체 캐패시터의 제 2 전극과 서브 비트라인 사이에 순방향으로 연결되어 제 2 전극과 서브 비트라인 사이의 전압차에 따라 선택적으로 온/오프되는 PN 다이오드를 구비함으로써 셀 사이즈를 줄이고 회로의 동작특성을 향상시킬 수 있다.

Description

피엔피엔 다이오드 특성을 이용한 불휘발성 강유전체 셀 어레이 회로{Non-volatile ferroelectric cell array circuit using PNPN diode characteristics}
본 발명은 불휘발성 강유전체 셀 어레이 회로에 관한 것으로서, 보다 상세하게는 셀 데이터에 따른 커런트 게인(gain)을 이용하여 메인 비트라인의 센싱전압을 유도하는 이중 비트라인 센싱 구조를 가지며 메모리셀의 스위칭 소자로서 PNPN 다이오드 소자를 이용함으로써 셀 사이즈를 줄이고 회로의 동작특성을 향상시킬 수 있는 불휘발성 강유전체 셀 어레이 회로에 관한 것이다
불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM:Dynamic Random Access Memory) 정도의 데이터 처리 속도를 가지면서 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써, 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않게 된다.
최근 불휘발성 강유전체 메모리의 용량이 메가 바이트(Mb) 또는 기가 바이트(Gb)로 증가하는데 이렇게 메모리 용량이 증가할 수 록 셀 사이즈가 작아질 필요성이 있다. 그런데, 셀 사이즈가 작아지면 셀 캐패시턴스 용량이 작아지므로 메모리가 안정적으로 동작하기 위해서는 비트라인의 캐패시턴스 용량이 작아져야 하는데 고집적 메모리에서 이를 실현하기는 용이하지 않다. 또한, 고집적 메모리에서는 비트라인들 사이의 간격이 좁아져 NMOS 트랜지스터를 사용하는 셀 구조에서는 쇼트 채널(short channel)로 인해 불필요한 전력소모가 발생될 가능성이 높다.
따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 불휘발성 강유전체 셀 어레이의 회로 구조를 개선하여 셀 사이즈를 줄이고 회로의 동작 특성을 향상시키는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 피엔피엔 다이오드 특성을 이용한 불휘발성 강유전체 셀 어레이 회로는 셀 데이터가 인가된 서브 비트라인의 센싱전압에 따라 전원전압으로부터 메인 비트라인으로 전달되는 전류량을 조절하여 상기 메인 비트라인의 센싱전압을 유도하는 이중 비트라인 센싱 구조를 갖는 복수개의 상부 서브 셀 어레이들과 복수개의 하부 서브 셀 어레이들; 상기 복수개의 상부 서브 셀 어레이들과 상기 복수개의 하부 서브 셀 어레이들 사이에 위치하며, 센싱신호에 따라 상기 복수개의 상부 서브 셀 어레이들에 공유되는 상부 메인 비트라인과 상기 복수개의 하부 서브 셀 어레이들에 공유되는 하부 메인 비트라인의 센싱전압을 센싱하여 증폭하는 메인 비트라인 센스앰프; 및 셀 데이터의 리드 및 라이트를 위해 상기 서브 셀 어레이들의 워드라인을 선택적으로 활성화시키는 워드라인 구동부를 구비하며,
상기 서브 셀 어레이들은 상기 셀 데이터를 저장하며 제 1 전극이 워드라인에 연결되는 강유전체 캐패시터; 상기 강유전체 캐패시터의 제 2 전극과 상기 서브 비트라인 사이에 역방향으로 연결되며, 상기 서브 비트라인의 전압이 상기 제 2 전극의 전압보다 일정 레벨 크게 되면 온되는 PNPN 다이오드; 및 상기 제 2 전극과 상기 서브 비트라인 사이에 순방향으로 연결되며, 상기 제 2 전극의 전압이 상기 서브 비트라인의 전압보다 일정 레벨 이상이 되면 온되는 PN 다이오드를 구비한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 PNPN 다이오드 셀의 회로구성을 나타내는 회로도이다.
PNPN 다이오드 셀은 하나의 강유전체 캐패시터 FC와 하나의 시리얼 PN 다이오드 스위치(10)를 구비한다.
강유전체 캐패시터 FC의 일측 전극은 워드라인 WL에 연결된다. 그리고, 강유전체 캐패시터 FC의 다른 일측 전극은 시리얼 PN 다이오드 스위치(10)에서 PNPN 다이오드(11)의 단부에 위치한 N 단자와 PN 다이오드(12)의 P 단자에 공통 연결된다.
시리얼 PN 다이오드 스위치(10)는 시리얼 PN 다이오드 체인 스위치 기술을 이용하여 비트라인 BL과 강유전체 캐패시터 FC 사이의 전압차에 따라 온/오프되어 비트라인 BL과 강유전체 캐패시터 FC 사이에서 전류의 흐름을 스위칭한다. 이러한 시리얼 PN 다이오드 스위치(10)는 PNPN 다이오드(11)와 PN 다이오드(12)가 비트라인 BL과 병렬 연결되고, PNPN 다이오드(11)와 PN 다이오드(12) 사이에 노드 SN가 형성된다. 즉, PNPN 다이오드(11)의 종단에 위치한 N 단자와 PN 다이오드(12)의 P 단자는 노드 SN에 공통 연결되고, PNPN 다이오드(11)의 종단에 위치한 P 단자와 PN 다이오드(12)의 N 단자는 비트라인 BL에 연결된다. 이에 따라, PNPN 다이오드(11)는 비트라인 BL에서 강유전체 캐패시터 FC 쪽으로 순방향 전류가 흐르도록 하며, PN 다이오드(12)는 강유전체 캐패시터 FC에서 비트라인 BL 쪽으로 순방향 전류가 흐르도록 한다.
도 2는 도 1의 시리얼 PN 다이오드 스위치(10)의 동작원리를 설명하기 위한 도면이다.
강유전체 캐패시터 FC 전극을 기준으로 비트라인 BL의 전압이 양의 방향으로 증가하는 경우, 시리얼 PN 다이오드 스위치(10)는 PNPN 다이오드의 특성에 의해 비트라인 BL의 전압이 전원전압 Vo인 경우에는 오프 상태로 유지된다. 그러나, 비트라인 BL의 전압이 더욱 증가되어 임계전압 Vc에 도달하면 PNPN 다이오드(11)가 턴온되어 비트라인 BL에서 강유전체 캐패시터 FC 방향으로 흐르는 전류가 급속히 증가하게 된다. 이때, 비트라인 BL의 전압이 임계전압 Vc 이상이 될 경우 PNPN 다이오드(11)를 통해 흐르는 전류량 비트라인 BL에 연결되어 로드로 작용하는 저항(미도시) 값에 의존된다. PNPN 다이오드(11)가 일단 턴온 되면 시리얼 PN 다이오드 스위치(10)의 양단전압은 Vs 레벨로 다운된다. 이때, PN 다이오드(12)는 역방향 전압에 의해 오프 상태를 유지한다.
반면에, 강유전체 캐패시터 FC를 기준으로 비트라인 BL의 전압이 음의 방향으로 증가하는 경우, 즉, 워드라인 WL에 일정 전압이 인가되는 경우, PN 다이오드(12)가 순방향 동작 특성에 의해 턴온 되어 강유전체 캐패시터 FC에서 비트라인 BL 방향으로 전류가 흐르게 된다. 이때, PNPN 다이오드(11)는 역방향 전압에 의해 오프 상태를 유지한다.
도 3은 도 1의 PNPN 다이오드 셀의 워드라인 WL 전압 의존성을 설명하기 위한 도면이다.
우선, 도 1에서와 같이 강유전체 캐패시터 FC의 양단간의 전압을 Vfc, 시리얼 PN 다이오드 스위치(10)의 양단간의 전압을 Vsw 라 정의한다.
비트라인 BL의 전압이 그라운드 전압 레벨로 고정된 상태에서 워드라인 WL의 전압이 증가되면, 워드라인 WL의 전압은 강유전체 캐패시터 FC와 시리얼 PN 다이오드 스위치(10)에 분배된다. 이때, PN 다이오드(12)의 순방향 동작에 의해 시리얼 PN 다이오드 스위치(10)의 양단 전압 Vsw으로는 작은 전압이 분배된다. 반면에, 워드라인 WL 전압의 대부분이 강유전체 캐패시터 FC의 양단 전압 Vfc으로 분배되어 강유전체 캐패시터 FC의 동작특성이 향상된다.
도 4는 도 1의 PNPN 다이오드 셀의 비트라인 BL 전압 의존성을 설명하기 위한 도면이다.
워드라인 WL의 전압이 그라운드 전압 레벨로 고정된 상태에서 비트라인 BL의 전압이 증가되면, 비트라인 BL의 전압은 강유전체 캐패시터 FC와 시리얼 PN 다이오드 스위치(10)에 분배된다. 이때, 강유전체 캐패시터 FC와 시리얼 PN 다이오드 스위치(10)에 분배되는 전압의 비율은 임계전압 Vc을 기준으로 달라진다. 즉, 비트라인 BL의 전압이 임계전압 Vc에 도달되기 전까지, PNPN 다이오드(11)는 PNPN 다이오드의 특성에 의해 오프 상태를 유지하며 PN 다이오드(12)는 역방향 전압에 의해 오프 상태를 유지하므로 대부분의 비트라인 BL 전압은 시리얼 PN 다이오드 스위치(10)의 양단 전압 Vsw으로 분배된다. 이에 따라, 강유전체 캐패시터 FC의 양단 전압 Vfc으로 작은 전압만이 분배되어 강유전체 캐패시터 FC의 데이터의 변동을 일으키지 않게된다. 그러나, 비트라인 전압 BL의 전압이 임계전압 Vc 이상으로 증가하면, 시리얼 PN 다이오드 스위치(10)의 PNPN 다이오드(11)가 턴온되어 대부분의 비트라인 BL 전압은 강유전체 캐패시터 FC의 양단 전압 Vfc으로 분배된다. 이에 따라, 강유전체 캐패시터 FC에 새로운 데이터로 라이트할 수 있는 상태가 된다.
도 5는 본 발명에 따른 시리얼 PN 다이오드 체인 레이어의 구조를 보다 상세하게 나타내는 평면도이다.
시리얼 PN 다이오드 체인 레이어(20)는 성장 실리콘 레이어나 폴리 실리콘 레이어 위에 시리얼 PN 다이오드 체인(21)과 절연 분리층(22)이 형성된다. 시리얼 PN 다이오드 체인(21)은 PN 다이오드들이 체인 형태로 직렬 연결되며, 시리얼 PN 다이오드 체인들(21)은 일정 간격으로 평행하게 형성된다. 그리고, 각 시리얼 PN 다이오드 체인들(21) 사이에는 절연 분리층(22)이 형성된다.
각 시리얼 PN 다이오드 체인(21)에는 PNPN 다이오드(11)와 PN 다이오드(12)가 연속되게 직렬 연결된다. PNPN 다이오드(11)는 P형 영역과 N형 영역이 교번적으로 직렬 연결되며, PN 다이오드(12)는 PNPN 다이오드 스위치(11)의 N형 영역과 인접하게 P형 영역과 N형 영역이 직렬 연결된 구조를 갖는다. 따라서, 시리얼 PN 다이오드 체인(21)에서 하나의 PN 다이오드(12)와 이에 직렬 연결된 하나의 PNPN 다이오드(11)를 연속적으로 선택하여 각 셀의 시리얼 PN 다이오드 스위치(10)를 형성할 수 있게 된다.
도 6은 도 1의 PNPN 다이오드 셀의 단면 구성도이다.
실리콘기판(31) 상부면에 층간 절연층(32)이 적층된다. 층간 절연층(32)의 상부면에는 시리얼 PN 다이오드 스위치(10)를 형성하기 위한 도 5와 같은 시리얼 PN 다이오드 체인 레이어(20)가 형성된다. 시리얼 PN 다이오드 체인 레이어(20)는 층간 절연층(32)의 상부면에 폴리 실리콘(Poly-Silicon)이 증착된 후 그 폴리 실리콘 상부면에 시리얼 PN 다이오드 체인(21)과 절연 분리층(22)이 형성됨으로써 이루어진다.
시리얼 PN 다이오드 체인(21)에는 PN 다이오드(12)와 PNPN 다이오드(11)들이 교번되게 연속적으로 직렬 연결되며, 하나의 PN 다이오드(12)와 이에 직렬 연결된 하나의 PNPN 다이오드(11)가 하나의 시리얼 PN 다이오드 스위치(10)를 구성한다. 시리얼 PN 다이오드 스위치(10)에서 PN 다이오드(12)의 N 단자와 PNPN 다이오드(11)의 종단 P 단자에는 비트라인 콘택(contact)노드 BLCN가 형성되어 비트라인 BL과 연결된다. 그리고, PN 다이오드(12)의 P 단자와 이에 인접한 PNPN 다이오드(11)의 N 단자에는 캐패시터 콘택노드 CN가 형성되어 강유전체 캐패시터 FC의 하부 전극과 연결된다. 강유전체 캐패시터 FC는 상부 전극과 하부 전극 사이에 강유전체막(Ferroelectric Layer)이 형성된다. 강유전체 캐패시터 FC의 상부 전극은 워드라인 WL과 연결된다.
도 7은 도 5의 시리얼 PN 다이오드 체인 레이어(20) 위에 워드라인 WL, 비트라인 BL 및 강유전체 캐패시터 FC가 형성된 모습을 나타내는 평면도이다.
시리얼 PN 다이오드 체인(21)과 절연 분리층(22)의 접촉면 상부에 비트라인 BL이 형성되며, 비트라인 BL은 비트라인 콘택노드 BLCN을 통해 대응되는 시리얼 PN 다이오드 스위치(10)에서 PN 다이오드(12)의 N 단자 및 PNPN 다이오드(11)의 P 단자와 연결된다.
또한, 비트라인 콘택노드 BLCN는 이웃하는 셀과 공유되도록 PN 다이오드(12)의 N 단자와 PNPN 다이오드(11)의 P 단자에 각각 연결되도록 형성된다. 즉, 어느 한 셀의 PN 다이오드(12)의 N 단자는 이웃하는 셀의 PNPN 다이오드(11)의 P 단자와 하나의 비트라인 콘택노드 BNCN로 공통 연결되어 비트라인 BL과 연결된다.
그리고, 캐패시터 콘택노드 CN는 각 시리얼 PN 다이오드 체인(21)에서 PN 다이오드(12)의 P 단자와 PNPN 다이오드(11)의 N 단자에 공통 연결되도록 형성된다. 워드라인 WL은 비트라인 BL과 직교하는 방향으로 강유전체 캐패시터 FC의 상부 전극들과 연결된다.
위와 같은 구성에 의해, 본 발명에서는 워드라인 WL과 비트라인 영역(도 7에서 비트라인 영역은 비트라인 BL과 시리얼 PN 다이오드 체인(21)을 포함하는 영역을 나타낸다.)이 교차되는 영역에 캐패시터 FC가 위치하는 크로스 포인트 셀(Cross point cell)이 구현되어 셀 형성을 위한 추가적인 면적이 불필요하게 된다.
도 8은 본 발명에 따른 셀 어레이 회로의 구성을 나타내는 구성도이다.
도 8의 셀 어레이 회로는 복수개의 상부 서브 셀 어레이 SCA(00) ∼ SCA(0n), 복수개의 하부 서브 셀 어레이 SCA(10) ∼ SCA(1n), 메인 비트라인 센스앰프 MBL_SA 및 워드라인 구동부를 구비한다.
상부 서브 셀 어레이 SCA(00) ∼ SCA(0n)와 하부 서브 셀 어레이 SCA(10) ∼ SCA(1n)는 메인 비트라인 센스앰프 MBL_SA를 중심으로 상하 대칭되게 구비된다. 서브 셀 어레이 SCA(00) ∼ SCA(0n), SCA(10) ∼ SCA(1n)는 도 1과 같은 강유전체 메모리셀들이 서브 비트라인 SBL에 연결되어 데이터를 저장한다. 서브 비트라인 SBL은 각 서브 셀 어레이 SCA(00) ∼ SCA(0n), SCA(10) ∼ SCA(1n) 마다 구비되며, 메인 비트라인 MBL은 서브 셀 어레이 SCA(00) ∼ SCA(0n), SCA(10) ∼ SCA(1n)에 각각 공유된다. 각 서브 셀 어레이 SCA(00) ∼ SCA(0n), SCA(10) ∼ SCA(1n) 내에서 메인 비트라인 MBL은 서브 비트라인 SBL들과 일대일 또는 일대다 대응되어 셀 데이터에 따라 메인 비트라인 MBL의 센싱전압을 유도한다. 즉, 각 서브 셀 어레이 SCA(00) ∼ SCA(0n), SCA(10) ∼ SCA(1n)는 서브 비트라인 SBL에 인가된 셀 데이터에 따라 전원전압 VCC에 의해 메인 비트라인 MBL으로 인가되는 전류량이 조절되어 메인 비트라인 MBL에 센싱전압을 발생시키는 이중 비트라인 센싱 구조를 갖는다.
메인 비트라인 센스앰프 MBL_SA는 상부 서브 셀 어레이 SCA(00) ∼ SCA(0n)의 메인 비트라인(상부 메인 비트라인)과 이에 대칭되는 하부 서브 셀 어레이 SCA(10) ∼ SCA(1n)의 메인 비트라인(하부 메인 비트라인)에 공유되어 센싱신호 SEN에 따라 상·하부 메인 비트라인 MBL에 유도된 센싱전압을 증폭한다.
워드라인 구동부는 상부 서브 셀 어레이 SCA(00) ∼ SCA(0n)와 하부 서브 셀 어레이 SCA(10) ∼ SCA(1n)의 워드라인을 선택적으로 활성화시켜 셀 데이터의 리드/라이트를 제어한다.
도 9는 본 발명의 제 1 실시예에 따른 도 8의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타내는 회로도이다.
서브 비트라인 선택신호 SBSW1가 활성화되면 NMOS 트랜지스터 N1가 턴온 되어 메인 비트라인 MBL의 로드는 한개의 서브 비트라인 SBL 수준으로 부담된다. 또한, 서브 비트라인 풀다운 신호 SBPD가 활성화되면 NMOS 트랜지스터 N3가 턴온 되어 서브 비트라인 SBL은 접지전압 레벨로 풀다운된다.
서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL에 공급할 전원을 조정하는 신호이며, 서브 비트라인 선택신호 SBSW2는 서브 비트라인 SBL에 서브 비트라인 풀업 신호 SBPU가 인가되도록 조정하는 신호이다. 예컨대, 서브 비트라인 SBL에 높은 전압을 발생시키고자 하는 경우, 서브 비트라인 풀업 신호 SBPU로서 전원전압 VCC 보다 높은 전압이 공급되고 서브 비트라인 선택신호 SBSW2가 활성화된다. 서브 비트라인 선택신호 SBSW2의 활성화로 NMOS 트랜지스터 N2가 턴온 되면 서브 비트라인 SBL에 높은 전압의 서브 비트라인 풀업 신호 SBPU가 공급된다. 서브 비트라인 SBL과 워드라인들 WL<0> ∼ WL<n> 사이에는 PNPN 다이오드 스위치(10)를 갖는 셀들이 연결된다.
NMOS 트랜지스터 N4는 전원전압 VCC과 NMOS 트랜지스터 N5 사이에 연결되고 게이트로 메인 비트라인 풀업 신호 MBPU를 인가받는다. NMOS 트랜지스터 N5는 NMOS 트랜지스터 N4와 메인 비트라인 MBL 사이에 연결되고 게이트는 서브 비트라인 SBL과 연결된다. 메인 비트라인 풀업 신호 MBPU가 활성화시 NMOS 트랜지스터 N5는 서브 비트라인 SBL의 센싱전압에 따라 전원전압 VCC에 의해 메인 비트라인 MBL으로 공급되는 전류량을 조절한다. NMOS 트랜지스터 N5를 통해 메인 비트라인 MBL에 유입되는 전류량에 따라 메인 비트라인 MBL에 유도되는 데이터가 결정된다. 예컨대, 셀 데이터가 하이이면, 서브 비트라인 SBL에 높은 셀 전압이 인가되고, 이로인해 NMOS 트랜지스터 N5를 통해 흐르는 전류량이 많아져 메인 비트라인 MBL에 높은 센싱전압이 유도된다. 반대로, 셀 데이터가 로우이면, 서브 비트라인 SBL에 낮은 셀 전압이 인가되고, 이로인해 NMOS 트랜지스터 N5를 통해 흐르는 전류량이 적어져 메인 비트라인 MBL에 낮은 센싱전압이 유도된다. 이처럼, 셀 데이터에 따라 메인 비트라인 MBL에 유도되는 센싱전압의 레벨차를 이용하여 선택된 셀의 데이터를 센싱할 수 있게 된다.
이처럼, 셀 데이터에 의한 커런트 게인(gain)을 이용하여 메인 비트라인의 센싱전압을 유도함으로써, 프리차지 동안에 서브 비트라인 및 메인 비트라인의 전압 레벨을 로우 레벨(0V)로 유지시킬 수 있다. 따라서, 비트라인의 쇼트채널로 인해 프리차지 구간에서 전류가 누출되는 문제를 해결할 수 있다.
도 10은 도 9의 셀 어레이에서의 동작 파형을 나타내는 파형도이다.
워드라인 WL의 신호가 펌핑 레벨 VPP로 활성화되면, 셀 데이터가 서브 비트라인 SBL에 전달되어 서브 비트라인 SBL의 전압이 상승한다. 서브 비트라인 SBL의 전압 상승으로 NMOS 트랜지스터 N5가 온되어 메인 비트라인 MBL으로 전류가 유입되어 메인 비트라인 MBL에 센싱전압이 유도된다. 즉, 서브 비트라인 SBL의 전압 레벨에 따라 메인 비트라인 MBL에 유입되는 전류량이 조절됨으로써 서브 비트라인 SBL의 신호가 메인 비트라인 MBL로 전달된다. 이때, 메인 비트라인 MBL의 전압은 서브 비트라인 SBL 보다 NMOS 트랜지스터 N5의 문턱전압 Vtn 만큼 다운되어 전달된다. 그러나, 그 위상은 서브 비트라인 SBL과 동일하게 전달된다.
다음에, 센싱신호 SEN가 활성화되면, 메인 비트라인 MBL의 센싱전압은 메인 비트라인 센스앰프 MBL_SA에 의해 증폭된다.
도 11은 도 9의 서브 셀 어레이에서 라이트 모드 동작을 설명하기 위한 타이밍도이다.
t0, t1 구간에서, 워드라인 WL이 활성화되기 이전에 메인 비트라인 MBL과 서브 비트라인 SBL은 로우 레벨로 풀다운 된다. t1 구간에서 어드레스가 천이되고 라이트 인에이블 신호 /WE가 로오로 비활성화되면, 라이트 모드 액티브 상태가 된다. 이처럼, 워드라인 WL이 활성화되기 전에 메인 비트라인 MBL과 서브 비트라인 SBL이 로우 레벨로 유지됨으로써 비트라인 MBL, SBL 자체에 연결된 NMOS 트랜지스터들 또는 쇼트(short)로 인한 전류 누출을 막아 스탠바이(Standby) 전류를 줄일 수 있다.
t2 구간 진입시 서브 비트라인 풀다운 신호 SBPD가 로우 레벨로 천이된 후, t2 구간에서 워드라인 WL이 펌핑레벨 VPP 활성화되면 PN 다이오드(12)가 온되어 강유전체 캐패시터 FC에 저장된 셀 데이터가 서브 비트라인 SBL으로 인가된다. 메인 비트라인 풀업신호 MBPU가 하이로 활성화된 상태에서 셀 데이터가 서브 비트라인 SBL에 인가되면, NMOS 트랜지스터 N5가 온되어 전원전압 VCC으로부터 메인 비트라인 MBL으로 전류가 유입된다. 이에 따라, 메인 비트라인 MBL에 센싱전압이 유도된다.
워드라인 WL은 t3 구간까지 하이레벨로 유지된 후 t4 구간에서 접지전압 VSS 레벨로 천이된다. t4 구간에서, 서브 비트라인 풀다운 신호 SBPD가 다시 활성화되어 서브 비트라인 SBL이 풀다운된다. 그리고, 서브 비트라인 선택신호 SBSW2가 하이로 활성된다.
다음에, t5 구간에서 서브 비트라인 풀업신호 SBPU가 하이로 활성화된 후 서브 비트라인 선택신호 SBSW2가 펌핑되면 서브 비트라인 SBL에 하이 전압이 인가된다. 그리고, 워드라인 WL은 음의 전압 V(-)으로 천이된다. 이처럼, 서브 비트라인 SBL의 하이 전압과 워드라인 WL의 네거티브 트리거(Negative Trigger) 전압 V(-)에 의해 PNPN 다이오드(11)가 턴온되어 강유전체 캐패시터 FC에 하이 데이터가 기록된다. 이처럼, t5 구간에서 선택된 워드라인 WL에 연결된 모든 셀들에 외부 데이터와 상관없이 데이터 "1"이 기록되므로 이 구간을 히든(Hidden) "1" 라이트 구간이라 정의한다.
t6 구간에서, 라이트 인에이블 신호 /WE가 하이로 활성화되면 데이터 라이트가 수행된다. 서브 비트라인 선택신호 SBSW2은 로우로 천이된다. 그리고, 서브 비트라인 선택신호 SBSW1가 하이로 활성화되어 데이터 버스(미도시)를 통해 메인 비트라인 MBL에 전달된 라이트 데이터가 서브 비트라인 SBL으로 전달되어 셀에 라이트된다. 이때, 서브 비트라인 SBL의 데이터가 하이이면 t5 구간에 라이트 되었던 데이터(Hidden '1')가 그대로 유지되며, 서브 비트라인 SBL의 데이터가 로우이면 해당 셀에 로우 데이터가 라이트된다. 즉, t6 구간은 외부의 로우 데이터("0")가 셀에 라이트되는 구간이다. t6 구간에서 워드라인 WL은 펌핑레벨 VPP로 천이된 후 t7 구간에서 로우레벨로 천이된다.
도 12는 도 9의 서브 셀 어레이에서 리드 모드 동작을 설명하기 위한 타이밍도이다.
리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 VCC 레벨을 유지한다.
t0 ∼ t5 구간은 선택된 셀의 데이터를 센싱하여 출력하고 선택된 셀에 히든 데이터 "1" 을 기록하는 과정으로서 도 11에서의 t0 ∼ t5 구간과 동일하다.
t6 구간에서 서브 비트라인 선택신호 SBSW1가 활성화되면, 메인 비트라인 MBL에 유도된 리드 데이터가 서브 비트라인 SBL으로 전달되어 셀에 리스토어된다. 서브 비트라인 SBL의 데이터가 하이이면 t5 구간에 라이트 되었던 데이터가 그대로 유지되며, SBL의 데이터가 로우이면 해당 셀에 로우 데이터가 리스토어된다. 따라서, t6 구간은 내부에서 센싱 증폭된 데이터 "0"이 다시 셀에 라이트되는 리스토어 구간이 된다. 이때, 메인 비트라인 MBL의 전압 위상과 서브 비트라인 SBL의 전압 위상이 동일하므로, 종래 계층적 비트라인 구조에서와 같이 메인 비트라인 MBL의 전압 레벨을 반전시킬 필요없이 바로 서브 비트라인에 전달할 수 있다.
도 13은 본 발명의 제 2 실시예에 따른 도 8의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타내는 회로도이다.
도 13은 각 서브 셀 어레이에서 이웃하는 서브 비트라인들 SBL<n-1>, SBL<n>이 각각 메인 비트라인들 MBL<n-1>, MBL<n>과 일대일 대응되는 이중 비트라인 구조로 병렬 연결된 모습을 나타낸다. 이외의 각 구성요소들 N7 ∼ N15의 동작은 도 7의 대응되는 구성요소들의 동작과 동일하므로 이에 대한 설명은 생략한다.
도 14는 본 발명의 제 3 실시예에 따른 도 8의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타내는 회로도이다.
각 서브 셀 어레이 내에서 메인 비트라인 MBL은 도 13에서와 달리 메인 비트라인 MBL을 중심으로 좌우에 인접한 두 개의 서브 비트라인 SBL_L, SBL_R에 공유된다. 또한, 서브 셀 어레이에서 동일한 메인 비트라인 MBL에 대응되는 두 서브 비트라인 SBL_L, SBL_R에 연결된 셀들은 워드라인 WL<0> ∼ WL<n>을 공유하지 않는 형태(folded BL)를 갖는다.
서브 비트라인 선택신호 SBSW1_L 또는 SBSW1_R가 활성화되면 NMOS 트랜지스터 N16 또는 N21가 각각 턴온되어 메인 비트라인 MBL의 로드는 서브 비트라인 SBL_L 또는 SBL_R 수준으로 부담된다. 또한, 서브 비트라인 풀다운 신호 SBPD가 활성화되면 NMOS 트랜지스터 N18, N23가 턴온 되어 서브 비트라인 SBL_L, SBL_R은 접지전압 레벨로 풀다운된다. 서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL_L, SBL_R에 공급할 전원을 조정하는 신호이다. 그리고, 서브 비트라인 선택신호 SBSW2_L, SBSW2_R는 각각 NMOS 트랜지스터 N17, N22를 선택적으로 온/오프시켜 서브 비트라인 풀업 신호 SBPU 라인과 서브 비트라인 SBL_L, SBL_R 사이의 신호 흐름을 조정하는 신호이다.
본 발명에서는 두 개의 서브 비트라인 SBL_L, SBL_R이 하나의 메인 비트라인 MBL을 공유하므로, 서로 다른 서브 비트라인 선택신호들 SBSW1_L, SBSW1_R, SBSW2_L, SBSW2_R을 이용해 서브 비트라인 SBL_L, SBL_R을 구분하여 제어한다.
NMOS 트랜지스터 N19, N24는 각각 전원전압 VCC과 NMOS 트랜지스터 N20, N25 사이에 연결되고 게이트로 메인 비트라인 풀업 신호 MBPU를 인가받는다. NMOS 트랜지스터 N20, N25는 각각 NMOS 트랜지스터 N19, N24와 메인 비트라인 MBL 사이에 연결되고, 게이트는 각각 서브 비트라인 SBL_L, SBL_R과 연결된다. 메인 비트라인 풀업 신호 MBPU가 활성화시 NMOS 트랜지스터 N20, N25는 대응되는 서브 비트라인 SBL_L, SBL_R의 센싱전압에 따라 전원전압 VCC에 의해 메인 비트라인 MBL으로 공급되는 전류량을 조절하여 메인 비트라인 MBL의 센싱전압을 유도한다.
상술한 바와 같이 본 발명의 피엔피엔 체인 구조를 갖는 불휘발성 강유전체 셀 어레이 회로는 셀의 스위칭 소자로서 PNPN 다이오드 소자를 이용함으로써 셀 사이즈를 현저하게 줄일 수 있다. 또한, 본 발명의 피엔피엔 체인 구조를 갖는 불휘발성 강유전체 셀 어레이 회로는 셀 데이터에 따른 커런트 게인(gain)을 이용하여 메인 비트라인의 센싱전압을 유도하는 이중 비트라인 센싱 구조를 가지며, 특히 하나의 메인 비트라인에 복수개의 서브 비트라인들이 공통으로 대응되도록 함으로써 셀의 동작 특성을 향상시키고 쇼트 채널로 인한 문제를 극복할 수 있다.
도 1은 본 발명의 PNPN 다이오드 셀의 회로구성을 나타내는 회로도.
도 2는 도 1의 시리얼 PN 다이오드 스위치의 동작원리를 설명하기 위한 도면.
도 3은 도 1의 PNPN 다이오드 셀의 워드라인 전압 의존성을 설명하기 위한 도면.
도 4는 도 1의 PNPN 다이오드 셀의 비트라인 전압 의존성을 설명하기 위한 도면.
도 5는 본 발명에 따른 시리얼 PN 다이오드 체인 레이어의 구조를 보다 상세하게 나타내는 평면도.
도 6은 도 1의 PNPN 다이오드 셀의 단면 구성도.
도 7은 도 5의 시리얼 PN 다이오드 체인 레이어 위에 워드라인, 비트라인 및 강유전체 캐패시터가 형성된 모습을 나타내는 평면도.
도 8은 본 발명에 따른 셀 어레이 회로의 구성을 나타내는 구성도.
도 9는 본 발명의 제 1 실시예에 따른 도 8의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타내는 회로도.
도 10은 도 9의 셀 어레이에서의 동작 파형을 나타내는 파형도.
도 11은 도 9의 서브 셀 어레이에서 라이트 모드 동작을 설명하기 위한 타이밍도.
도 12는 도 9의 서브 셀 어레이에서 리드 모드 동작을 설명하기 위한 타이밍도.
도 13은 본 발명의 제 2 실시예에 따른 도 8의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타내는 회로도.
도 14는 본 발명의 제 3 실시예에 따른 도 8의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타내는 회로도.

Claims (5)

  1. 셀 데이터가 인가된 서브 비트라인의 센싱전압에 따라 전원전압으로부터 메인 비트라인으로 전달되는 전류량을 조절하여 상기 메인 비트라인의 센싱전압을 유도하는 이중 비트라인 센싱 구조를 갖는 복수개의 상부 서브 셀 어레이들과 복수개의 하부 서브 셀 어레이들;
    상기 복수개의 상부 서브 셀 어레이들과 상기 복수개의 하부 서브 셀 어레이들 사이에 위치하며, 센싱신호에 따라 상기 복수개의 상부 서브 셀 어레이들에 공유되는 상부 메인 비트라인과 상기 복수개의 하부 서브 셀 어레이들에 공유되는 하부 메인 비트라인의 센싱전압을 센싱하여 증폭하는 메인 비트라인 센스앰프; 및
    셀 데이터의 리드 및 라이트를 위해 상기 서브 셀 어레이들의 워드라인을 선택적으로 활성화시키는 워드라인 구동부를 구비하며,
    상기 서브 셀 어레이들은
    상기 셀 데이터를 저장하며 제 1 전극이 워드라인에 연결되는 강유전체 캐패시터;
    상기 강유전체 캐패시터의 제 2 전극과 상기 서브 비트라인 사이에 역방향으로 연결되며, 상기 서브 비트라인의 전압이 상기 제 2 전극의 전압보다 일정 레벨 크게 되면 온되는 PNPN 다이오드; 및
    상기 제 2 전극과 상기 서브 비트라인 사이에 순방향으로 연결되며, 상기 제 2 전극의 전압이 상기 서브 비트라인의 전압보다 일정 레벨 이상이 되면 온되는 PN 다이오드를 구비하는 피엔피엔 다이오드 특성을 이용한 불휘발성 강유전체 셀 어레이 회로.
  2. 제 1항에 있어서, 상기 서브 셀 어레이는
    하나의 상기 메인 비트라인을 중심으로 좌우에 이웃하는 복수개의 서브 비트라인들이 상기 하나의 메인 비트라인에 공통으로 대응되는 것을 특징으로 하는 피엔피엔 다이오드 특성을 이용한 불휘발성 강유전체 셀 어레이 회로.
  3. 제 1항 또는 제 2항에 있어서, 상기 메인 비트라인 및 상기 서브 비트라인은
    셀 데이터를 리드 또는 라이트 하기 위해 상기 워드라인이 활성화되기 전에는 접지전압 상태를 유지하는 것을 특징으로 하는 피엔피엔 다이오드 특성을 이용한 불휘발성 강유전체 셀 어레이 회로.
  4. 제 2항에 있어서, 상기 서브 셀 어레이는
    상기 메인 비트라인을 중심으로 이웃하는 복수개의 상기 서브 비트라인들에 연결된 셀들이 상기 워드라인을 공유하지 않는 폴디드(folded) 비트라인 구조를 갖는 것을 특징으로 하는 피엔피엔 다이오드 특성을 이용한 불휘발성 강유전체 셀 어레이 회로.
  5. 제 1항에 있어서, 상기 PNPN 다이오드 및 상기 PN 다이오드는
    체인 형태로 상기 PNPN 다이오드의 종단 N 단자와 상기 PN 다이오드의 P 단자가 접하도록 직렬 연결되며, 상기 PNPN 다이오드의 종단 N 단자와 상기 PN 다이오드의 P 단자는 동일한 콘택노드를 통해 상기 제 2 전극과 공통 연결되는 것을 특징으로 하는 피엔피엔 다이오드 특성을 이용한 불휘발성 강유전체 셀 어레이 회로.
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