CN111383701B - 一种otp的冗余纠错结构 - Google Patents

Abstract

本发明公开了一种OTP的冗余纠错结构，包括冗余存储阵列、地址译码模块和逻辑控制模块。冗余存储阵列分为存储已损坏存储单元地址的A空间和用于替换已损坏存储单元的B空间；地址译码模块用于将输入地址A<8:0>译码；逻辑控制模块用于比较输入地址和存储于A空间中的已损坏存储单元的地址，产生控制信号控制主存储阵列中出现损坏存储单元情况下的存储器读操作。本发明的冗余纠错结构，由于存储阵列出错率低，且有针对性的增加冗余存储空间，大大减少了芯片面积的浪费；直接替换已损坏存储单元，不用逻辑判决，可纠正所有存储数据类型的错误；利用寄存器实现冗余纠错，纠错速度快，效率高。

Description

一种OTP的冗余纠错结构

技术领域

本发明涉及存储器OTP的应用技术领域，具体为一种OTP的冗余纠错结构。

背景技术

存储器的核心是存储阵列。芯片在流片结束后，部分存储器中的存储单元会出现物理损坏。被物理损坏的存储单元无法被存储和读取正常的数据。存储单元的损坏降低了存储器的成品率，增加了生产成本。为了克服存储器中存储阵列可能出现的物理损坏，提出了冗余存储和冗余替换等结构。冗余存储即用两个或两个以上存储单元存储同一个数据。在读取数据时同时读出这几个存储单元的数据，然后对读出的几个数据进行逻辑判决，得到最终输出的数据。这样的结构浪费了一倍以上的存储空间的面积，且判决条件只能纠正存储“0”或者“1”的存储单元，不能将两种错误同时纠正，降低了纠错率。

发明内容

本发明的目的在于提供一种OTP的冗余纠错结构，以解决上述背景技术中提出的现有的存储阵列结构浪费了一倍以上的存储空间的面积，且判决条件只能纠正存储“0”或者“1”的存储单元，不能将两种错误同时纠正，降低了纠错率的问题。

为解决上述技术问题，本发明提供如下技术方案：一种OTP的冗余纠错结构，包括冗余存储阵列、地址译码模块和逻辑控制模块；所述冗余存储阵列分为存储已损坏存储单元地址的A空间和用于替换已损坏存储单元的B空间；所述地址译码模块用于将输入地址A<8:0>译码，同时在译码时加入冗余存储阵列地址；逻辑控制模块用于比较输入地址和存储于A空间中的已损坏存储单元的地址，产生控制信号控制主存储阵列中出现损坏存储单元情况下的存储器读操作。

优选的，所述冗余存储阵列分为16 bytes的B空间和16 bytes的A空间；所述地址译码模块包括4个译码器：译码器1、译码器2、译码器3、译码器4；逻辑控制模块包括4个RR寄存器：寄存器RR0、寄存器RR1、寄存器RR2、寄存器RR3，4个比较器：比较器0、比较器1、比较器2、比较器3，两个控制器：控制器0、控制器1，两个逻辑或门：或1、或2。译码器1的输出Z0<31:0>连接译码器4的输入；译码器2的输出Z1<3:0>连接译码器4的输入；译码器3的输出Z2<3:0>连接主存储阵列和冗余存储阵列；译码器4的输出Z3<127:0>连接主存储阵列，ZB0<3:0>连接B空间， ZB1<3:0>连接A空间；A空间中的其中4 bytes空间，分别连接四个对应的RR寄存器；寄存器RR0的输出连接比较器0的输入；寄存器RR1的输出连接比较器1的输入；寄存器RR2的输出连接比较器2的输入；寄存器RR3的输出连接比较器3的输入；4个比较器的输出A0<3:2>、A1<3:2>、A2<3:2>、A3<3:2>连接或1的输入，Flag0、Flag1、Flag2、Flag3连接或2的输入；或1的输出Flag连接控制器0和译码器3的输入；或2的输出A4<3:2>连接译码器3的输入；控制器0的输出S0连接译码器1的输入，B0连接译码器4的输入；控制器1的输出S1连接译码器1的输入，B1连接译码器4的输入。

优选的，所述冗余存储阵列和主存储阵列在同一存储阵列区域中。

优选的，所述冗余存储阵列由地址B0、B1、输入地址A<3:2>或A4<3:2>、输入地址A<1:0>指向每1 byte存储空间，1 byte具有8位位宽。

与现有技术相比，本发明的有益效果是：

本发明冗余纠错结构由于存储阵列出错率低，且有针对性的增加冗余存储空间，大大减少了芯片面积的浪费；直接替换已损坏存储单元，不用逻辑判决，可纠正所有存储数据类型的错误；利用寄存器实现冗余纠错，纠错速度快，效率高。

附图说明

图1为本发明的结构示意图。

具体实施方式

本发明实施例提供了一种OTP的冗余纠错结构。下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例

请参阅图1，本实施例提供了一种OTP的冗余纠错结构，包括冗余存储阵列、地址译码模块和逻辑控制模块。所述冗余存储阵列分为存储已损坏存储单元地址的A空间和用于替换已损坏存储单元的B空间；所述地址译码模块用于将输入地址A<8:0>译码，同时在译码时加入冗余存储阵列地址；逻辑控制模块用于比较输入地址和存储于A空间中的已损坏存储单元的地址，产生控制信号控制主存储阵列中出现损坏存储单元情况下的存储器读操作。

其中，冗余存储阵列和主存储阵列在同一存储阵列区域中。冗余存储阵列分为16bytes的B空间和16 bytes的A空间。地址译码模块包括4个译码器：译码器1、译码器2、译码器3、译码器4。逻辑控制模块包括4个RR寄存器：寄存器RR0、寄存器RR1、寄存器RR2、寄存器RR3；4个比较器：比较器0、比较器1、比较器2、比较器3；两个控制器：控制器0、控制器1；两个逻辑或门：或1、或2。译码器1的输出Z0<31:0>连接译码器4的输入。译码器2的输出Z1<3:0>连接译码器4的输入。译码器3的输出Z2<3:0>连接主存储阵列和冗余存储阵列。译码器4的输出Z3<127:0>连接主存储阵列，ZB0<3:0>连接B空间，ZB1<3:0>连接A空间。A空间中的其中4 bytes空间，分别连接四个对应的RR寄存器。寄存器RR0的输出连接比较器0的输入。寄存器RR1的输出连接比较器1的输入。寄存器RR2的输出连接比较器2的输入。寄存器RR3的输出连接比较器3的输入。4个比较器的输出A0<3:2>、A1<3:2>、A2<3:2>、A3<3:2>连接或1的输入，Flag0、Flag1、Flag2、Flag3连接或2的输入；或1的输出Flag连接控制器0和译码器3的输入；或2的输出A4<3:2>连接译码器3的输入；控制器0的输出S0连接译码器1的输入，B0连接译码器4的输入；控制器1的输出S1连接译码器1的输入，B1连接译码器4的输入。

参阅图1，冗余存储阵列地址B0、B1、输入地址A<3:2>或A4<3:2>、输入地址A<1:0>指向每1 byte存储空间，1 byte具有8位位宽。B空间用于替换主存储阵列中已损坏存储单元。当对已损坏存储单元读写时，转变成对B中对应空间进行读写。A空间用于存储已损坏单元的地址，在存储器上电后自动将所存储的地址读出至对应RR寄存器。RR寄存器内存储的数据需提前写入A空间。

地址译码模块运行时，译码器1将输入地址A<8:4>译码输出为Z0<31:0> 这32位数据；译码器2将输入地址A<1:0>译码输出为Z1<3:0>这 4位数据；译码器3在输入信号Flag为1时，将输入地址A4<3:2>译码输出为Z2<3:0>这 4位数据，在输入信号Flag为0时，将输入地址A<3:2>译码输出为Z2<3:0>这 4位数据；译码器4将译码器1输出的Z0<31:0>、译码器2输出的Z1<3:0>和冗余存储阵列地址B0、B1结合译码输出为Z3<127:0>、ZB0<3:0>、ZB1<3:0>这136位数据。译码器4译码得到的136位数据与译码器3译码得到的4位数据结合后的译码地址指向存储阵列中对应byte，其中Z3<127:0>与Z2<3:0>结合后的地址指向512 bytes主存储阵列空间，ZB0<3:0>与Z2<3:0>结合后的地址指向冗余存储阵列中的B空间，ZB1<3:0>与Z2<3:0>结合后的地址指向冗余存储阵列中的A空间。

逻辑控制模块的控制流程为：在存储器上电后，A空间中存储的地址自动读出至对应的RR寄存器中。 RR0共8位存储空间，RR0[2:0]存储对应出错存储单元地址A[4:2]，RR0[3]存储使能信号READ_EN0，当READ_EN0为1时，标志该寄存器里存储的内容是有效的纠错地址，当READ_EN0为0时，标志该寄存器内的存储值无效，RR0[7:4]存储对应出错存储单元地址A[8:5]。RR1共8位存储空间，RR1[2:0]存储对应出错存储单元地址A[4:2]，RR1[3]存储使能信号READ_EN1，当READ_EN1为1时，标志该寄存器里存储的内容是有效的出错存储单元的地址，当READ_EN1为0时，标志该寄存器内的存储值无效，RR1[7:4]存储对应出错存储单元地址A[8:5]。RR2共8位存储空间，RR2[2:0]存储对应出错存储单元地址A[4:2]，RR2[3]存储使能信号READ_EN2，当READ_EN2为1时，标志该寄存器里存储的内容是有效的出错存储单元的地址，当READ_EN2为0时，标志该寄存器内的存储值无效，RR2[7:4]存储对应出错存储单元地址A[8:5]。RR3共8位存储空间，RR3[2:0]存储对对应出错存储单元地址A[4:2]，RR3[3]存储使能信号READ_EN3，当READ_EN3为1时，标志该寄存器里存储的内容是有效出错存储单元的地址，当READ_EN3为0时，标志该寄存器内的存储值无效，RR3[7:4]存储对应出错存储单元地址A[8:5]。当READ_EN0为1和使能比较器的信号EN2为0时，比较器0将读操作的输入地址A<8:2>与RR0[7:4] 、RR0[2:0]进行比较，输出控制信号Flag0和A0<3:2>，若比较值相同，Flag0值为1，A0<3:2>为2’b 00，若比较值不同，Flag0值为0, A0<3:2>为2’b 00。当READ_EN1为1和使能比较器的信号EN2为0时，比较器1将读操作的输入地址A<8:2>与RR1[7:4] 、RR1[2:0]进行比较，输出控制信号Flag1和A1<3:2>，若比较值相同，Flag1值为1，A1<3:2>为2’b 01，若比较值不同，Flag1值为0，A1<3:2>为2’b 00。当READ_EN2为1和使能比较器的信号EN2为0时，比较器2将读操作的输入地址A<8:2>与RR2[7:4] 、RR2[2:0]进行比较，输出控制信号Flag2和A2<3:2>，若比较值相同，Flag2值为1，A2<3:2>为2’b 10，若比较值不同，Flag2值为0，A2<3:2>为2’b 00。当READ_EN3为1和使能比较器的信号EN2为0时，比较器3将读操作的输入地址A<8:2>与RR3[7:4] 、RR3[2:0]进行比较，输出控制信号Flag3和A3<3:2>，若比较值相同，Flag3值为1，A3<3:2>为2’b 11，若比较值不同，Flag3值为0，A3<3:2>为2’b 00。当Flag0、Flag1、Flag2、Flag3中有值为1时，或1将4个输入进行逻辑或，输出Flag为1，否则为0。当A0<3:2>、A1<3:2>、A2<3:2>、A3<3:2>中的值有不为 2’b 00时，或2将4个输入进行逻辑或，A4<3:2>输出为A0<3:2>、A1<3:2>、A2<3: 2>、A3<3:2>中不为2’b 00的值，否则为2’b 00。控制器0输入为Flag和EN0，若Flag为1或EN0为0，控制器0输出S0为1，S0信号输入译码器1中，使得Z0<31:0>置为32’b 0，输入地址A<8:4>信号被屏蔽，同时控制器0的输出信号B0为1，B空间地址被使能；若Flag为0和EN0为1，S0输出为0，对译码器1无影响，同时B0输出为0， B空间地址未选中，读写无法指向B空间。控制器1输入为EN1，若EN1为0，控制器1输出S1为1，S1信号输入译码器1中，使得Z0<31:0>置为32’b 0，输入地址A<8:4>信号被屏蔽，同时控制器1的输出B1为1，A空间地址被使能；若EN1为1，S1输出为0，对译码器1无影响，同时B1输出为0， A空间地址未选中，读写无法指向A空间。

本实施例中，忽略已损坏存储单元地址中的A<1:0>地址，剩余地址A<8:2>所对应的主存储阵列的4个bytes空间在冗余纠错时将同时被替换为B空间中A4<3:2>指向的4个bytes空间。16 bytes的B空间能替换4个4 bytes空间。当第一个已损坏存储单元地址A<8:2>写入A空间后，对损坏的单元地址读时，EN2置为0，对应比较器开始工作，译码器3对A4<3:2>译码，B0地址有效，地址最终指向B空间中A4<3:2>指向4 bytes空间，通过读操作的输入地址A<1:0>对地址对应的每1 byte空间进行读操作。当第二个已损坏存储单元地址A<8:2>写入A空间后，对损坏的单元地址读时，EN2置为0，对应比较器开始工作，译码器3对A4<3:2>译码，B0地址有效，地址最终指向B空间中A4<3:2>指向4 bytes空间，通过读操作的输入地址A<1:0>对地址对应的每1 byte空间进行读操作。当第三个已损坏存储单元地址A<8:2>写入A空间后，对损坏的单元地址读时，EN2置为0，对应比较器开始工作，译码器3对A4<3:2>译码，B0地址有效，地址最终指向B空间中A4<3:2>指向4 bytes空间，通过读操作的输入地址A<1:0>对地址对应的每1 byte空间进行读操作。当第四个已损坏存储单元地址A<8:2>写入A空间后，对损坏的单元地址读时，EN2置为0，对应比较器开始工作，译码器3对A4<3:2>译码，B0地址有效，地址最终指向B空间中A4<3:2>指向4 bytes空间，通过读操作的输入地址A<1:0>对地址对应的每1 byte空间进行读操作。

本实施例中，对应的主存储阵列存储空间为512 bytes。对于更大存储量需求的存储器，可扩充主存储阵列空间，方法是：将所述的具有高可靠性存储单元的OTP存储器中的冗余纠错结构和主存储阵列作为一个整体块，扩充N块，OTP的总存储空间是512*(N +1)bytes。

本实施例中冗余存储阵列，其中A空间有16 bytes，只存储了4个地址，用了4bytes空间，剩余12 bytes空间可用于存储配置OTP中其他功能模块的数据。这些数据会在上电后自动读出至相应模块，用于OTP内部功能控制。

本实施例在工作时，需确定存储器中已损坏存储单元的地址。在对主存储阵列进行正常读写前，将已损坏存储单元的地址A<8:2>写入A空间。由于忽略A<1:0>地址，同时替换4 bytes存储空间，所以若损坏的几个存储单元A<8:2>地址相同，则只需写入一个A<8:2>地址到A空间中。本发明的冗余纠错结构最多可替换4个4 bytes空间，在A中最多写入4个A<8:2>地址。由于本发明的冗余纠错结构所应用的OTP具有高可靠性的存储阵列，一般512bytes存储阵列物理损坏最多出现在4个A<8:2>地址中，所以16 bytes的B空间存储量合理。若本发明的冗余纠错结构应用于存储阵列出错率高于本发明应用的存储器，可适量增加B空间，同时增加存储纠错地址的RR寄存器数量。

确定已损坏存储单元的地址后，将相应地址写入A空间，如图1所示。A 空间内可自由选定4 bytes空间存储已损坏存储单元的地址。选定后的空间与对应的RR寄存器物理连接，以便存储器上电后数据自动读出至对应RR寄存器。

对A空间进行编程操作：EN2置为1，比较器不工作。EN0置为1，Flag初始信号为0，控制器0关闭，B0输出为0，B空间被屏蔽。EN1置为0，控制器1输出S1为1，屏蔽A<8:4>信号，阻止其译码，屏蔽主存储阵列空间。控制器1输出B1信号为1，A空间开启。输入地址A<3:0>正常译码，对应指向A 空间中的具体byte空间，此时A空间中可以将地址数据正常写入。需要注意的是，A空间中存储的数据在存储器每次上电后自动读出至对应RR寄存器，所以A 空间内写入的数据应与RR寄存器对应。例如为了使能纠错地址，读出至RR[3]中的数据应为1，所以在A空间中对应位置写入的数据应为1。

已损坏存储单元的地址写入A空间后，可对存储器进行正常编程。对正常单元进行编程后，将原需写入损坏存储单元地址A<8:2>对应的4 bytes空间内的数据写入对应的B空间中，具体是存储该损坏单元地址的RR寄存器使能工作后使得A4<3:2>译码指向的4 bytes空间，再由输入地址A<1:0>译码后指向每1 byte空间。

对B空间进行编程操作：EN2置为1，比较器不工作。EN1置为1，控制器1关闭，B1输出为0，A空间屏蔽。将EN0置为0，Flag初始信号为0，控制器0输出S0为1，屏蔽A<8:4>信号，阻止其译码，屏蔽主存储阵列空间。控制器0输出B0信号为1，B空间开启。A<3:0>正常译码，对应指向B 空间中的具体byte空间，此时可在B空间中将损坏存储单元原所需编程的数据正常写入。

存储器每次上电后，A空间中存储的数据自动读出至对应物理连接的RR寄存器中。当存储器对主存储空间进行读操作时，ENN0和ENN1均置高，EN2置低，Flag上电复位后值为0，控制器0和1不工作。若4个RR寄存器内存储的RR[3]有为1的数据，即RR寄存器内存有有效的已损坏存储单元的地址，同时EN2置低，对应比较器开始工作，存有有效数据的寄存器内的地址与读操作输入的地址进行比较。若输入地址A<8:2>与RR寄存器内存储地址不一致，Flag信号输出为0，对主存储阵列进行正常的读操作。若输入地址A<8:2>与RR寄存器内存储地址一致，Flag信号输出为1，控制器0输出S0信号为1，屏蔽A<8:4>信号，阻止其译码，屏蔽主存储阵列空间。控制器0输出B0信号为1，B空间开启。由于每次读只输入一个地址，所以4个比较器最多有一个输入会与读输入地址相同，即最多有一个比较器的输出非0。若比较器0输出Flag0为1，A0<3:2>为2’b 00，，则Flag输出为1，A4<3:2>输出为2’b 00，译码器3对A4<3:2>进行译码；若比较器1输出Flag1为1，A1<3:2>为2’b 01，则Flag输出为1，A4<3:2>输出为2’b 01，译码器3对A4<3:2>进行译码；若比较器2输出Flag2为1，A2<3:2>为2’b 10，则Flag输出为1，A4<3:2>输出为2’b10，译码器3对A4<3:2>进行译码；若比较器3输出Flag3为1，A3<3:2>为2’b 11，则Flag输出为1，A4<3:2>输出为2’b 11，译码器3对A4<3:2>进行译码。A4<3:2>与输入地址A<1:0>一起指向B空间中具体的的byte，将其存储数据读出，完成冗余纠错读操作。若RR寄存器内无有效地址或EN2不置低，则比较器不工作，读操作仍然对主存储阵列正常操作。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (3)

1.一种OTP的冗余纠错结构，其特征在于：包括冗余存储阵列、地址译码模块和逻辑控制模块；所述冗余存储阵列分为存储已损坏存储单元地址的A空间和用于替换已损坏存储单元的B空间；所述地址译码模块用于将输入地址A<8:0>译码，同时在译码时加入冗余存储阵列地址；逻辑控制模块用于比较输入地址和存储于A空间中的已损坏存储单元的地址，产生控制信号控制主存储阵列中出现损坏存储单元情况下的存储器读操作；所述冗余存储阵列分为16 bytes的B空间和16 bytes的A空间；所述地址译码模块包括4个译码器：译码器1、译码器2、译码器3、译码器4；逻辑控制模块包括4个RR寄存器：寄存器RR0、寄存器RR1、寄存器RR2、寄存器RR3，4个比较器：比较器0、比较器1、比较器2、比较器3；两个控制器：控制器0、控制器1；两个逻辑或门：或1、或2；译码器1的输出Z0<31:0>连接译码器4的输入；译码器2的输出Z1<3:0>连接译码器4的输入；译码器3的输出Z2<3:0>连接主存储阵列和冗余存储阵列；译码器4的输出Z3<127:0>连接主存储阵列，ZB0<3:0>连接B空间，ZB1<3:0>连接A空间；A空间中的其中4 bytes空间，分别连接四个对应的RR寄存器；寄存器RR0的输出连接比较器0的输入；寄存器RR1的输出连接比较器1的输入；寄存器RR2的输出连接比较器2的输入；寄存器RR3的输出连接比较器3的输入；4个比较器的输出A0<3:2>、A1<3:2>、A2<3:2>、A3<3:2>连接或2的输入，Flag0、Flag1、Flag2、Flag3连接或1的输入；或1的输出Flag连接控制器0和译码器3的输入；或2的输出A4<3:2>连接译码器3的输入；控制器0的输出S0连接译码器1的输入，B0连接译码器4的输入；控制器1的输出S1连接译码器1的输入，B1连接译码器4的输入。

2.根据权利要求1所述的一种OTP的冗余纠错结构，其特征在于：所述冗余存储阵列和主存储阵列在同一存储阵列区域中。

3.根据权利要求1所述的一种OTP的冗余纠错结构，其特征在于：所述冗余存储阵列由地址B0、B1、输入地址A<3:2>或A4<3:2>、输入地址A<1:0>指向每1 byte存储空间，1 byte具有8位位宽。