JPS62150583A - スタテイツク型ｒａｍの連続書込方式 - Google Patents
スタテイツク型ｒａｍの連続書込方式Info
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- JPS62150583A JPS62150583A JP60290546A JP29054685A JPS62150583A JP S62150583 A JPS62150583 A JP S62150583A JP 60290546 A JP60290546 A JP 60290546A JP 29054685 A JP29054685 A JP 29054685A JP S62150583 A JPS62150583 A JP S62150583A
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- Japan
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- signal
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、スタティック型ＲＡＭ （ランダム・アク
セス・メモリ）に関するもので、たとえば、ＣＭＯ３（
相補型ＭＯ３）スタティック型ＲＡＭの連続書込みに利
用して有効な技術に関するものである。
セス・メモリ）に関するもので、たとえば、ＣＭＯ３（
相補型ＭＯ３）スタティック型ＲＡＭの連続書込みに利
用して有効な技術に関するものである。
スタティック型ＲＡＭのような半導体記憶装置は、通常
１ビツト、４ビツトあるいは８ビツトといった比較的少
ないビット単位でその読み出し、書込み動作が行われる
。したがって、メモリの初期設定すなわちリセットは外
部から全アドレスを順番に指定し、初期値“０”を書込
む方法が行われる（ＲＡＭの初期設定に関しては、たと
えば特開昭５９−１２４０９４号公報参照）。しかし、
半導体技術の進展に伴うＲＡＭの大記憶容量化にともな
い、メモリの全アドレスを指定して初期設定を行うのに
膨大なメモリサイクル数と面倒なメモリ制御を必要とす
るようになった。
１ビツト、４ビツトあるいは８ビツトといった比較的少
ないビット単位でその読み出し、書込み動作が行われる
。したがって、メモリの初期設定すなわちリセットは外
部から全アドレスを順番に指定し、初期値“０”を書込
む方法が行われる（ＲＡＭの初期設定に関しては、たと
えば特開昭５９−１２４０９４号公報参照）。しかし、
半導体技術の進展に伴うＲＡＭの大記憶容量化にともな
い、メモリの全アドレスを指定して初期設定を行うのに
膨大なメモリサイクル数と面倒なメモリ制御を必要とす
るようになった。
この発明の目的は、スタティック型ＲＡＭの同一データ
の多重書き込みや初期設定を行うための高速連続書込み
方式を提供することにある。
の多重書き込みや初期設定を行うための高速連続書込み
方式を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、プリチャージ方式のアドレスデコーダを含む
スタティック型ＲＡＭにおいて、一回のメモリ書込み期
間中に、複数あるいは全ワード線に関するアドレスにつ
いて外部アドレス信号を変化させることで、高速にて連
続書込みを行うものである。
スタティック型ＲＡＭにおいて、一回のメモリ書込み期
間中に、複数あるいは全ワード線に関するアドレスにつ
いて外部アドレス信号を変化させることで、高速にて連
続書込みを行うものである。
第２図には、この発明に用いられるスタティック型ＲＡ
Ｍの回路図が示されている。同図の各回路素子は、公知
のＣＭＯ５ｓＭ回路の製造技術によって、１個の単結晶
シリコンのような半導体基板上において形成される。同
図において、チャネル（バックゲート）部に矢印が付加
されたＭＯＳＦＥＴはＰチャンネル型であって、上記矢
印の付加されないＮチャンネルＭＯＳＦＥＴと区別され
る。
Ｍの回路図が示されている。同図の各回路素子は、公知
のＣＭＯ５ｓＭ回路の製造技術によって、１個の単結晶
シリコンのような半導体基板上において形成される。同
図において、チャネル（バックゲート）部に矢印が付加
されたＭＯＳＦＥＴはＰチャンネル型であって、上記矢
印の付加されないＮチャンネルＭＯＳＦＥＴと区別され
る。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域およびソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。ＮチャンネルＭＯＳＦＥＴは、上記半
導体基板表面に形成されたＰ型ウェル領域に形成される
。これによって、半導体基板は、その上に形成された複
数のＰチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構
成する。Ｐ型ウェル領域は、その上に形成されたＮチャ
ンネルＭＯＳ Ｆ ＥＴの基体ゲートを構成する。なお
、メモリセルを構成するＭＯＳＦＥＴをウェル領域に形
成する構成は、α線等によって引き起こされる記憶情報
の誤った反転を防止する上で効果的である。
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域およびソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。ＮチャンネルＭＯＳＦＥＴは、上記半
導体基板表面に形成されたＰ型ウェル領域に形成される
。これによって、半導体基板は、その上に形成された複
数のＰチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構
成する。Ｐ型ウェル領域は、その上に形成されたＮチャ
ンネルＭＯＳ Ｆ ＥＴの基体ゲートを構成する。なお
、メモリセルを構成するＭＯＳＦＥＴをウェル領域に形
成する構成は、α線等によって引き起こされる記憶情報
の誤った反転を防止する上で効果的である。
第２図において、メモリアレイＭ−ＡＲＹは、代表とし
て例示的に示されているマトリックス配置された複数の
メモリセルＭＣ，ワード線ＷＯないしＷｎおよび相補デ
ータ線対Ｄｏ、ＤＯないしＤｍ、Ｄｍから構成されてい
る。
て例示的に示されているマトリックス配置された複数の
メモリセルＭＣ，ワード線ＷＯないしＷｎおよび相補デ
ータ線対Ｄｏ、ＤＯないしＤｍ、Ｄｍから構成されてい
る。
メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として示されているように
、ＮチャンネルＭＯ３ＦＥＴＱＩとＰチャンネルＭＯ５
ＦＥＴＱ５及びＮチャンネルＭＯＳＦＥＴＱ２とＰチャ
７ネルＭＯ８ＦＥＴＱ６からなる一対のＣＭＯＳインバ
ータ回路の入力と出力とが互いに交差結線されて構成さ
れたフリップフロップ回路を含んでいる。上記フリップ
フロップ回路の一対の入出力ノードｂ、ａと相補データ
線対ＤＯ，Ｄｏとの間にＮチャンネル型の伝送ゲートＭ
Ｏ５ＦＥＴＱ３．Ｑ４が設けられる。
その１つの具体的回路が代表として示されているように
、ＮチャンネルＭＯ３ＦＥＴＱＩとＰチャンネルＭＯ５
ＦＥＴＱ５及びＮチャンネルＭＯＳＦＥＴＱ２とＰチャ
７ネルＭＯ８ＦＥＴＱ６からなる一対のＣＭＯＳインバ
ータ回路の入力と出力とが互いに交差結線されて構成さ
れたフリップフロップ回路を含んでいる。上記フリップ
フロップ回路の一対の入出力ノードｂ、ａと相補データ
線対ＤＯ，Ｄｏとの間にＮチャンネル型の伝送ゲートＭ
Ｏ５ＦＥＴＱ３．Ｑ４が設けられる。
同じ行に縮重されたメモリセルの伝送ゲー）ＭＯＳＦＥ
ＴＱ３．Ｑ４等のゲートは、それぞれ例示的に示された
対応するワード線ＷＯ〜Ｗｎ等に共通に接続され、同じ
列に配置されたメモリセルの入出力端子は、それぞれ例
示的に示された対応する一対の相補データ線（ビット線
又はディジット！りＤＯ，ＤＯおよびＬ） ｆｎ、 Ｌ
Ｊ ｍ＊ＬｍｍＥ レ−Ｃいる。 同図において、各相
補データ線対ＤＯ。
ＴＱ３．Ｑ４等のゲートは、それぞれ例示的に示された
対応するワード線ＷＯ〜Ｗｎ等に共通に接続され、同じ
列に配置されたメモリセルの入出力端子は、それぞれ例
示的に示された対応する一対の相補データ線（ビット線
又はディジット！りＤＯ，ＤＯおよびＬ） ｆｎ、 Ｌ
Ｊ ｍ＊ＬｍｍＥ レ−Ｃいる。 同図において、各相
補データ線対ＤＯ。
■およびＤｍ、Ｄｍと電源電圧Ｖｃｃとの間には、特に
制限されないが、そのゲートに定常的に電源電圧Ｖｃｃ
が供給されることによって抵抗素子として作用するＮチ
ャンネル型の負荷ＭＯ３ＦＥＴＱ７〜ＱＩＯが設けられ
る。
制限されないが、そのゲートに定常的に電源電圧Ｖｃｃ
が供給されることによって抵抗素子として作用するＮチ
ャンネル型の負荷ＭＯ３ＦＥＴＱ７〜ＱＩＯが設けられ
る。
同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
ＤＣＲで形成された出力信号によって選択される。この
ことは、他のワード線Ｗｎについても同様である。
ＤＣＲで形成された出力信号によって選択される。この
ことは、他のワード線Ｗｎについても同様である。
上記ＸアドレスデコーダＸＤＣＲの入力端子には、複数
ビットからなる外部アドレス信号ＡＸ（図示しない適当
な回路装置から出力されたアドレス信号）を受けるＸア
ドレスバッファＸＡＤＢによって形成された内部相補ア
ドレス信号ａｘが所定の組合せをもって印加される。
ビットからなる外部アドレス信号ＡＸ（図示しない適当
な回路装置から出力されたアドレス信号）を受けるＸア
ドレスバッファＸＡＤＢによって形成された内部相補ア
ドレス信号ａｘが所定の組合せをもって印加される。
上記メモリアレイにおける一対の相補データ線ＤＯ，Ｄ
ｏおよび［）ｍ、ｐｍは、特に制限されないが、それぞ
れデータ線選択のためのＮチャンネル型の伝送ゲートＭ
Ｏ３ＦＥＴＱＩ ２．Ｑｌ ３およびＱ１４．Ｑ１５か
ら構成されたカラムスイッチ回路を介してコモン相補デ
ータ線対ＣＤ、ＣＤに接続される。このコモン相補デー
タ線対ＣＤ。
ｏおよび［）ｍ、ｐｍは、特に制限されないが、それぞ
れデータ線選択のためのＮチャンネル型の伝送ゲートＭ
Ｏ３ＦＥＴＱＩ ２．Ｑｌ ３およびＱ１４．Ｑ１５か
ら構成されたカラムスイッチ回路を介してコモン相補デ
ータ線対ＣＤ、ＣＤに接続される。このコモン相補デー
タ線対ＣＤ。
τ吊には、読み出し回路ＲＡの入力端子と、書込み回路
ＷＡの出力端子が接続される。上記読み出し回路ＲＡは
、データ出力端子Ｄｏｕｔに読み出し信号を送出し、書
込み回路ＷＡの入力端子は、データ入力端子Ｄｉｎから
供給される書込みデータ信号を受ける。
ＷＡの出力端子が接続される。上記読み出し回路ＲＡは
、データ出力端子Ｄｏｕｔに読み出し信号を送出し、書
込み回路ＷＡの入力端子は、データ入力端子Ｄｉｎから
供給される書込みデータ信号を受ける。
読み出し回路ＲＡは、センスアンプを含んでおり高感度
のセンス動作を行う。上記読み出し回路ＲＡは、タイミ
ング制御回路ＴＣから供給される代表的な制御信号ＤＯ
Ｃによってその動作が制御される。読み出し回路ＲＡは
、それが動作状態にされているときにコモン相補データ
線対ＣＤおよびＣＤに供給されるデータ信号を差動増幅
し、増幅したデータ信号をデータ出力端子Ｄｏｕｔに出
力する。読み出し回路ＲＡは、それが非動作状態にされ
ている時に、その出力端子を高インピーダンス状態もし
くはフローティング状態にする。
のセンス動作を行う。上記読み出し回路ＲＡは、タイミ
ング制御回路ＴＣから供給される代表的な制御信号ＤＯ
Ｃによってその動作が制御される。読み出し回路ＲＡは
、それが動作状態にされているときにコモン相補データ
線対ＣＤおよびＣＤに供給されるデータ信号を差動増幅
し、増幅したデータ信号をデータ出力端子Ｄｏｕｔに出
力する。読み出し回路ＲＡは、それが非動作状態にされ
ている時に、その出力端子を高インピーダンス状態もし
くはフローティング状態にする。
書き込み回路ＷＡは、代表的な制御信号ＤＩＣによって
その動作が制御され、動作状態にされているときにデー
タ入力端子Ｄｉｎに供給されている入力データと対応す
る相補データ信号をコモン相補データ線対ＣＤ、ＣＤに
出力する。書き込み回路ＷＡは、それが非動作状態にさ
れているときにその一対の出力端子を高インピーダンス
状態もしくはフローティング状態にする。
その動作が制御され、動作状態にされているときにデー
タ入力端子Ｄｉｎに供給されている入力データと対応す
る相補データ信号をコモン相補データ線対ＣＤ、ＣＤに
出力する。書き込み回路ＷＡは、それが非動作状態にさ
れているときにその一対の出力端子を高インピーダンス
状態もしくはフローティング状態にする。
上記カラムスイッチ回路を構成するＭＯ３ＦＥＴＱ１２
．Ｑ１３およびＱ１４．Ｑ１５のゲートには、それぞれ
ＹアドレスデコーダＹＤＣＲによって形成される選択信
号ＹＯ，Ｙｍが供給される。
．Ｑ１３およびＱ１４．Ｑ１５のゲートには、それぞれ
ＹアドレスデコーダＹＤＣＲによって形成される選択信
号ＹＯ，Ｙｍが供給される。
このＹアドレスデコーダＹＤＣＲには、複数ピントから
なる外部アドレス信号ＡＹ（図示しない適当な回路装置
から出力されたアドレス信号）を受けるアドレスバッフ
ァＡＤＢによって形成された内部相補アドレス信号ａｙ
が所定の組合せをもって印加される。
なる外部アドレス信号ＡＹ（図示しない適当な回路装置
から出力されたアドレス信号）を受けるアドレスバッフ
ァＡＤＢによって形成された内部相補アドレス信号ａｙ
が所定の組合せをもって印加される。
タイミング制御回路ＴＣは、外部供給されるチップセレ
クト信号ＧＥおよびライトイネーブル信号ＷＥを受けて
、上記内部制御タイミング信号ＤＱＣ，ＤＩＣおよびφ
ＣＥ等を形成する。
クト信号ＧＥおよびライトイネーブル信号ＷＥを受けて
、上記内部制御タイミング信号ＤＱＣ，ＤＩＣおよびφ
ＣＥ等を形成する。
第１図には、上記Ｘアドレスデコーダに用いられる単位
回路の一例が示されている。図において、Ｐチャンネル
型プリチャージＭＯ３ＦＥＴＱ２１はＮチャンネル型デ
ィスチャージＭＯＳＦＥＴＱ２２に直列に接続される。
回路の一例が示されている。図において、Ｐチャンネル
型プリチャージＭＯ３ＦＥＴＱ２１はＮチャンネル型デ
ィスチャージＭＯＳＦＥＴＱ２２に直列に接続される。
さらに、そのゲートに内部相補アドレス信号ａｘＱ〜ａ
ｘｉが適当に組み合わされて入力された直列形態のＭＯ
３ＦＥＴＱ３０〜Ｑ３ｉと接続され、内部アドレス信号
に対するＮＡＮＤゲートを構成する。プリチャージＭＯ
３ＦＥＴＱ２１はタイミング信号φＣＥがローレベルの
時オン状態となり、浮遊キャパシタＣｓは電源電圧ＶＣ
Ｃレベルにチャージされる。一方、タイミング信号φＣ
εがハイレベルになるとディスチャージＭＯＳＦＥＴＱ
２２がオン状態となり、内部アドレス信号ａｘＯ−ａｘ
ｉがすべてハイレベルの条件でＭｏ５ＦＥＴＱ３０〜Ｑ
３１がすべてオン状態となることで浮遊キャパシタＣｓ
のチャージ電荷を放電する。ＰチャンネルＭＯＳＦＥＴ
Ｑ２３とＮチャンネルＭＯ３ＦＥＴＱ２４は一対のＣＭ
ＯＳインバータ回路を構成し、浮遊キャパシタＣｓの電
位がローレベルであればＭ ＯＳ ＦＥＴＱ２３がオン
状態となり、ワード線Ｖ／ ｉをハイレベルとして選択
状態とする。浮遊キ中パシタＣｓの電位がハイレベルの
時はＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ２４がオン状態となり
、ワード線Ｗｉはローレベルの非選択状態となる。タイ
ミング信号φＣＥは、外部供給されるチップセレクト信
号ＧＥに従ってタイミング制御回路ＴＣで形成されるタ
イミング信号であり、チップセレクト信号σ百がローレ
ベルすなわちメモリが動作状態になった時、ハイレベル
となる。
ｘｉが適当に組み合わされて入力された直列形態のＭＯ
３ＦＥＴＱ３０〜Ｑ３ｉと接続され、内部アドレス信号
に対するＮＡＮＤゲートを構成する。プリチャージＭＯ
３ＦＥＴＱ２１はタイミング信号φＣＥがローレベルの
時オン状態となり、浮遊キャパシタＣｓは電源電圧ＶＣ
Ｃレベルにチャージされる。一方、タイミング信号φＣ
εがハイレベルになるとディスチャージＭＯＳＦＥＴＱ
２２がオン状態となり、内部アドレス信号ａｘＯ−ａｘ
ｉがすべてハイレベルの条件でＭｏ５ＦＥＴＱ３０〜Ｑ
３１がすべてオン状態となることで浮遊キャパシタＣｓ
のチャージ電荷を放電する。ＰチャンネルＭＯＳＦＥＴ
Ｑ２３とＮチャンネルＭＯ３ＦＥＴＱ２４は一対のＣＭ
ＯＳインバータ回路を構成し、浮遊キャパシタＣｓの電
位がローレベルであればＭ ＯＳ ＦＥＴＱ２３がオン
状態となり、ワード線Ｖ／ ｉをハイレベルとして選択
状態とする。浮遊キ中パシタＣｓの電位がハイレベルの
時はＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ２４がオン状態となり
、ワード線Ｗｉはローレベルの非選択状態となる。タイ
ミング信号φＣＥは、外部供給されるチップセレクト信
号ＧＥに従ってタイミング制御回路ＴＣで形成されるタ
イミング信号であり、チップセレクト信号σ百がローレ
ベルすなわちメモリが動作状態になった時、ハイレベル
となる。
第３図には、第２図のスタティック型ＲＡＭの通常動作
におけるタイミング図、また第４図には、連続書き込み
動作におけるタイミング図が示されている。
におけるタイミング図、また第４図には、連続書き込み
動作におけるタイミング図が示されている。
第３図において、通常のメモリ書き込み動作においては
、まず外部アドレス信号ＡＸおよびＡＹが入力され、ラ
イトイネーブル信号ＷＥがローレベルとされた後、チッ
プセレクト信号ＧＥがローレベルとなる。従来の通常の
メモリ書き込み動作においては、外部アドレス信号ＡＸ
およびＡＹで指定された一つのアドレスしか選択されな
いように、外部アドレス信号ＡＸおよびＡＹはチップセ
レクト信号ＣＥがローレベルの時間以外にアドレスセッ
トアンプタイムｔａＳおよびアドレスホールドタイムｔ
ａｂの時間だけ一定に保たれなければならない。またＸ
アドレスデコーダの浮遊キャパシタＣｓのプリチャージ
のため、プリチャージタイムｔｐ−の間チップセレクト
信号ＣＥをハイレベルに保つ必要がある。
、まず外部アドレス信号ＡＸおよびＡＹが入力され、ラ
イトイネーブル信号ＷＥがローレベルとされた後、チッ
プセレクト信号ＧＥがローレベルとなる。従来の通常の
メモリ書き込み動作においては、外部アドレス信号ＡＸ
およびＡＹで指定された一つのアドレスしか選択されな
いように、外部アドレス信号ＡＸおよびＡＹはチップセ
レクト信号ＣＥがローレベルの時間以外にアドレスセッ
トアンプタイムｔａＳおよびアドレスホールドタイムｔ
ａｂの時間だけ一定に保たれなければならない。またＸ
アドレスデコーダの浮遊キャパシタＣｓのプリチャージ
のため、プリチャージタイムｔｐ−の間チップセレクト
信号ＣＥをハイレベルに保つ必要がある。
これに対して、本発明による連続書き込みの場合、第４
図に示すように、チップセレクト信号ＣＥをローレベル
としたまま外部Ｘアドレス信号ＡＸを変化させることに
より、内部アドレス信号１ｘＯ〜ａｘｉが次々に変化し
て、それに応じて該当するアドレスのワード線の直列Ｍ
ＯＳＦＥＴが全てオン状態となる条件が成立し、浮遊キ
ャパシタＣｓの電荷が次々に放電される。これにより、
複数のワード線が次々に多重選択状態となる。このよう
にして、外部Ｘアドレス信号ＡＸを全Ｘアドレスについ
て一巡して指定すると、全ワード線が選択状態となり、
Ｙアドレスで措定されたデータ線に関する全アドレスに
、同一データの書き込みが行われる。この方法ではワー
ド線の多重選択を利用しているため、Ｘアドレスを切り
換える毎にアドレスセットアツプタイムｔａｓｓアドレ
スホールドタイムｔａｂあるいはプリチャージタイムｔ
ｐｗを確保する必要はないので、ＩＸアドレスあたり少
なくとも（ｔａｓ＋ｔａ１１）またはｔｐｗの時間だけ
短縮できる。実際には、連続書き込み動作時のサイクル
タイムは、Ｘアドレス信号ＡＸが変化してから浮遊キャ
パシタＣｓが放電するまでの遅延時間以上あればよい、
さらに、一旦全ワード線が多重選択されてしまえば、他
のデータ線についてはＹアドレスを変えるだけで、全Ｘ
アドレス数の単位で同時に、同一データの書き込みを行
なうこともできる。
図に示すように、チップセレクト信号ＣＥをローレベル
としたまま外部Ｘアドレス信号ＡＸを変化させることに
より、内部アドレス信号１ｘＯ〜ａｘｉが次々に変化し
て、それに応じて該当するアドレスのワード線の直列Ｍ
ＯＳＦＥＴが全てオン状態となる条件が成立し、浮遊キ
ャパシタＣｓの電荷が次々に放電される。これにより、
複数のワード線が次々に多重選択状態となる。このよう
にして、外部Ｘアドレス信号ＡＸを全Ｘアドレスについ
て一巡して指定すると、全ワード線が選択状態となり、
Ｙアドレスで措定されたデータ線に関する全アドレスに
、同一データの書き込みが行われる。この方法ではワー
ド線の多重選択を利用しているため、Ｘアドレスを切り
換える毎にアドレスセットアツプタイムｔａｓｓアドレ
スホールドタイムｔａｂあるいはプリチャージタイムｔ
ｐｗを確保する必要はないので、ＩＸアドレスあたり少
なくとも（ｔａｓ＋ｔａ１１）またはｔｐｗの時間だけ
短縮できる。実際には、連続書き込み動作時のサイクル
タイムは、Ｘアドレス信号ＡＸが変化してから浮遊キャ
パシタＣｓが放電するまでの遅延時間以上あればよい、
さらに、一旦全ワード線が多重選択されてしまえば、他
のデータ線についてはＹアドレスを変えるだけで、全Ｘ
アドレス数の単位で同時に、同一データの書き込みを行
なうこともできる。
（１）プリチャージ用ＭＯ３ＦＥＴとディスチャー、ジ
用ＭＯ３ＦＥＴおよび内部アドレス信号を受ける直列接
続されたＭＯＳ Ｆ ＥＴを含むアドレスデコーダを具
備するスタティック型ＲＡＭにおいて、一回のメモリ書
き込み期間中に外部アドレス信号を変化させることによ
り多重書き込みを行うことで、メモリの回路構成に影響
を与えることなく、高速な連続書き込みが実現できると
いう効果が得られる。
用ＭＯ３ＦＥＴおよび内部アドレス信号を受ける直列接
続されたＭＯＳ Ｆ ＥＴを含むアドレスデコーダを具
備するスタティック型ＲＡＭにおいて、一回のメモリ書
き込み期間中に外部アドレス信号を変化させることによ
り多重書き込みを行うことで、メモリの回路構成に影響
を与えることなく、高速な連続書き込みが実現できると
いう効果が得られる。
（２）上記連続書き込み動作は、複数アドレスに対する
書き込みが外部アドレス信号の変化に応じて時間的にズ
して行われるため、書き込み用増幅回路ＷＡに対する出
力負担が増大せず、メモリ周辺回路の構成にも影響を与
えないという効果が得られる。
書き込みが外部アドレス信号の変化に応じて時間的にズ
して行われるため、書き込み用増幅回路ＷＡに対する出
力負担が増大せず、メモリ周辺回路の構成にも影響を与
えないという効果が得られる。
（３）上記連続書き込み動作を一つのデータ線について
行えば、次のデータ線からは外部Ｙアドレス信号を順次
変化させるだけで、全Ｘアドレス数単位で順次に同時書
き込みが行われるため、ＲＡＭの全アドレスへの同一デ
ータ書き込みまたはオールリセットが高速に実現できる
という効果が得られる。
行えば、次のデータ線からは外部Ｙアドレス信号を順次
変化させるだけで、全Ｘアドレス数単位で順次に同時書
き込みが行われるため、ＲＡＭの全アドレスへの同一デ
ータ書き込みまたはオールリセットが高速に実現できる
という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、たとえば、実施例にお
ける連続書込み動作は、Ｙアドレスを固定してＸアドレ
スを変化させるものであったが、Ｘアドレスを固定して
Ｙアドレスを変化させ、データ線を多重選択させて連続
書込みを行うものであってもよい、また、タイミング信
号φＣεはチップセレクト信号ＣＥによる連続信号では
な（、アドレス変化に同期したクロック信号で制御され
たものとし、アドレス変化の過渡時、アドレス選択を禁
止するものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、たとえば、実施例にお
ける連続書込み動作は、Ｙアドレスを固定してＸアドレ
スを変化させるものであったが、Ｘアドレスを固定して
Ｙアドレスを変化させ、データ線を多重選択させて連続
書込みを行うものであってもよい、また、タイミング信
号φＣεはチップセレクト信号ＣＥによる連続信号では
な（、アドレス変化に同期したクロック信号で制御され
たものとし、アドレス変化の過渡時、アドレス選択を禁
止するものであってもよい。
この発明は、ＭＯＳＦＥＴにより構成されたプリチャー
ジ方式のアドレスデコーダを有するスタティック型ＲＡ
Ｍおよびそれらを内蔵するマイクロコンピュータ等の半
導体集積回路装置等に広く通用することができる。
ジ方式のアドレスデコーダを有するスタティック型ＲＡ
Ｍおよびそれらを内蔵するマイクロコンピュータ等の半
導体集積回路装置等に広く通用することができる。
第１図は、この発明に利用されるスタティック型ＲＡＭ
のＸアドレスデコーダの回路図、第２図は、この発明に
利用されるスタティック型ＲＡＭの回路図、 第３図は、その通常の書込み動作の一例を示すタイミン
グ図、 第４図は、その連続書込み動作の一例を示すタイミング
図である。 Ｍ−ＡＲＹ・・メモリアレイ、 ＡＤＢ・・、・・アドレスバッファ、 ＸＤＣＲ・・・Ｘアドレスデコーダ、 ＹＤＣＲ・・・Ｙアドレスデコーダ、 ＭＣ・・・・・メモリセル、 ＷＡ・・・・・書込み回路、 ＲＡ・・・・・読み出し回路、 ＴＣ・・・・・タイミング制御回路 第１図 ＡＸ、ＡＹ 第２図 第３図 第４図
のＸアドレスデコーダの回路図、第２図は、この発明に
利用されるスタティック型ＲＡＭの回路図、 第３図は、その通常の書込み動作の一例を示すタイミン
グ図、 第４図は、その連続書込み動作の一例を示すタイミング
図である。 Ｍ−ＡＲＹ・・メモリアレイ、 ＡＤＢ・・、・・アドレスバッファ、 ＸＤＣＲ・・・Ｘアドレスデコーダ、 ＹＤＣＲ・・・Ｙアドレスデコーダ、 ＭＣ・・・・・メモリセル、 ＷＡ・・・・・書込み回路、 ＲＡ・・・・・読み出し回路、 ＴＣ・・・・・タイミング制御回路 第１図 ＡＸ、ＡＹ 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、プリチャージを行うＭＩＳＦＥＴとディスチャージ
を行うＭＩＳＦＥＴおよび内部アドレス信号を受ける直
列接続されたＭＩＳＦＥＴとを含むアドレスデコーダを
具備するスタティック型ＲＡＭにおいて、一回のメモリ
書込み期間中に外部アドレス信号を変化させることを特
徴とする連続書込み方式。 ２、上記一回の書込み期間中において、Ｘアドレス信号
を全アドレスについて一巡して変化させることを特徴と
する特許請求の範囲第１項記載の連続書込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290546A JPS62150583A (ja) | 1985-12-25 | 1985-12-25 | スタテイツク型ｒａｍの連続書込方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290546A JPS62150583A (ja) | 1985-12-25 | 1985-12-25 | スタテイツク型ｒａｍの連続書込方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150583A true JPS62150583A (ja) | 1987-07-04 |
Family
ID=17757426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60290546A Pending JPS62150583A (ja) | 1985-12-25 | 1985-12-25 | スタテイツク型ｒａｍの連続書込方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150583A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448799U (ja) * | 1987-09-18 | 1989-03-27 | ||
| JPH04298889A (ja) * | 1991-03-13 | 1992-10-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522238A (en) * | 1978-07-31 | 1980-02-16 | Fujitsu Ltd | Decoder circuit |
| JPS60217590A (ja) * | 1984-04-12 | 1985-10-31 | Toshiba Corp | 半導体回路 |
| JPS60239991A (ja) * | 1984-05-14 | 1985-11-28 | Mitsubishi Electric Corp | デコ−ダ回路 |
-
1985
- 1985-12-25 JP JP60290546A patent/JPS62150583A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522238A (en) * | 1978-07-31 | 1980-02-16 | Fujitsu Ltd | Decoder circuit |
| JPS60217590A (ja) * | 1984-04-12 | 1985-10-31 | Toshiba Corp | 半導体回路 |
| JPS60239991A (ja) * | 1984-05-14 | 1985-11-28 | Mitsubishi Electric Corp | デコ−ダ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448799U (ja) * | 1987-09-18 | 1989-03-27 | ||
| JPH04298889A (ja) * | 1991-03-13 | 1992-10-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
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