JPS61294682A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、複数ビットの単位で読み出しを行うスタティック型
ＲＡＭ　（ランダム・アクセス・メモリ）に利用して有
効な技術に関するものである。

〔背景技術〕

複数ビットの単位で読み出しを行うスタティック型ＲＡ
Ｍ等の半導体記憶装置においては、複数個の出力バッフ
ァが設けられる。これらの出カバソファは、メモリアレ
イからの読み出し信号のセンス出力を受けて比較的大き
な負荷容量を駆動するため、比較的大きな電流駆動能力
を持つようにされる。したがって、上記出力バッファに
よってその負荷容量を駆動する時に電源線に比較的大き
なチャージ電流が流れる。電源線や回路の接地線は、分
布抵抗やインダクタンスを含むものであるので、電源電
圧又は回路の接地電位に比較的大きなノイズが発生する
。このノイズは、例えば、メモリアレイからの比較的小
さな読み出し信号を増幅するセンスアンプに帰還され、
そのレベルマージンを悪化させる。

なお、スタティック型ＲＡＭに関しては、例えば日経マ
グロウヒル社１９８４年５月２１日付「日経エレクトロ
ニクス」頁１８１〜頁１９８参照。

〔発明の目的〕

この発明の目的は、ノイズ低減と高速動作化を図った半
導体集積回路装置を提供するものである。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、アドレス信号の変化検出パルスにより出力バ
ッファの出力が結合された出力端子のレベルを識別する
電圧検出回路を動作状態にして、この電圧検出出力によ
り出力端子のレベルをほり中間レベルまでディスチャー
ジ又はプリチャージする一対のＭＯＳＦＥＴを設けるも
のである。

〔実施例〕

第１図には、この発明が通用されたスタティック型ＲＡ
Ｍの一実施例の回路図が示されている。

特に制限されないが、同図のＲＡＭは、公知のＣＭＯ５
集積回路技術によって１個のシリコン単結晶のような半
導体基板上に形成される。なお、同図において、ソース
・ドレイン間に直線が付加されたＭＯＳＦＥＴはＰチャ
ンネル型である。

特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯＳ　Ｆ　ＥＴは、上記半導
体基板表面に形成されたＰ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成する。Ｐ型ウェル領域は、その上に形成されたＮチ
ャンネルＭＯ３ＦＥＴの基体ゲートを構成する。

メモリセルＭＣは、その１つの具体的回路が代表として
示されており、Ｎチャンネル型の記憶用ＭＯ３ＦＥＴＱ
Ｉ、Ｑ２のゲートとドレインは、互いに交差結線される
。特に制限されないが、上記ＭＯＳＦＥＴＱＩ、Ｑ２の
ドレインと電源電圧Ｖｃｃとの間には、情報保持用のポ
リ　（多結晶）シリコン層で形成された高抵抗Ｒ１，Ｒ
２が設けられる。上記ＭＯＳＦＥＴＱ１．Ｑ２の共通接
続点と相補データ線Ｄｏ、ＤＯとの間にＮチャンネル型
伝送ゲートＭＯ５ＦＥＴＱ３．Ｇ４が設けられる。他の
メモリセルＭＣも相互において同様な回路構成にされて
いる。これらのメモリセルは、マトリックス状に配置さ
れている。同じ行に配置されたメモリセルの伝送ゲート
ＭＯ３ＦＥＴＱ３゜Ｇ４等のゲートは、それぞれ例示的
に示された対応するワード線ｗｏ、ｗｉ等に共通に接続
され、同じ列に配置されたメモリセルの入出力端子は、
それぞれ例示的に示された対応する一対の相補デ等に接
続される。

上記メモリセルＭＣにおいて、それを低消費電力にさせ
るため、その抵抗Ｒ１は、ＭＯ３ＦＥＴＱ１がオフ状態
にされているときのＭＯ５ＦＥＴＱ２のゲート電圧をし
きい値電圧以上に維持させることができる程度の高抵抗
値にされる。同様に抵抗Ｒ２も高抵抗値にされる。言い
換えると、上記抵抗Ｒ１は、ＭＯ３ＦＥＴＱＩのドレイ
ンリーク電流によってＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２の
ゲート容量（図示しない）に蓄積されている情報電荷が
放電させられてしまうのを防ぐ程度の電流供給能力を持
つようにされる。

同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
ＤＣＲを構成するノア（ＮＯＲ）ゲート回路Ｇ１で形成
された出力信号によって選択される。このことは、他の
ワード線Ｗ１についても同様である。

上記ＸアドレスデコーダＸＤＣＲは、相互において類似
のノアゲート回路Ｇ１．Ｇ２等により構成される。これ
らのノアゲート回路ＧＩ、Ｇ２等の入力端子には、複数
ビットからなる外部アドレス信号ＡＸ（図示しない適当
な回路装置から出力されたアドレス信号）を受けるＸア
ドレスバッファＸＡＤＢで形成された内部相補アドレス
信号が所定の組合せにより印加される。

上記メモリアレイにおける一対の相補データ線ＤＯ，Ｄ
Ｏ及びＤＩ、ＤＩは、それぞれデータ線選択のための伝
送ゲートＭＯ３ＦＥＴＱ１２．Ｑ１３及びＧ１４．Ｇ１
５から構成されたカラムスイッチ回路を介してコモン相
補データ線ＣＤ、ＣＤに接続される。このコモン相補デ
ータ線ＣＤ。

ＣＤは、読み出し回路ＲＡの入力端子と、書込み回路Ｗ
Ａの出力端子に接続される。上記読み出し回路ＲＡは、
共通相補データＭＡｃＤ、ＣＤの読み出し信号を増幅し
て、この読み出し信号をデータ出力端子Ｄｏｕｔから送
出する。書込み回路ＷＡは、データ入力端子Ｄｉｎから
入力される書込みデータ信号を増幅して、上記共通相補
データ線ＣＤ、ＣＤに送出する。なお、読み出し回路Ｒ
Ａと書込み回路ＷＡは、複数ビットの単位、例えば４又
は８ビツトの単位で読み出し信号と書込み信号の入出力
を行う。このため、特に制限されないが、メモリアレイ
は複数個により構成される。また、出力端子Ｄｏｕｔと
入力端子Ｄｉｎとは、それぞれ複数個により構成される
。

上記カラムスイッチ回路を構成するＭＯ３ＦＥＴＱ１２
．Ｇ１３及びＧ１４．Ｇ１５のゲートには、それぞれＹ
アドレスデコーダＹＤＣＲによって形成さた選択信号Ｙ
Ｏ，Ｙｌが供給される。このＹアドレスデコーダＹＤＣ
Ｒは、相互において類似のノアゲート回路Ｇ３．Ｇ４等
により構成される。これらのノアゲート回路Ｇ３．Ｇ４
等には、複数ビットからなる外部アドレス信号ＡＹ（図
示しない適当な回路装置から出力されたアドレス信号）
を受けるＹアドレスバッファＹ−ＡＤＢで形成された内
部相補アドレス信号が所定の組合せにより印加される。

タイミング制御回路Ｔ−Ｃは、外部端子ＷＥ、Ｃ５から
の制御信号を受けて、上記読み出し回路ＲＡ、書込み回
路ＷＡの動作制御信号を形成する。

上記メモリアレイにおける代表として示された一対の相
補データ線Ｄｏ、Ｄｏと電源電圧Ｖｃｃとの間には、Ｎ
チャンネル型の負荷ＭＯ３ＦＥＴＱ７、Ｇ８が設けられ
る。他の代表として示された相補データ線Ｄｉ、Ｄｉに
も同様なＭＯＳ　Ｆ　ＥＴ９、ＱＩＯが設けられる。こ
れらのＭＯ３ＦＥＴＱ７〜ＱＩＯは、そのゲートが電源
電圧Ｖｃｃに結合されることによって定常的にオン状態
にされる。

また、相補データ線Ｄｏ、Ｄｏ間には、両者を短絡する
ＰチャンネルＭＯ３ＦＥＴＱ５が設けられる。他の相補
データ線Ｄｉ、ＤＩにも同様なＭＯ５ＦＥＴＱ６が設け
られる。

アドレスバッファＸＡＤＢとＹＡＤＢで形成された内部
アドレス信号ａＸとａｙは、アドレス信号変化検出回路
ＡＴＤに供給され、ここでアドレス信号の変化検出パル
スφｑが形成される。このアドレス信号変化検出回路Ａ
ＴＤの単位回路は、内部アドレス信号ａｘｉと、遅延回
路により形成したその遅延信号とを受ける排他的論理和
回路により構成される。この排他的論理和回路は、アド
レス信号ａｘｉが変化した時上記遅延回路の遅延時間に
相当するパルス幅のアドレス信号変化検出パルスを形成
する。他のアドレス信号ａｘ及びａｙに対しても上記類
似の回路が設けられる。これらの排他的論理和回路の検
出パルスは、オ？（ＯＲ）ゲート回路ＯＲに供給され、
その出力端子から上記ＭＯ３ＦＥＴＱ５．Ｑ６等のゲー
トに供給されるイコライズパルスφｑが送出される。

これによって、アドレス信号ＡＸ、ＡＹが変化したタイ
ミングで上記ＭＯ３ＦＥＴＱ５がオン状態とされ、前の
動作サイクルにより残っている相補データ線Ｄｏ、ＤＯ
の上述のようなハイレベルとロウレベルとを短絡して両
者を同電位にするとともに所定プリチャージレベルにす
るものである。

この後、ワード線が選択されて１′つのメモリセルＭＣ
７５＜選択された時、その記憶情報に従って、上記相補
データ線Ｄｏ、ＤＯ及びＤｉ、Ｄｌ等の電位が決定され
る。このようにすることによって、メモリセルＭＣの反
転読み出しを高速にすることができる。

この実施例では、上記アドレス信号変化検出パルスφｑ
を利用して、読み出し回路ＲＡに含まれる出カバソファ
におけるノイズの低減と高速化を図るものである。

第２図には、この発明に係る出カバソファの一実施例の
回路図が示されている。

出カバソファは、特に′Ｍ限されないが、ＣＭＯＳトラ
イステートバッファにより構成される。すなわち、Ｐチ
ャンネル出力ＭＯ３ＦＥＴＱ１６とＮチャンネル出力Ｍ
Ｏ５ＦＥＴＱＩ　７の入力には、図示しない出力イネー
ブル信号によって制御されるゲート回路によって、その
動作タイミングの時にのみ読み出し信号が供給され、非
動作状態の時には共にオフ状態になるような入力信号が
供給される。

この実施例では、上記出力ＭＯ３ＦＥＴＱＩ　６゜Ｑ１
７にそれぞれ並列形態にＮチャンネルＭＯ５ＦＥＴＱ１
８．Ｑ１９が設けられる。これらのＭＯ５ＦＥＴＱ１８
とＱ１９は、後述するようにそのコンダクタンスが比較
的小さく形成される。これらのＭＯ５ＦＥＴＱ１Ｂ、Ｑ
１９は、次の電圧検出回路２によって制御される。すな
わち、クロックドインバータ回路ＩＶＩの入力には、出
力端子Ｄｏｕｔの信号が供給される。このクロックドイ
ンバータ回路ＩＶＩの出力は、一方において上記ＭＯ５
ＦＥＴＱＩ　８のゲートに供給され、他方においてクロ
ックドインバータ回路ＩＶ２の入力に供給される。上記
クロ７クドインバータ回路Ｉｖ２の出力は、上記ＭＯ３
ＦＥＴＱＩ　９のゲートに供給される。これらのクロッ
クドインバータ回路ＩＶＩ、ＩＶ２は、そのクロック端
子に上記検出パルスφｑから形成されたパルスφｑ゛が
（ＡＭされることによって動作状態にされる。上記パル
スφｑ′は、上記検出パルスφｑをパルス幅伸長させる
ことによって形成される。特に制限されないが、パルス
φｑ゛のパルス幅は、アドレス信号が供給されてから、
出力バッファに読み出し信号が供給される迄の時間に合
致するようにされる。

次に、第３図に示したタイミング図に従って、上記出カ
バソファの動作を説明する。

いずれか１つでもアドレス信号ａｔが変化すると、上記
アドレス信号変化検出回路ＡＴＤがこれに応答して、上
記検出パルス７ｑ（図示せず）を送出する。この検出パ
ルス１＞ｑの発生により、パルスφｑ°がハイレベルに
され、クロックドインバータ回路ＩＶＩとＩＶ２は、動
作状態にされる。

これにより、例えば、前の読み出し動作等により、同図
に実線で示すように出力端子Ｄｏｕｔの寄生容量にハイ
レベルが保持されいた場合、上記クロックドインバータ
回路ＩＶＩの出力はロウレベルに、クロックドインバー
タ回路ＩＶ２の出力はハイレベルにされる。このクロッ
クドインバータ回路Ｉ■２の出力のハイレベルによって
ＭＯＳＦＥＴＱ１９がオン状態にされる。このＭＯ３Ｆ
ＥＴＱＩ９のオン状態によって、上記寄生容量のハイレ
ベルを徐々に放電させる。一方、前の読み出し動作等に
より、同図に点線で示すように出方端子Ｄｏｕｔの寄生
容量にロウレベルが保持されいた場合、上記クロックド
インバータ回路ＩＶＩの出力はハイレベルに、クロック
ドインバータ回路ＩＶ２の出力はロウレベルにされる。

このクロックドインバータ回路ＩＶＩの出力のハイレベ
ルによってＭＯ３ＦＥＴＱＩ　８がオン状態にされる。

このＭＯ５ＦＥＴＱＩ　８のオン状態によって、上記寄
生容量を徐々に充電させる。これらのＭＯ３ＦＥＴＱ１
Ｂ、Ｑ１９のコンダクタンスは、比較的小さく設定され
ることにより、上記パルスφｑ″のパルス幅、言い換え
るならば、上記クロックドインバータ回路■ｖｌとＩＶ
２の動作期間に、上記出力端子Ｄｏｕｔのハイレベル又
はロウレベルをほり中間レベルまで放電又は充電させる
。この後、図示しない制御信号によって出カバソファを
構成するＭＯ８ＦＥＴＱ１６．Ｑ１７のゲートに、読み
出し信号が供給されると、これに従って一方の出力ＭＯ
５ＦＥＴＱ１６又はＱ１７がオン状態になって、同図に
点線で示すようなハイレベル又は実線で示すようなロウ
レベルの出力信号を形成する。

この場合、出力バッファは、上記中間レベルがらハイレ
ベル又はロウレベルを形成するものであるので、その駆
動電流の低減（ノイズの低減）と高速に出力レベルを確
定することができる。なお、特に制限されないが、上記
ノにバスφｑ′は、読み出し動作の時にのみ発生するよ
うにするものである。これによって、例えば、上記出力
端子Ｄｏｕｔと入力端子Ｄｉｎとを共通の外部バスに接
続した場合でも、書込み動作に何等影響を及ぼすことば
ない。

〔効　果〕

（１）アドレス信号変化検出パルスを利用して、出力バ
ッファが動作状態になる前に、出力端子のレベルを検出
してそれを中間レベルに設定して置（ことにより、ハイ
レベル又はロウレベルの出力信号を形成するために要す
る電流を削減できる。これによって、ｆｉ！源線に発生
するノイズをはり半減できるという効果が得られる。

（２）上記（１）により、出力バフノアが動作する前に
、出力レベルかは＼中間レベルにされているから、ハイ
レベル又はロウレベルの出力信号を高速に得ることがで
きるという効果が得られる。

（３）電圧検出回路は、アドレス信号が変化してから出
カバソファが動作状態にされる前までの比較的短い期間
だけ動作状態にされるものであるので、低消費電力のも
とに上記（１１及び（２）の効果を得ることができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、電圧検出回路
は、ＣＭＯＳインバータ回路と上記パルスφｑ′により
制御される伝送ゲートＭＯ５ＦＥＴにより構成するもの
等、制御信号によって実質的な電圧検出回路を行うもの
であれば何であってもよい、また、第２図においてＭＯ
５ＦＥＴＱ１　ＢをＰチャンネル間Ｏ８ＦＥＴにより構
成するものであってもよい。この場合、ものＭＯＳＦＥ
Ｔのゲートは、ＭＯ３ＦＥＴＱＩ９のゲートと共通接続
される。出力バッファは、０Ｍ０５回路の他、Ｎチャン
ネルＭＯ３ＦＥＴ又はＰチャンネルＭＯＳ　Ｆ　ＥＴの
みによって構成されるインバーテンドプッシェプル回路
等、トライステート出力機能を持つものであれば何であ
ってもよい。また、第１図において、スタティック型Ｒ
ＡＭ）ｔｃＪｉＲ成するメモリセルは、Ｐチャンネル間
Ｏ３ＦＥＴとＮチャンネルＭＯ３ＦＥ′ｒとを組合せて
構成されたスタティック型フリップフロップ回路を用い
るものであってもよい、このようにメモリアレイの構成
及びその周辺回路の具体的回路構成は、種々の実施形態
を採ることができるものである。電圧検出回路は、その
動作か外部から供給されるような制御信号によっても制
御できる。

〔利用分野〕

この発明は、アドレス信号変化検出回路とトライステー
ト出カバソファを備えたダイナミック型ＲＡＭやＲＯＭ
等のような各種半導体記憶装置並びにマ・イクロコンピ
ュータ用やゲートアレイ等の各種半導体４Ｒ積回路装置
に広く利用できる。

【図面の簡単な説明】

第１図は、この発明をスタティック型ＲＡＭに通用した
場合の一実施例を示す回路図、第２図は、その出カバ７
フアの一実施例を示す回路図、 第３図は、その動作の一例を説明するためのタイミング
図である。 ＸＡＤＢ・・Ｘアドレスバ、ノア、ＹＡＤＢ・・Ｙアド
レスバッファ、ＸＤＣＲ・・Ｘアドレスデコーダ、ＹＤ
ＣＲ・・Ｙアドレスデコーダ、ＭＣ・・メモリセル、Ｗ
Ａ・・書込み回路、ＲＡ・・読み出し回路、ＴＣ・・タ
イミング制御回路、ＡＴＤ・・アドレス信号変化検出回
路、０１〜Ｇ４・・ノアゲート回路、ＩＶＩ、ＩＶ２・
・クロフクドインバー夕回路

Claims (1)

1. 【特許請求の範囲】 １、出力回路と、動作制御信号によって動作状態にされ
   、上記出力回路の出力端子のレベルを識別する電圧検出
   回路と、この電圧検出出力に従って出力端子のレベルを
   ほゞ中間レベルにディスチャージ又はプリチャージする
   一対のＭＯＳＦＥＴとを含むものであることを特徴とす
   る半導体集積回路装置。 ２、上記出力回路と、これに設けられる上記電圧検出回
   路と一対のＭＯＳＦＥＴとは、信号ビット数に従った複
   数組からなるものであることを特徴とする特許請求の範
   囲第１項記載の半導体集積回路装置。 ３、上記電圧検出回路は、上記検出パルスがそのクロッ
   ク端子に供給されるクロックドインバータ回路であるこ
   とを特徴とする特許請求の範囲第１又は第２項記載の半
   導体集積回路装置。