JPS60239991A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS60239991A JPS60239991A JP59097941A JP9794184A JPS60239991A JP S60239991 A JPS60239991 A JP S60239991A JP 59097941 A JP59097941 A JP 59097941A JP 9794184 A JP9794184 A JP 9794184A JP S60239991 A JPS60239991 A JP S60239991A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- precharge
- decoder circuit
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＭＯＳトランジスタを用いてダイナミック
動作を行なうデコーダ回路に関するものである。
動作を行なうデコーダ回路に関するものである。
第１図は従来のデコーダ回路を示す回路図であシ、複数
個のデコードトランジスタが直列に接続された場合を示
す。同図において、１はプリチャージトランジスタ、２
は第２図（、）に示すように、−一アクチイブのプリチ
ャージ信号が印加されるプリチャージ信号印加端子、３
は第２図（Ｃ）に示す入力電圧が入力する出力回路、４
は第２図（ｄ）に示す出力信号が出力する出力端子、５
はプリチャージ期間中、オフ状態になシ、プリチャージ
される回路部分からグランドへの電流の経路を遮断する
ための遮断用ＭＯ８）ランジスタ、６”；”・６ｂ、〜
ａｎ−１，６ｎは直列に接続されたデコードトランジス
タ群、Ａｔ ｔ Ａｔ 〜Ａｎ −１、Ａｎはこのデコ
ードトランジスタ群６ｍ 、６ｂ、 〜６ｎ−１．６ｍ
のゲートにそｎぞれ接続された第２図（ｂ）に示すデー
タ信号が入力するデータ線である０ なお、第２図（ｂ）に示すデータ信号においてはデータ
によυ％ＬＩＤ’レベルまたは％ＬＩレベルとがる０ま
た、第２図（Ｃ）に示す入力電圧および第２図（ｄ）に
示す出力信号において、斜線部はデータによシ％Ｈｚ
レベルまたはＩＬｊＦレベルである。
個のデコードトランジスタが直列に接続された場合を示
す。同図において、１はプリチャージトランジスタ、２
は第２図（、）に示すように、−一アクチイブのプリチ
ャージ信号が印加されるプリチャージ信号印加端子、３
は第２図（Ｃ）に示す入力電圧が入力する出力回路、４
は第２図（ｄ）に示す出力信号が出力する出力端子、５
はプリチャージ期間中、オフ状態になシ、プリチャージ
される回路部分からグランドへの電流の経路を遮断する
ための遮断用ＭＯ８）ランジスタ、６”；”・６ｂ、〜
ａｎ−１，６ｎは直列に接続されたデコードトランジス
タ群、Ａｔ ｔ Ａｔ 〜Ａｎ −１、Ａｎはこのデコ
ードトランジスタ群６ｍ 、６ｂ、 〜６ｎ−１．６ｍ
のゲートにそｎぞれ接続された第２図（ｂ）に示すデー
タ信号が入力するデータ線である０ なお、第２図（ｂ）に示すデータ信号においてはデータ
によυ％ＬＩＤ’レベルまたは％ＬＩレベルとがる０ま
た、第２図（Ｃ）に示す入力電圧および第２図（ｄ）に
示す出力信号において、斜線部はデータによシ％Ｈｚ
レベルまたはＩＬｊＦレベルである。
次に上記構成によるデコーダ回路の動作について第２図
（、）〜第２図（ｄ）を参照して説明する。まず、第２
図（、）に示すように、プリチャージ信号印加端子２に
印加されたローアクディプのプリチャージ信号によシ、
デコードトランジスタ群６ａ 、 ６ｂ 。
（、）〜第２図（ｄ）を参照して説明する。まず、第２
図（、）に示すように、プリチャージ信号印加端子２に
印加されたローアクディプのプリチャージ信号によシ、
デコードトランジスタ群６ａ 、 ６ｂ 。
〜６ｎ−１．ａｎおよび出力回路３の入力ゲートがプリ
チャージされる。また、遮断用ＭＯ８）、ｊンジスタ５
はこのプリチャージの期間中ではオフ状態になシ、プリ
チャージされた回路部分からグランドへの電流は遮断さ
詐る。次に、第２図（３）に示すように、プリチャージ
信号印加端子２に％Ｈ’レベルの信号が入力し、データ
線ＡＩ、Ａ２．〜Ａｎ−１１Ａ ｎに第２図（ｂ）に示
すデータ信号が入力すると、直列に接続されたデコード
トランジスタ群６ａ 、 ６ｂ、〜６ｎ−ｔ 、ｆ３ｎ
によシ、この複数個のデータ信号の論理積がとられる。
チャージされる。また、遮断用ＭＯ８）、ｊンジスタ５
はこのプリチャージの期間中ではオフ状態になシ、プリ
チャージされた回路部分からグランドへの電流は遮断さ
詐る。次に、第２図（３）に示すように、プリチャージ
信号印加端子２に％Ｈ’レベルの信号が入力し、データ
線ＡＩ、Ａ２．〜Ａｎ−１１Ａ ｎに第２図（ｂ）に示
すデータ信号が入力すると、直列に接続されたデコード
トランジスタ群６ａ 、 ６ｂ、〜６ｎ−ｔ 、ｆ３ｎ
によシ、この複数個のデータ信号の論理積がとられる。
したがって、出力端子４からデコードされた信号を出力
するととができる。
するととができる。
第３図は従来の他のデコーダ回路を、示す回路図であシ
、複数個のデコードトランジスタが並列に接続された場
合を示す。この場合、並列に接続されたデコードトラン
ジスタ群６ ” ＠ ６ ｂａ 〜６ ｎ −１ｐ６ｎ
によシ、複数個のデータ信号の論理和がとられ、出力端
子４からデコードされた信号を出力することができる。
、複数個のデコードトランジスタが並列に接続された場
合を示す。この場合、並列に接続されたデコードトラン
ジスタ群６ ” ＠ ６ ｂａ 〜６ ｎ −１ｐ６ｎ
によシ、複数個のデータ信号の論理和がとられ、出力端
子４からデコードされた信号を出力することができる。
しかしながら、従来のデコーダ回路ではそのプリチャー
ジ期間ではプリチャージされｔ（回路部分からグランド
へ向う電流の経路は全てオフ状態にするためのＭＯＳ）
ランジスタを設けなければならない欠点があった。
ジ期間ではプリチャージされｔ（回路部分からグランド
へ向う電流の経路は全てオフ状態にするためのＭＯＳ）
ランジスタを設けなければならない欠点があった。
したがって、この発明の目的は少ない回路規模で、ダイ
ナミック動作を行なうことができるデコーダ回路を提供
するものである〇 このような目的を達成するため、この発明は、ＭＯＳ）
ランジスタを用いてダイナミック動作を行なうデコーダ
回路において、直列あるいは並列に接続されたデコード
トランジスタ群と、このデコードトランジスタ群の状態
に従ってデコード出力を取）出す出力回路と、この出力
回路の入力ゲートおよび上記デコードトランジスタ群を
プリチャージするプリチャーシト２ンジスタとを備え、
上記デコーダ回路のプリチャージ期間では、上記デコー
ドトランジスタ群のうち、最もグランドに近いトランジ
スタをオフ状態にする入力信号をそのゲートに印加する
ものであシ、以下実施例を用いて詳細に説明する。
ナミック動作を行なうことができるデコーダ回路を提供
するものである〇 このような目的を達成するため、この発明は、ＭＯＳ）
ランジスタを用いてダイナミック動作を行なうデコーダ
回路において、直列あるいは並列に接続されたデコード
トランジスタ群と、このデコードトランジスタ群の状態
に従ってデコード出力を取）出す出力回路と、この出力
回路の入力ゲートおよび上記デコードトランジスタ群を
プリチャージするプリチャーシト２ンジスタとを備え、
上記デコーダ回路のプリチャージ期間では、上記デコー
ドトランジスタ群のうち、最もグランドに近いトランジ
スタをオフ状態にする入力信号をそのゲートに印加する
ものであシ、以下実施例を用いて詳細に説明する。
第４図はこの発明に係るデコーダ回路の一実施例を示す
回路図であシ、−例として複数個のデコードトランジス
タが直列に接続された場合を示す。
回路図であシ、−例として複数個のデコードトランジス
タが直列に接続された場合を示す。
なお、デコードトンジスタロｎのゲートに入力する第５
図（ｃ）に示すデータ信号の斜線部分、出力回路３に入
力する第５図（ｄ）に示す電圧波形の斜線部分、出力回
路３から出力する第５図（、）に示す出力電圧波形の斜
線部分はデータにｚ Ｊ） ％ ＨＩレベルまたは％Ｌ
Ｉ レベルになる。
図（ｃ）に示すデータ信号の斜線部分、出力回路３に入
力する第５図（ｄ）に示す電圧波形の斜線部分、出力回
路３から出力する第５図（、）に示す出力電圧波形の斜
線部分はデータにｚ Ｊ） ％ ＨＩレベルまたは％Ｌ
Ｉ レベルになる。
次に、上記構成によるデコーダ回路の動作について第５
図（、）〜第５図（、）を参照して説明する。まず、第
５図（、）に示すように、プリチャージ信号印加端子２
に印加されたローアクティブのプリチャージ信号によシ
、デコードトランジスタ群８ｍ。
図（、）〜第５図（、）を参照して説明する。まず、第
５図（、）に示すように、プリチャージ信号印加端子２
に印加されたローアクティブのプリチャージ信号によシ
、デコードトランジスタ群８ｍ。
６ｂ、〜６ｎ−ｔ、６ｎ および出力回路３０入力ゲー
トがプリチャージされる。そして、このプリチャージ期
間中では最もグランドに近いデコードトランジスタ６ｎ
はオフ状態にするため、そのデータ信号Ａｎはこのプリ
チャージ期間中では第５図（ｃ）に示すように％ ］［
、Ｉｆ レベルに麦っている。このため、このプリチャ
ージ期間中では、このプリチャージ回路部分からグラン
ドへの電流は遮断される。次に、第５図（ａ）に示すよ
うに、プリチャージ信号印加端子２に％Ｈｌ レベルの
プリチャージ信号が入力し、データ線Ａｓ 、 Ａ２
Ｈ〜Ａｎ−１ｅＡｎに第５図（ｂ）に示すデータ信号が
入力すると、直列接続されたデコードトランジスタ群６
ａ 、 ｓｂ。
トがプリチャージされる。そして、このプリチャージ期
間中では最もグランドに近いデコードトランジスタ６ｎ
はオフ状態にするため、そのデータ信号Ａｎはこのプリ
チャージ期間中では第５図（ｃ）に示すように％ ］［
、Ｉｆ レベルに麦っている。このため、このプリチャ
ージ期間中では、このプリチャージ回路部分からグラン
ドへの電流は遮断される。次に、第５図（ａ）に示すよ
うに、プリチャージ信号印加端子２に％Ｈｌ レベルの
プリチャージ信号が入力し、データ線Ａｓ 、 Ａ２
Ｈ〜Ａｎ−１ｅＡｎに第５図（ｂ）に示すデータ信号が
入力すると、直列接続されたデコードトランジスタ群６
ａ 、 ｓｂ。
〜ａ、−１，６ｎによシ複数個のデータ信号の論理積が
とられる。したがって、出力回路３には第５図（ｄ）に
示す信号が入力するため、出力端子４から第５図（、）
に示すようにデコードさ扛た信号を出力することができ
る。
とられる。したがって、出力回路３には第５図（ｄ）に
示す信号が入力するため、出力端子４から第５図（、）
に示すようにデコードさ扛た信号を出力することができ
る。
第６図はこの発明に係るデコーダ回路の他の実施例を示
す回路図である。−例として、デコードトランジスタ群
が並列に接続された場合を示す。
す回路図である。−例として、デコードトランジスタ群
が並列に接続された場合を示す。
なお、この構成によるデコーダ回路の動作については第
４図に示すデコーダ回路の動作と同様に動作することは
もちろんであるが、デコードトランジスタ群が並列に接
続されているため、全てのデコードトランジスタ６ｍ
、 ６ｂ 、〜６ｎ−ｔ 、ｓｎが最もグランドに近い
トランジスタである。このため、プリチャージ期間中で
はデータ線Ａｔ、Ａｔ、〜Ａ Ｈ−Ｉ Ｔ Ａ ｎに入
力するデータ信号はすべて第４図（ｃ）に示すように亀
Ｌ〃 レベルの信号となる。
４図に示すデコーダ回路の動作と同様に動作することは
もちろんであるが、デコードトランジスタ群が並列に接
続されているため、全てのデコードトランジスタ６ｍ
、 ６ｂ 、〜６ｎ−ｔ 、ｓｎが最もグランドに近い
トランジスタである。このため、プリチャージ期間中で
はデータ線Ａｔ、Ａｔ、〜Ａ Ｈ−Ｉ Ｔ Ａ ｎに入
力するデータ信号はすべて第４図（ｃ）に示すように亀
Ｌ〃 レベルの信号となる。
以上詳細に説明したように、この発明に係るデコーダ回
路によれば、よシ少ない回路規模でダイナミック動作を
させることができる０このため、デコーダ回路が多数必
要な場合には特に有効になるなどの効果がある。
路によれば、よシ少ない回路規模でダイナミック動作を
させることができる０このため、デコーダ回路が多数必
要な場合には特に有効になるなどの効果がある。
第１図は従来のデコーダ回路を示す回路図、第２図（、
）〜第２図（ｄ）は第１図の各部の波形を示す図、第３
図は従来の他のデコーダ回路を示す回路図、第４図はこ
の発明に係るデコーダ回路の一実施例を示す回路図、第
５図（ｌＬ）〜第５図（、）は第４図の各部の波形を示
す図、第６図はこの発明に係るデコーダ回路の他の実施
例を示す回路図である。 １・・・骨プリチャージトランジスタ、２・・・・プリ
チャージ信号印加端子、３・・・・出力回路、４・拳・
・出力端子、５・・・・遮断用ＭＯ８）ランジスタ、６
ｍ 、 ６ｂ 、 〜６ｎ−１ ＋ ６ｎ−・・Φデコ
ードトランジスタ、Ａｔ 、 １２、〜Ａｎ −１、Ａ
ｎ ・・・・データ線。 なお、同一番号は同一または相当部分を示す。 代理人 大 岩 増 雄 く く （Ｃ く く 手続補正書（自発） １．事件の表示 特願昭５９−０９７９４１号２、発明
の名称 デコーダ回路 ３、補正をする者 名 称 （６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号（１）
１ｌｌｌ細書の発明の詳細な説明の欄（２）図 面 ６、補正の内容 （１）明細書第７頁第１５行の「第４図」を「第５図」
と補正する。 （２）図面の第３図、第４図を別紙の通り補正する。 以上 第３図 Ａｎ Ａｎ−＋ ４２ Ａｌ 第４図
）〜第２図（ｄ）は第１図の各部の波形を示す図、第３
図は従来の他のデコーダ回路を示す回路図、第４図はこ
の発明に係るデコーダ回路の一実施例を示す回路図、第
５図（ｌＬ）〜第５図（、）は第４図の各部の波形を示
す図、第６図はこの発明に係るデコーダ回路の他の実施
例を示す回路図である。 １・・・骨プリチャージトランジスタ、２・・・・プリ
チャージ信号印加端子、３・・・・出力回路、４・拳・
・出力端子、５・・・・遮断用ＭＯ８）ランジスタ、６
ｍ 、 ６ｂ 、 〜６ｎ−１ ＋ ６ｎ−・・Φデコ
ードトランジスタ、Ａｔ 、 １２、〜Ａｎ −１、Ａ
ｎ ・・・・データ線。 なお、同一番号は同一または相当部分を示す。 代理人 大 岩 増 雄 く く （Ｃ く く 手続補正書（自発） １．事件の表示 特願昭５９−０９７９４１号２、発明
の名称 デコーダ回路 ３、補正をする者 名 称 （６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号（１）
１ｌｌｌ細書の発明の詳細な説明の欄（２）図 面 ６、補正の内容 （１）明細書第７頁第１５行の「第４図」を「第５図」
と補正する。 （２）図面の第３図、第４図を別紙の通り補正する。 以上 第３図 Ａｎ Ａｎ−＋ ４２ Ａｌ 第４図
Claims (1)
- ＭＯＳ）ランジスタを用いてダイナミック動作を行水う
デコーダ回路において、直列にあるいは並列に接続され
たデコードトランジスタ群と、とのデコードトランジス
タ群の状態に従ってデコード出力を取り出す出力回路と
、この出力回路の入力ゲートおよび上記デコードトラン
ジスタ群をプリチャージするプリチャージトランジスタ
とを備え、上記デコーダ回路のプリチャージ期間では、
上記デコードトランジスタ群のうち、最もグランドに近
いトランジスタをオフ状態にする入力信号をそのゲート
に印加することを特徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097941A JPS60239991A (ja) | 1984-05-14 | 1984-05-14 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097941A JPS60239991A (ja) | 1984-05-14 | 1984-05-14 | デコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60239991A true JPS60239991A (ja) | 1985-11-28 |
Family
ID=14205690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097941A Pending JPS60239991A (ja) | 1984-05-14 | 1984-05-14 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60239991A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150583A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Ltd | スタテイツク型ｒａｍの連続書込方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5411648A (en) * | 1977-06-28 | 1979-01-27 | Fujitsu Ltd | Semiconductor memory unit |
| JPS5522238A (en) * | 1978-07-31 | 1980-02-16 | Fujitsu Ltd | Decoder circuit |
| JPS5958688A (ja) * | 1982-09-29 | 1984-04-04 | Fujitsu Ltd | デコ−ダ回路 |
-
1984
- 1984-05-14 JP JP59097941A patent/JPS60239991A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5411648A (en) * | 1977-06-28 | 1979-01-27 | Fujitsu Ltd | Semiconductor memory unit |
| JPS5522238A (en) * | 1978-07-31 | 1980-02-16 | Fujitsu Ltd | Decoder circuit |
| JPS5958688A (ja) * | 1982-09-29 | 1984-04-04 | Fujitsu Ltd | デコ−ダ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150583A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Ltd | スタテイツク型ｒａｍの連続書込方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0713878B2 (ja) | Ｃｍｏｓトランジスタ回路 | |
| JPS60115092A (ja) | 半導体記憶回路 | |
| JPS5480041A (en) | Decoder circuit using power switch | |
| JPH0216057B2 (ja) | ||
| JPS5824879B2 (ja) | 条件付き予備充電回路 | |
| US4661728A (en) | Programmable logic array circuit | |
| JPS60239991A (ja) | デコ−ダ回路 | |
| EP0063357A2 (en) | Drive circuit | |
| EP0607942B1 (en) | Read only memory | |
| JPH0149969B2 (ja) | ||
| JPS6322387B2 (ja) | ||
| JPH0831191A (ja) | 不揮発性メモリのメモリ線デコーダドライバ、バイアス回路及びバイアス方法 | |
| JPH02218096A (ja) | 半導体メモリの行選択回路 | |
| JPH0793987A (ja) | 半導体集積回路装置 | |
| JPH07106933A (ja) | 出力回路 | |
| JPH0237633B2 (ja) | ||
| JPS5842558B2 (ja) | アドレス バッファ回路 | |
| JPH07264842A (ja) | 昇圧回路 | |
| JPS60223218A (ja) | ダイナミツクバス回路 | |
| JPS61168198A (ja) | Ｍｏｓ記憶装置 | |
| JP2616086B2 (ja) | グリッチ防止回路 | |
| JP2629172B2 (ja) | 半導体記憶装置 | |
| JPS6314396A (ja) | 半導体記憶装置 | |
| JPS59160885A (ja) | 電流集中型デコ−ド回路 | |
| JPH02235294A (ja) | 出力バッファ回路 |