JP2616086B2 - グリッチ防止回路 - Google Patents
グリッチ防止回路Info
- Publication number
- JP2616086B2 JP2616086B2 JP2014135A JP1413590A JP2616086B2 JP 2616086 B2 JP2616086 B2 JP 2616086B2 JP 2014135 A JP2014135 A JP 2014135A JP 1413590 A JP1413590 A JP 1413590A JP 2616086 B2 JP2616086 B2 JP 2616086B2
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- JP
- Japan
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- circuit
- mos transistor
- input
- type mos
- glitch
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は情報論理システム全般にわたるディジタル回
路技術に関する。
路技術に関する。
特に、制御機構を持った複雑かつ大規模な回路におい
ては、多相クロックや複数のタイミング信号を用いてお
り、また各々のクロックやタイミング信号には意識的に
若干のすき間を設けオーバーラップを除去しておくとい
う手法が一般的になされている。しかしながら、一方で
は複数の基準クロックあるいはタイミング信号をOR回路
等を用いて復合化し、新たなクロックを生成しなければ
ならない場合がしばしば発生している。前記の様な新た
なクロックを生成する場合に課題となるのは、各々の基
準クロックがオーバーラップのないことから発生するグ
リッチであり、本発明は前記グリッチを効率良く除去す
るグリッチ防止回路に関する。
ては、多相クロックや複数のタイミング信号を用いてお
り、また各々のクロックやタイミング信号には意識的に
若干のすき間を設けオーバーラップを除去しておくとい
う手法が一般的になされている。しかしながら、一方で
は複数の基準クロックあるいはタイミング信号をOR回路
等を用いて復合化し、新たなクロックを生成しなければ
ならない場合がしばしば発生している。前記の様な新た
なクロックを生成する場合に課題となるのは、各々の基
準クロックがオーバーラップのないことから発生するグ
リッチであり、本発明は前記グリッチを効率良く除去す
るグリッチ防止回路に関する。
従来の技術 第５図に２入力信号に対する従来のグリッチ防止回路
を示し、第６図にその動作を表わすタイミング波形図、
第７図に複数の入力信号に対する従来のグリッチ防止回
路を示す。
を示し、第６図にその動作を表わすタイミング波形図、
第７図に複数の入力信号に対する従来のグリッチ防止回
路を示す。
第５図において、グリッチ防止回路は入力信号１と、
入力信号２に複数段のバッファ等の遅延回路３を挿入
し、その出力信号４とを入力とし、出力信号５を出力と
する２入力OR回路６により構成されている。第７図にお
いて、複数のオーバーラップのないクロック或はタイミ
ング信号7,8,9,10に対するものであり、入力信号数と同
数の遅延回路11,12を多段に設けかつ、各々の入力信号
をOR回路13,14,15を用いて統合化することにより構成さ
れている。
入力信号２に複数段のバッファ等の遅延回路３を挿入
し、その出力信号４とを入力とし、出力信号５を出力と
する２入力OR回路６により構成されている。第７図にお
いて、複数のオーバーラップのないクロック或はタイミ
ング信号7,8,9,10に対するものであり、入力信号数と同
数の遅延回路11,12を多段に設けかつ、各々の入力信号
をOR回路13,14,15を用いて統合化することにより構成さ
れている。
次に、従来のグリッチ防止回路の動作について説明す
る。
る。
入力信号1,2の“H",“L"レベルが切り換わる瞬間に多
発するスパイク状のグリッチを防止するために、入力信
号２を入力信号１に対して遅らせる必要がある。そのた
めに従来では、第５図に示すように、CR回路や複数段の
バッファ等の遅延回路３を設けて、入力信号１が“H"レ
ベルになる時刻に入力信号２の“H"レベルをオーバーラ
ップさせ、グリッチの発生を防止するという手段であ
る。
発するスパイク状のグリッチを防止するために、入力信
号２を入力信号１に対して遅らせる必要がある。そのた
めに従来では、第５図に示すように、CR回路や複数段の
バッファ等の遅延回路３を設けて、入力信号１が“H"レ
ベルになる時刻に入力信号２の“H"レベルをオーバーラ
ップさせ、グリッチの発生を防止するという手段であ
る。
複数のオーバーラップのない入力信号に対するもので
あり、まず、２入力の場合と同様に、初めの２入力に対
してグリッチのないOR信号を生成し、この生成された信
号に対し遅延回路を設け、次の入力信号とオーバーラッ
プさせ前記と同様に新たなグリッチのないOR信号を生成
する。同様の回路動作を全ての入力信号について行うこ
とにより、グリッチのない信号を得る手段である。
あり、まず、２入力の場合と同様に、初めの２入力に対
してグリッチのないOR信号を生成し、この生成された信
号に対し遅延回路を設け、次の入力信号とオーバーラッ
プさせ前記と同様に新たなグリッチのないOR信号を生成
する。同様の回路動作を全ての入力信号について行うこ
とにより、グリッチのない信号を得る手段である。
発明が解決しようとする課題 近年、エレクトロニクス機器の回路は増々複雑化，大
規模化してきており、その制御回路においても同様に複
雑化，大規模化は免れなくなってきている。この様な現
状に鑑みて、かかる従来技術によるグリッチ防止回路を
用いる場合、バッファやCR等による遅延回路を設ける必
要があり回路的に複雑化し、その規模も増大して行くと
いう不都合が生じていた。また、遅延回路を用いるた
め、所望の信号自身の立ち上がり時間が著しく遅れ、回
路システム全体に支障をきたすという不都合も生じてい
た。
規模化してきており、その制御回路においても同様に複
雑化，大規模化は免れなくなってきている。この様な現
状に鑑みて、かかる従来技術によるグリッチ防止回路を
用いる場合、バッファやCR等による遅延回路を設ける必
要があり回路的に複雑化し、その規模も増大して行くと
いう不都合が生じていた。また、遅延回路を用いるた
め、所望の信号自身の立ち上がり時間が著しく遅れ、回
路システム全体に支障をきたすという不都合も生じてい
た。
課題を解決するための手段 本発明は、若干のすき間を設けた２つのオーバーラッ
プのない入力信号において、一方の入力信号はドレイン
が相互結合されたトランジスタ対の片側トランジスタの
ソースに入力され、もう一方の入力信号は前記トランジ
スタ対の各々のゲートに入力されるものとし、前記トラ
ンジスタ対の他片側トランジスタのソースは接地電位に
接続、又、前記トランジスタ対のドレイン出力及び、前
記トランジスタ対のゲートに入力されるところの波形と
が、２入力のOR回路へと接続されることから構成される
グリッチ防止回路である。
プのない入力信号において、一方の入力信号はドレイン
が相互結合されたトランジスタ対の片側トランジスタの
ソースに入力され、もう一方の入力信号は前記トランジ
スタ対の各々のゲートに入力されるものとし、前記トラ
ンジスタ対の他片側トランジスタのソースは接地電位に
接続、又、前記トランジスタ対のドレイン出力及び、前
記トランジスタ対のゲートに入力されるところの波形と
が、２入力のOR回路へと接続されることから構成される
グリッチ防止回路である。
また、複数のオーバーラップのない入力信号におい
て、上記に示すところの回路を入力信号数と同数に多段
結合することによって構成されるグリッチ防止回路であ
る。
て、上記に示すところの回路を入力信号数と同数に多段
結合することによって構成されるグリッチ防止回路であ
る。
作用 本発明によれば、簡素でかつ小規模な回路でグリッチ
の発生を防止することができ、特に複数の入力信号が存
在する複雑な回路においては、簡単な構成によりグリッ
チの発生を防止できると共に、従来技術に比べ画期的に
回路の小規模化を図ることができる。また、所望の信号
自身の立ち上がり時間についても最小に抑えることがで
き、回路の動作スピード的にも問題のないグリッチ防止
回路を得る。
の発生を防止することができ、特に複数の入力信号が存
在する複雑な回路においては、簡単な構成によりグリッ
チの発生を防止できると共に、従来技術に比べ画期的に
回路の小規模化を図ることができる。また、所望の信号
自身の立ち上がり時間についても最小に抑えることがで
き、回路の動作スピード的にも問題のないグリッチ防止
回路を得る。
実施例 以下、本発明の一実施例について図面を参照しながら
詳細に説明する。
詳細に説明する。
第１図は本発明の第一の実施例であるグリッチ防止回
路を示すものであり、２つのトランジスタ21,22及びOR
回路23によって構成される。
路を示すものであり、２つのトランジスタ21,22及びOR
回路23によって構成される。
２つのオーバーラップのない入力信号24,25において
入力信号24はドレインが相互結合されたトランジスタ対
21,22の片側トランジスタ21のソースに入力され、入力
信号25はトランジスタ対21,22の各々のゲートに入力さ
れるものとする。又、トランジスタ22のソースは接地電
位26に接続されている。トランジスタ対21,22の共通ド
レインの出力信号27及び入力信号25が、２入力のOR回路
23へ入力されることにより構成される。
入力信号24はドレインが相互結合されたトランジスタ対
21,22の片側トランジスタ21のソースに入力され、入力
信号25はトランジスタ対21,22の各々のゲートに入力さ
れるものとする。又、トランジスタ22のソースは接地電
位26に接続されている。トランジスタ対21,22の共通ド
レインの出力信号27及び入力信号25が、２入力のOR回路
23へ入力されることにより構成される。
次に、この回路の動作について詳細に説明する。第２
図にその動作を表わすタイミング波形図を示す。
図にその動作を表わすタイミング波形図を示す。
先ず、入力信号24が“L"レベル、入力信号25が“H"レ
ベルの場合、Ｐチャンネルトランジスタ21がオフ、Ｎチ
ャンネルトランジスタ22がオン状態となり、ドレイン出
力信号27は“L"レベル、OR回路23の出力信号28は“H"レ
ベルになる。次に、入力波形25が“L"レベルに変化した
場合、Ｐチャンネルトランジスタ21がオン、Ｎチャンネ
ルトランジスタ22がオフ状態となり、ドレイン出力信号
27は“L"レベルを維持する。よって出力信号28は“L"レ
ベルになる。一定時間経過後、入力信号24が“H"レベル
に変化すれば、ドレイン出力信号27もすぐに“H"レベル
に変化し出力信号28もその変化に応じて“H"レベルにな
る。そして、入力信号24が“L"レベルに変化すればドレ
イン出力信号27も“L"レベルに変化しようとする。しか
し、このドレイン出力信号27の変化は、トランジスタ21
がＰチャンネル型トランジスタであるためその特性上、
非常にゆるやかに進行する。このドレイン出力信号27が
“L"レベルに達するまでに、入力信号25が“H"レベルに
変化すれば出力信号28は“H"レベルに保持できる。
ベルの場合、Ｐチャンネルトランジスタ21がオフ、Ｎチ
ャンネルトランジスタ22がオン状態となり、ドレイン出
力信号27は“L"レベル、OR回路23の出力信号28は“H"レ
ベルになる。次に、入力波形25が“L"レベルに変化した
場合、Ｐチャンネルトランジスタ21がオン、Ｎチャンネ
ルトランジスタ22がオフ状態となり、ドレイン出力信号
27は“L"レベルを維持する。よって出力信号28は“L"レ
ベルになる。一定時間経過後、入力信号24が“H"レベル
に変化すれば、ドレイン出力信号27もすぐに“H"レベル
に変化し出力信号28もその変化に応じて“H"レベルにな
る。そして、入力信号24が“L"レベルに変化すればドレ
イン出力信号27も“L"レベルに変化しようとする。しか
し、このドレイン出力信号27の変化は、トランジスタ21
がＰチャンネル型トランジスタであるためその特性上、
非常にゆるやかに進行する。このドレイン出力信号27が
“L"レベルに達するまでに、入力信号25が“H"レベルに
変化すれば出力信号28は“H"レベルに保持できる。
このように若干のすき間を設けた２つの入力波形24,2
5において、第１の実施例の回路を用いて新たにドレイ
ン出力信号27を生成することにより、このドレイン出力
信号27と入力信号25がオーバーラップし、グリッチの発
生はなくなる。
5において、第１の実施例の回路を用いて新たにドレイ
ン出力信号27を生成することにより、このドレイン出力
信号27と入力信号25がオーバーラップし、グリッチの発
生はなくなる。
第３図はｎ個のタイミング的に連続したオーバーラッ
プのない入力信号31〜35に対する本発明の第２の実施例
であり、全入力信号31〜35に対してタイミング的に連続
した２入力ずつを順番に前記第１の実施例の回路36〜39
を（ｎ−１）個用いて、各々（ｎ−１）個のドレイン出
力信号40,41,42を生成し、これら全てのドレイン出力信
号40,41,42とタイミング的に最終の入力信号35の全ての
論理和を、OR回路43を用いて行うことにより構成され
る。
プのない入力信号31〜35に対する本発明の第２の実施例
であり、全入力信号31〜35に対してタイミング的に連続
した２入力ずつを順番に前記第１の実施例の回路36〜39
を（ｎ−１）個用いて、各々（ｎ−１）個のドレイン出
力信号40,41,42を生成し、これら全てのドレイン出力信
号40,41,42とタイミング的に最終の入力信号35の全ての
論理和を、OR回路43を用いて行うことにより構成され
る。
次に、第２の実施例の回路の動作について説明する。
第４図にその動作を表わすタイミング波形図を示す。
第４図にその動作を表わすタイミング波形図を示す。
本発明の第２の実施例の動作としては、前記第１の実
施例を示した動作と同様であり、ｎ個のタイミング的に
連続したオーバーラップのない入力波形に対しても、所
望のグリッチのない新たな出力波形を得ることができ
る。
施例を示した動作と同様であり、ｎ個のタイミング的に
連続したオーバーラップのない入力波形に対しても、所
望のグリッチのない新たな出力波形を得ることができ
る。
発明の効果 以上の説明でも明らかな様に、本発明によれば、従来
に比べ簡素でかつ回路規模が非常に小さく、かつ所望の
信号の遅延時間も非常に少ない効率的なグリッチ防止回
路を提供することができ、エレクトロニクス機器のシス
テムの簡素化，高密度化を図ることができる。
に比べ簡素でかつ回路規模が非常に小さく、かつ所望の
信号の遅延時間も非常に少ない効率的なグリッチ防止回
路を提供することができ、エレクトロニクス機器のシス
テムの簡素化，高密度化を図ることができる。
第１図は本発明のグリッチ防止回路の第１の実施例の回
路図、第２図はその動作を示すタイミング波形図、第３
図は本発明のグリッチ防止回路の第２の実施例の回路
図、第４図はその動作を示すタイミング波形図、第５図
は従来技術によるグリッチ防止回路図、第６図はその動
作を示すタイミング波形図、第７図は従来技術による複
数の入力信号に対するグリッチ防止回路図を示すもので
ある。 1,2,7,8,9,10,24,25,31,32,33,34,35……入力端子、5,1
6,28,44……出力信号、6,13,14,15,23,43……OR回路、2
1……Ｐチャンネル型トランジスタ、22……Ｎチャンネ
ル型トランジスタ、26……接地端子、27,40,41,42……
ドレイン出力端子。
路図、第２図はその動作を示すタイミング波形図、第３
図は本発明のグリッチ防止回路の第２の実施例の回路
図、第４図はその動作を示すタイミング波形図、第５図
は従来技術によるグリッチ防止回路図、第６図はその動
作を示すタイミング波形図、第７図は従来技術による複
数の入力信号に対するグリッチ防止回路図を示すもので
ある。 1,2,7,8,9,10,24,25,31,32,33,34,35……入力端子、5,1
6,28,44……出力信号、6,13,14,15,23,43……OR回路、2
1……Ｐチャンネル型トランジスタ、22……Ｎチャンネ
ル型トランジスタ、26……接地端子、27,40,41,42……
ドレイン出力端子。
Claims (2)
- 【請求項１】ドレインが相互に接続されたＰ型MOSトラ
ンジスタおよびＮ型MOSトランジスタと、 前記Ｐ型MOSトランジスタのソースに接続された第１の
入力端子と、 前記Ｐ型MOSトランジスタおよび前記Ｎ型MOSトランジス
タのゲートに接続された第２の入力端子と、 前記Ｎ型MOSトランジスタのソースに接続された接地電
位と、 前記Ｐ型MOSトランジスタおよびＮ型MOSトランジスタの
ドレインと、前記第２の入力端子とを入力とするOR回路
と、 前記OR回路の出力に接続された出力端子とを有すること
を特徴とするグリッチ防止回路。 - 【請求項２】単位回路がｎ個（ｎは２以上の自然数）接
続され（ｎ＋１）本の入力端子を有するグリッチ防止回
路であって、 ｋ個目（ｋ≦ｎ、ｋは自然数）の前記単位回路は、ドレ
インが相互に接続されたＰ型MOSトランジスタおよびＮ
型MOSトランジスタと、前記Ｐ型MOSトランジスタのソー
スに接続されたｋ本目の入力端子と、前記Ｐ型MOSトラ
ンジスタおよび前記Ｎ型MOSトランジスタのゲートに接
続された（ｋ＋１）本目の入力端子と、前記Ｎ型MOSト
ランジスタのソースに接続された接地電位とを有し、 １個目から（ｎ−１）個目までの前記単位回路のＰ型MO
SトランジスタおよびＮ型MOSトランジスタのドレイン
と、（ｎ＋１）本目の入力端子とを入力とするOR回路
と、 前記OR回路の出力に接続された出力端子とを有すること
を特徴とするグリッチ防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014135A JP2616086B2 (ja) | 1990-01-23 | 1990-01-23 | グリッチ防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014135A JP2616086B2 (ja) | 1990-01-23 | 1990-01-23 | グリッチ防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03217114A JPH03217114A (ja) | 1991-09-24 |
| JP2616086B2 true JP2616086B2 (ja) | 1997-06-04 |
Family
ID=11852699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014135A Expired - Lifetime JP2616086B2 (ja) | 1990-01-23 | 1990-01-23 | グリッチ防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616086B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157639A (en) * | 1981-03-24 | 1982-09-29 | Toshiba Corp | Semiconductor circuit |
-
1990
- 1990-01-23 JP JP2014135A patent/JP2616086B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03217114A (ja) | 1991-09-24 |
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