JPH04298889A

JPH04298889A - 半導体記憶装置

Info

Publication number: JPH04298889A
Application number: JP3047172A
Authority: JP
Inventors: Tetsuya Sakaniwa; 徹哉坂庭; Takeshi Shibazaki; 柴崎　武
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-03-13
Filing date: 1991-03-13
Publication date: 1992-10-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関し
、特にその記憶データの初期化に関する。

【０００２】

【従来の技術】図４は画面表示装置等に用いられる従来
のＳ（スタティック）ＲＡＭの構成を示すブロック図で
ある。同図に示すように、インバータの交差接続により
構成されるスタティック型の複数のメモリセル１（１ａ
〜１ｅ）が１対のビット線対３ａ，バー３ａ間に形成さ
れており、それぞれ選択トランジスタ２（２ａ〜２ｅ）
を介してビット線３ａに接続され、選択トランジスタ２
′（２ａ′〜２ｅ′）を介してビット線バー３ａに接続
されている。各選択トランジスタ２ａ（２ａ′）〜２ｅ
（２ｅ′）のゲートはそれぞれワード線４ａ〜４ｅに接
続されている。また、ビット線３ａ，バー３ａそれぞれ
に、ソースが電源ＶＣＣに接続されたＰチャネルプリチ
ャージトランジスタ９，９′が接続され、これらのトラ
ンジスタ９，９′のゲートにプリチャージ信号ＳＰが印
加される。

【０００３】また、ビット線３ａの一端は電位固定用ト
ランジスタ１１を介して接地され、このトランジスタ１
１のゲートに初期化信号Ｓ０がインバータ１２を介して
印加される。なお、図４では詳細に図示していないが、
ビット線対３ｂ，バー３ｂ〜３ｅ，バー３ｅ間もビット
線対３ａ，バー３ａ間と同様に、メモリセル１，選択ト
ランジスタ２，プリチャージトランジスタ９（９′），
電位固定用トランジスタ１１及びインバータ１２が形成
される。

【０００４】ワード線４（４ａ〜４ｅ）はアドレスデコ
ーダ５に接続される。アドレスデコーダ５はビット線イ
ネーブル信号ＳＥ，アドレス信号ＡＤ及び初期化信号を
取り込み、これらの信号ＳＥ，ＡＤ及びＳ０に基づき、
選択的にワード線４を活性化（Ｈレベル）したり、全ワ
ード線４を活性化したりする。

【０００５】図５は図４で示したアドレスデコーダ５の
内部構成を示す回路図である。同図に示すように、アド
レス信号ＡＤが分割されて、アドレスデコーダ５の内部
のＮＡＮＤゲート１４（１４ａ〜１４ｄ）の一方入力と
してそれぞれ取り込まれる。これらのＮＡＮＤゲート１
４の他方入力として初期化信号Ｓ０が共通に取り込まれ
る。そして、これらのＮＡＮＤゲート１４（１４ａ〜１
４ｄ）の出力がそれぞれＮＡＮＤゲート１５（１５ａ〜
１５ｄ）の一方入力となり、これらのＮＡＮＤゲート１
５の他方入力として初期化信号Ｓ０が共通に取り込まれ
る。

【０００６】また、ＡＮＤゲート１３（１３ａ〜１３ｅ
）が別途設けられ、これらのＡＮＤゲート１３はそれぞ
れＮＡＮＤゲート１４及びＮＡＮＤゲート１５の出力の
うち、選択的に４出力を入力信号として取り込むととも
に、ビット線イネーブル信号ＳＥを共通の入力信号とし
て取り込む。そして、これらのＡＮＤゲート１３（１３
ａ〜１３ｅ）の出力がそれぞれワード線４（４ａ〜４ｅ
）に接続される。

【０００７】図６は上記構成のＳＲＡＭの読み出し動作
時、書き込み動作時及び定常状態時を示すタイミング図
である。

【０００８】定常状態時は、図６（ｃ）　に示すように
、ビット線イネーブル信号ＳＥをＬレベルに設定する。すると、ＡＮＤゲート１３（１３ａ〜１３ｅ）の出力は
ＮＡＮＤゲート１４及び１５の出力値にかかわらず、す
べてＬレベルとなるため、全ワード線４（４ａ〜４ｅ）
が非活性（Ｌレベル）となる。その結果、全選択トラン
ジスタ２及び２′（２ａ〜２ｅ及び２ａ′〜２ｅ′）が
オフするため、すべてのメモリセル１がビット線対３，
３′から電気的に遮断され、すべてのメモリセル１に格
納された記憶データが保持される。なお、定常状態時に
おいて、プリチャージ信号ＳＰはＬレベルに固定され、
ビット線３，３′は電源レベルにプリチャージされる。

【０００９】以下、書き込み時及び読み出し時のＳＲＡ
Ｍの動作を図６を参照しつつ説明する。なお、以下に述
べる読み出し時及び書き込み時にけるＳＲＡＭの動作中
に記載するビット線対３，バー３は、ビット線対３ａ，
バー３ａ〜３ｅ，バー３ｅのうち、図示しないビット線
対選択手段により選択されたビット線対を意味する。

【００１０】書き込み状態時は、図６（ａ）　に示すよ
うに、プリチャージ信号ＳＰをＨレベルに固定しプリチ
ャージは行わない。そして、図示しない書き込み回路に
より、ビット線対３，バー３それぞれにデータ設定を行
う。このとき、ビット線３とビット線バー３とにはそれ
ぞれ論理的に反転したデータが与えられる。

【００１１】そして、アドレス信号ＡＤを設定した後、
ビット線イネーブル信号ＳＥをＬ→Ｈに立ち上げる。す
ると、アドレスデコーダ５はアドレス信号ＡＤに基づき
、デコード処理を行い、ワード線４を選択的にＨレベル
にする。例えばワード線４ｃが選択された場合、選択ト
ランジスタ２ｃ及び２ｃ′がオンし、メモリセル１ｃと
ビット線対３，バー３とが電気的に接続されることによ
り、ビット線対３，バー３に設定されたデータがメモリ
セル１ｃの記憶データとして書き込まれる。その後、書
き込みが完了すると、ビット線イネーブル信号ＳＥをＨ
→Ｌに立ち下げ、全ワード線４を非活性にしてすべての
メモリセル１をビット線対３，バー３から電気的に遮断
し定常状態に戻す。

【００１２】読み出し状態時は、図６（ｂ）　に示すよ
うに、まず、プリチャージ信号ＳＰをＬに立ち下げ、プ
リチャージトランジスタ９，９′をオンさせビット線３
，バー３の電位を電源レベルにプリチャージした後、プ
リチャージ信号ＳＰをＨに立ち上げプリチャージを終了
する。

【００１３】そして、アドレス信号ＡＤを設定して後、
ビット線イネーブル信号ＳＥをＬ→Ｈに立ち上げる。す
ると、アドレスデコーダ５はアドレス信号ＡＤに基づき
、デコード処理を行い、ワード線４を選択的にＨレベル
にする。例えばワード線４ｂが選択された場合、選択ト
ランジスタ２ｂ及び２ｂ′がオンし、メモリセル１ｂと
ビット線対３，バー３とが電気的に接続されることによ
り、メモリセル１ｂに格納された記憶データがビット線
対３，バー３に出力される。このとき、ビット線３とビ
ット線バー３とにはそれぞれ論理的に反転したデータが
出力されことになる。その後、読み出し動作が完了する
と、ビット線イネーブル信号ＳＥをＨ→Ｌに立ち下げ、
全ワード線４を非活性にしてすべてのメモリセル１をビ
ット線対３，バー３から電気的に遮断し定常状態に戻す
。

【００１４】なお、上記定常状態時、書き込み時及び読
み出し時において、初期化信号Ｓ０はＨレベルに固定さ
れている。

【００１５】図７は図４及び図５で示したＳＲＡＭの初
期化動作を示したタイミング図である。以下、同図を参
照しつつその初期化動作の説明をする。

【００１６】まず、プリチャージ信号ＳＰをＬに立ち下
げ、プリチャージトランジスタ９，９′をオンさせ、図
示しないビット線選択手段により選択されたビット線３
ａ，バー３ａの電位を電源レベルにプリチャージした後
、プリチャージ信号ＳＰをＨに立ち上げプリチャージを
終了する。

【００１７】そして、ビット線イネーブル信号ＳＥをＬ
→Ｈに立ち上げるとともに、初期化信号Ｓ０（図７では
図示せず）をＨ→Ｌに立ち下げる。すると、アドレスデ
コーダ５のすべてのＮＡＮＤゲート１４の出力がＨに固
定されるとともに、すべてのＮＡＮＤゲート１５の出力
がＨに固定される。その結果、すべてのＡＮＤゲート１
３の出力がＨレベルとなり、すべてのワード線４が活性
化するため、すべての選択トランジスタ２及び２′がオ
ンし、ビット線対３ａ，バー３ａ間のすべてのメモリセ
ル１とビット線対３ａ，バー３ａとが電気的に接続され
る。

【００１８】そして、これと同時に、電位固定用トラン
ジスタ１１がオンすることにより、ビット線３ａをＬレ
ベル、ビット線バー３ａをＨレベルに設定したデータが
与えられることにより、１対のビット線対３ａ，バー３
ａ間のすべてのメモリセル１にＬが書き込まれ初期化さ
れる。

【００１９】その後、初期化信号Ｓ０をＨに戻し、１対
のビット線対３ａ，バー３ａ間のすべてのメモリセル１
の初期化動作を終了し、以下、同様にして、順次選択さ
れたビット線対３ｂ，バー３ｂ間〜３ｅ，バー３ｅ間の
メモリセル１に対する初期化動作を実行していくことに
より、初期化動作は完了する。。

【００２０】

【発明が解決しようとする課題】従来のＳＲＡＭ等の半
導体記憶装置は以上のように構成されており、その初期
化動作を、１対のビット線対間に形成された全メモリセ
ル１に対し一括して行うため、各メモリセル１に付随す
る容量の総和が無視できないレベルになるため、電位固
定用トランジスタ１１の駆動能力を大きくする必要性が
ある。このため、電位固定用トランジスタ１１のトラン
ジスタサイズが大きくなり、チップ面積が大きくなるこ
とにより、集積度を損ねるという問題点があった。

【００２１】また、初期化動作は書き込み動作でも読み
出し動作でもない特殊な動作であるため、上記構成のＳ
ＲＡＭを制御するＣＰＵ等の制御装置は、初期化動作命
令という余分な動作制御を行う分、その制御に負担がか
かってしまうという問題点があった。

【００２２】この発明は上記問題点を解決するためにな
されたもので、集積度を損ねることなく、初期化動作を
比較的簡単な制御により実行させることができる半導体
記憶装置を得ることを目的とする。

【００２３】

【課題を解決するための手段】この発明にかかる半導体
記憶装置は、ビット線と、前記ビット線に対応して設け
られた複数のメモリセルとを備え、前記ビット線に付随
した容量値に対し前記メモリセル個々に付随した容量値
が無視できるレベルであり、前記複数のメモリセルすべ
ての記憶データを所定の値に設定する初期化動作を、前
記ビット線に前記所定の値を指示する初期化電位を設定
した後、前記ビット線に設定された前記初期化電位を維
持しながら、前記複数のメモリセルを１単位毎に順次、
前記ビット線に電気的に接続することにより行っている
。

【００２４】

【作用】この発明においては、初期化動作を、ビット線
に所定の値を指示する初期化電位を設定した後、ビット
線に設定された初期化電位を維持しながら、複数のメモ
リセルを１単位毎に順次、ビット線に電気的に接続する
ことにより行っている。

【００２５】上記初期化動作において、ビット線に所定
の値を指示する初期化電位を設定した後、最初に選択さ
れたメモリセルをビット線に電気的に接続するまでの動
作は書き込み動作にほぼ等しく、ビット線に設定された
初期化電位を維持しながら、２番目以降に選択されたメ
モリセルをビット線に接続する動作は、プリチャージ動
作を伴わない読み出し動作に等しい。

【００２６】

【実施例】図１はこの発明の一実施例であるＳＲＡＭの
構成を示すブロック図である。同図に示すように、図４
で示した従来例に比べ、電位固定用のトランジスタ１１
，インバータ１２及び初期化信号Ｓ０が取り除かれた。また、図１において、２１はビット線３ａ（バー３ａ）
に付随する容量を模式的に示したキャパシタであり、容
量値Ｃ１を有している。一方、２２，２２′はメモリセ
ル１（１ａ〜１ｅ）のノードＮ１，Ｎ２にそれぞれに付
随する容量を模式的に示したキャパシタであり、その容
量値は共にＣ２（＜＜Ｃ１）である。なお、図１では詳
細に図示していないが、ビット線対３ｂ，バー３ｂ〜３
ｅ，バー３ｅ間もビット線対３ａ，バー３ａ間と同様に
構成されている。また、他の構成は後述するアドレスデ
コーダ５０の内部構成が異なる以外は、図４で示した従
来構成と同様であるため、説明は省略する。

【００２７】図２はアドレスデコーダ５０の内部構成を
示す回路図である。同図に示すように、アドレス信号Ａ
Ｄが分割されて、アドレスデコーダ５０の内部のインバ
ータ２３（２３ａ〜２３ｄ）の入力としてそれぞれ取り
込まれる。そして、これらのインバータ２３（２３ａ〜
２３ｄ）の出力がそれぞれインバータ２４（２４ａ〜２
４ｄ）の入力となる。

【００２８】また、ＡＮＤゲート１３（１３ａ〜１３ｅ
）が別途設けられ、これらのＡＮＤゲート１３はそれぞ
れインバータ２３及びインバータ２４の出力のうち、選
択的に４出力を入力信号として取り込むとともに、ビッ
ト線イネーブル信号ＳＥを共通の入力信号として取り込
む。そして、これらのＡＮＤゲート１３（１３ａ〜１３
ｅ）の出力がワード線４（４ａ〜４ｅ）に接続される。

【００２９】図３は図１及び図２で示したＳＲＡＭの初
期化動作を示すタイミング図である。以下、同図を参照
しつつその初期化動作の説明をする。

【００３０】まず、プリチャージ信号ＳＰをＬに立ち下
げ、プリチャージトランジスタ９，９′をオンさせビッ
ト線３，バー３の電位を電源レベルにプリチャージした
後、プリチャージ信号ＳＰをＨに立ち上げプリチャージ
を終了する。

【００３１】そして、図示しないビット線選択手段によ
り、ビット線対３ａ，バー３ａを選択するとともに、図
示しないアドレス発生手段により、ワード線４ａの選択
を指示するアドレス信号ＡＤを設定した後、ビット線イ
ネーブル信号ＳＥをＬ→Ｈに立ち上げる。すると、アド
レスデコーダ５はアドレス信号ＡＤに基づき、デコード
処理を行い、ワード線４ａを選択的にＨレベルにする。すると、選択トランジスタ２ａ及び２ａ′がオンし、メ
モリセル１ａとビット線対３ａ，バー３ａとが電気的に
接続される。これと同時に図示しない書き込み回路によ
り、ビット線対３ａ，バー３ａそれぞれにＬ，Ｈのデー
タ設定を行う。

【００３２】このとき、メモリセル１ａの記憶データが
、初期化データのＬレベルと反転したデータであるＨレ
ベル（ノードＮ１の電位がＨ，ノードＮ２の電位がＬ）
を記憶していたとしても、ビット線３の電位はキャパシ
タＣ１，Ｃ２による電位分割により、ＶＣＣ・Ｃ１／（
Ｃ１＋Ｃ２）となるため、ほぼＬレベルとなる。したが
って、メモリセル１ａの記憶データがＬレベルである場
合はもちろん、Ｈレベルであっても、メモリセル１ａに
はＬレベルが書き込まれ初期化される。その後、ビット
線イネーブル信号ＳＥをＨ→Ｌに立ち下げメモリセル１
ａに対する初期化が完了する。

【００３３】次に、プリチャージ信号ＳＰをＨレベルに
固定したまま、アドレス発生手段により、ワード線４ｂ
の選択を指示するアドレス信号ＡＤを設定した後、ビッ
ト線イネーブル信号ＳＥをＬ→Ｈに立ち上げる。すると
、アドレスデコーダ５はアドレス信号ＡＤに基づき、デ
コード処理を行い、ワード線４ｂを選択的にＨレベルに
する。すると、選択トランジスタ２ｂ及び２ｂ′がオン
し、メモリセル１ｂとビット線対３ａ，バー３ａとが電
気的に接続される。このとき、ビット線対３ａ，バー３
ａに対するプリチャージ動作及び書き込みデータ設定動
作が共に行われていないため、ビット線対３ａ，バー３
ａはメモリセル１ａの初期化時に設定されたＬ，Ｈレベ
ルを維持している。

【００３４】したがって、メモリセル１ｂの記憶データ
が、初期化データのＬレベルと反転したデータであるＨ
レベルを記憶していたとしても、メモリセル１ａに対す
る初期化時と同様、ビット線３の電位はキャパシタＣ１
，Ｃ２による電位分割により、ＶＣＣ・Ｃ１／（Ｃ１＋
Ｃ２）となり、ほぼＬレベルを維持するため、メモリセ
ル１ｂにはＬレベルが書き込まれ初期化される。その後
、ビット線イネーブル信号ＳＥをＨ→Ｌに立ち下げメモ
リセル１ｂに対する初期化が完了する。

【００３５】以降、ビット線対３ａ，バー３ａに対しプ
リチャージ動作、書き込みデータ設定動作を行うことな
く、その電位を維持しながら、順次、ワード線４ｃ，４
ｄ，４ｅの選択を指示するアドレス信号ＡＤをアドレス
デコーダ５０に与えることにより、ビット線対３ａ，バ
ー３ａに接続されたメモリセル１ｃ，１ｄ，１ｅに対す
る初期化動作を行い、ビット線対３ａ，バー３ａに接続
された全メモリセル１に対する初期化が完了する。

【００３６】以降、ビット線対３ｂ，バー３ｂ〜ビット
線対３ｅ，バー３ｅをビット線選択手段により選択しな
がら、ビット線対３ａ，バー３ａに接続されたメモリセ
ル１の初期化動作と同様な初期化動作を行うことにより
、すべてのメモリセル１に対する初期化動作が完了する
。

【００３７】なお、定常状態時、読み出し時及び書き込
み時における動作は、従来と同様であるため、説明は省
略する。

【００３８】このように、この実施例のＳＲＡＭは、最
初に選択されたワード線に接続されたメモリセルに対し
てのみ、０書き込み動作を行い、以降は、ビット線対３
，バー３に対するプリチャージ動作、書き込みデータ設
定動作を行うことなくビット線対３，バー３の電位レベ
ルを維持しながら、順次、ワード線を選択するという、
プリチャージ動作を伴わない読み出し動作を行うことに
より、ビット線に付随したキャパシタ２１とメモリセル
１に付随したキャパシタ２２（２２′）との容量差に基
づくキャパシタ２１，２２の電位分割作用を利用して、
全メモリセルに対する初期化動作を正常に行っている。

【００３９】したがって、この実施例のＳＲＡＭは、初
期化動作を０書き込み動作とプリチャージ動作を伴わな
い読み出し動作との組合せで行うことができるため、こ
の構成のＳＲＡＭを制御するＣＰＵ等の制御装置は、特
に初期化動作命令という余分な動作制御を行わないで済
む分、その制御負担が軽減する。

【００４０】また、従来、初期化動作に用いられていた
、比較的形成面積の大きな電位固定用トランジスタ等が
不要になる分、回路の集積度の向上を図ることができる
効果がある。

【００４１】なお、この実施例ではＳＲＡＭを示したが
、これに限定されず、ＤＲＡＭ等であっても、ビット線
とビット線に対応して設けられた複数のメモリセルとを
備え、ビット線に付随した容量値に対しメモリセル個々
に付随した容量値が無視できるレベルの半導体記憶装置
すべてに、この発明は適用可能である。

【００４２】

【発明の効果】以上説明したように、この発明の半導体
記憶装置によれば、初期化動作を、ビット線に所定の値
を指示する初期化電位を設定した後、最初に選択された
メモリセルをビット線に電気的に接続するまでの動作（
書き込み動作にほぼ等しい動作）と、ビット線に設定さ
れた初期化電位を維持しながら、２番目以降に選択され
たメモリセルをビット線に接続する動作（プリチャージ
動作を伴わない読み出し動作に等しい動作）とで行うこ
とができる。

【００４３】その結果、この発明の半導体記憶装置を制
御する装置は、その初期化動作制御を書き込み動作及び
読み出し動作の組合せで行えるため、その制御負担は軽
減される効果がある。また、従来のように高い駆動能力
でビット線の電位を設定するための形成面積の大きいト
ランジスタ等を設ける必要がなくなる分、集積度が向上
する効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例であるＳＲＡＭの構成を示
すブロック図である。

【図２】図１で示したアドレスデコーダの内部を示す回
路図である。

【図３】この発明の一実施例であるＳＲＡＭの初期化動
作を示すタイミング図である。

【図４】従来のＳＲＡＭの構成を示すブロック図である
。

【図５】図４で示したアドレスデコーダの内部を示す回
路図である。

【図６】従来のＳＲＡＭの定常，読み出し及び書き込み
動作を示すタイミング図である。

【図７】従来のＳＲＡＭの初期化動作を示すタイミング
図である。

【符号の説明】

１（１ａ〜１ｅ）　　　　　　　　　　　　　　メモリ
セル２（２ａ〜２ｅ）　　　　　　　　　　　　　　選
択トランジスタ２′（２ａ′〜２ｅ′）　　　　　　　
　選択トランジスタ３（３ａ〜３ｅ）　　　　　　　　
　　　　　　ビット線バー３（バー３ａ〜バー３ｅ）　
　ビット線４（４ａ〜４ｅ）　　　　　　　　　　　　
　　ワード線２１　　　　　　　　　　　　　　　　　
　　　　　　　　　ビット線に付随するキャパシタ２２，２２′　　　　　　　　　　　　　　　　　　メ
モリセルに付随するキャパシタ

Claims

【特許請求の範囲】

【請求項１】　　ビット線と、前記ビット線に対応して
設けられた複数のメモリセルとを備え、前記ビット線に
付随した容量値に対し前記メモリセル個々に付随した容
量値が無視できるレベルの半導体記憶装置において、前
記複数のメモリセルすべての記憶データを所定の値に設
定する初期化動作を、前記ビット線に前記所定の値を指
示する初期化電位を設定した後、前記ビット線に設定さ
れた前記初期化電位を維持しながら、前記複数のメモリ
セルを１単位毎に順次、前記ビット線に電気的に接続す
ることにより行うことを特徴をする半導体記憶装置。