JP5920035B2 - 半導体メモリおよびシステム - Google Patents

Description

本発明は、半導体メモリおよび半導体メモリが搭載されるシステムに関する。

ＳＲＡＭ（Static Random Access Memory）において、メモリセルにデータを書き込む書き込み動作時に、メモリセルの電源線をフローティング状態に設定することで、メモリセルにデータを書き込みやすくする手法が提案されている（例えば、特許文献１参照。）。また、メモリセルからデータを読み出す読み出し動作時に、電源電圧をブーストした電圧をメモリセルの電源線に供給することで、メモリセルからデータを読み出しやすくする手法が提案されている（例えば、特許文献２参照。）。さらに、書き込み動作時に、メモリセルの一対のインバータの電源電圧を、書き込みデータの論理に応じて互いに相違させることで、メモリセルにデータを書き込みやすくする手法が提案されている（例えば、特許文献３参照。）。

特開２００７−４９６０号公報 特開２０１０−２８７２８７号公報 特開２００９−１３４８５５号公報

しかしながら、共通の回路を用いて、書き込み動作時にメモリセルの電源電圧を低下させてメモリセルにデータを書き込みやすくし、読み出し動作時にメモリセルの電源電圧を上昇させてメモリセルからデータを読み出しやすくする手法は提案されていない。換言すれば、書き込み動作と読み出し動作とに共通の回路を用いて、書き込み動作の時間および読み出し動作の時間をともに短縮する手法は提案されていない。

１つの側面では、本発明の目的は、書き込み動作と読み出し動作とに共通の回路を用いて、書き込み動作の時間および読み出し動作の時間をともに短縮することである。

本発明の一形態では、半導体メモリは、データを保持する保持部と、保持部の入出力ノードをビット線に接続する第１スイッチとを有するメモリセルと、保持部の電源端子に電源電圧を供給する電源供給部とを備え、電源供給部は、一端が電源端子に接続されるキャパシタと、メモリセルの非アクセス時に、一端を第１電圧に設定する第１設定回路と、メモリセルの非アクセス時に、キャパシタの他端を第２電圧に設定する第２設定回路と、メモリセルからデータを読み出す読み出し動作時に、他端を第２電圧より高い第３電圧に設定する第３設定回路と、メモリセルにデータを書き込む書き込み動作時に、他端を第２電圧より低い第４電圧に設定する第４設定回路とを備えている。

書き込み動作と読み出し動作とに共通の電源供給部を用いて、書き込み動作の時間および読み出し動作の時間をともに短縮できる。

一実施形態における半導体メモリの例を示している。 図１に示した半導体メモリの動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図３に示した半導体メモリの回路の例を示している。 図４に示したアシスト回路の例を示している。 図５に示したアシスト回路の動作の例を示している。 図３に示した電圧生成回路の例を示している。 図３に示した半導体メモリの動作の例を示している。 図８に示した最初の書き込み動作および最初の読み出し動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図１０に示したアシスト回路の動作の例を示している。 別の実施形態における半導体メモリの例を示している。 図１２に示したアシスト回路の動作の例を示している。 別の実施形態における半導体メモリの例を示している。 別の実施形態における半導体メモリの例を示している。 図１５に示したｐＭＯＳトランジスタの動作の例を示している。 別の実施形態における半導体メモリの例を示している。 別の実施形態における半導体メモリの例を示している。 別の実施形態における半導体メモリの例を示している。 図１から図１９に示した実施形態の半導体メモリが搭載されるシステムの例を示している。

以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｂ”が付いている信号は、負論理を示している。二重の四角印は、外部端子を示している。外部端子は、例えば、半導体マクロの端子、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。信号が伝達される端子および信号線には、信号名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、ＳＲＡＭ（Static Random Access Memory）である。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、メモリセルＭＣと、メモリセルＭＣに接続されたビット線ＢＬおよびワード線ＷＬと、電源供給部ＰＳＵとを有している。

メモリセルＭＣは、データを保持するラッチＬＴと、ラッチＬＴの一方の入出力ノードＳＮをビット線ＢＬに接続する転送トランジスタＴ１とを有している。例えば、ラッチＬＴは、データを保持する保持部の一例である。例えば、転送トランジスタＴ１は、ゲートをワード線ＷＬに接続したｎＭＯＳトランジスタであり、スイッチの一例である。

例えば、ラッチＬＴは、一対のＣＭＯＳインバータを有しており、一方のＣＭＯＳインバータの出力は他方のインバータの入力に接続されている。ＣＭＯＳインバータのハイレベル側の電源端子ＰＳは電源線ＶＤＤＣを介して電流供給部ＰＳＵに接続されている。ＣＭＯＳインバータのロウレベル側の電源端子は接地線ＶＳＳに接続されている。

なお、半導体メモリＭＥＭは、複数のメモリセルＭＣ、複数のワード線ＷＬおよび複数のビット線ＢＬを有していてもよい。この場合、ワード線ＷＬの配線方向に並ぶメモリセルＭＣが共通のワード線ＷＬに接続され、ビット線ＢＬの配線方向に並ぶメモリセルＭＣが共通のビット線ＢＬに接続される。また、メモリセルＭＣは、ラッチＬＴの他方の入出力ノードに接続される転送トランジスタを有していてもよい。この場合、メモリセルＭＣは、相補のビット線対に接続される。

電源供給部ＰＳＵは、キャパシタＣ１と、設定回路ＶＳＥＴ１、設定回路ＶＳＥＴ２、設定回路ＶＳＥＴ３および設定回路ＶＳＥＴ４とを有している。キャパシタＣ１の一端であるノードＮＤ１は、設定回路ＶＳＥＴ１に接続され、電源線ＶＤＤＣを介してラッチＬＴの電源端子ＰＳに接続されている。キャパシタＣ１の他端であるノードＮＤ２は、設定回路ＶＳＥＴ２、ＶＳＥＴ３、ＶＳＥＴ４に接続されている。

設定回路ＶＳＥＴ１は、メモリセルの非アクセス時に、ノードＮＤ１を電圧Ｖ１に設定する。例えば、設定回路ＶＳＥＴ１は、電圧Ｖ１が供給される電圧線Ｖ１を、メモリセルＭＣの非アクセス時にノードＮＤ１に接続し、電圧線Ｖ１とノードＮＤ１との接続を、メモリセルＭＣのアクセス時に遮断するスイッチを含んでいる。スイッチは、ソースが電圧線Ｖ１に接続され、ドレインがノードＮＤ１に接続され、メモリセルＭＣの非アクセス時にゲートでロウレベルを受け、メモリセルＭＣのアクセス時にゲートでハイレベルを受けるｐＭＯＳトランジスタを含んでいてもよい。

例えば、メモリセルＭＣの非アクセス時の期間は、メモリセルＭＣに対する書き込み動作および読み出し動作が実行されていないスタンバイ期間である。メモリセルＭＣのアクセス時の期間は、メモリセルＭＣに対する書き込み動作またはメモリセルＭＣに対する読み出し動作が実行される期間である。

設定回路ＶＳＥＴ２は、メモリセルの非アクセス時に、キャパシタＣ１の他端であるノードＮＤ２を電圧Ｖ２に設定する。例えば、設定回路ＶＳＥＴ２は、電圧Ｖ２が供給される電圧線Ｖ２を、メモリセルＭＣの非アクセス時にノードＮＤ２に接続し、電圧線Ｖ２とノードＮＤ２との接続を、メモリセルＭＣのアクセス時に遮断するスイッチを含んでいる。スイッチは、ソースが電圧線Ｖ２に接続され、ドレインがノードＮＤ２に接続され、メモリセルＭＣの非アクセス時にゲートでハイレベルを受け、メモリセルＭＣのアクセス時にゲートでロウレベルを受けるｎＭＯＳトランジスタを含んでいてもよい。

設定回路ＶＳＥＴ３は、メモリセルＭＣからのデータの読み出し時に、ノードＮＤ２を電圧Ｖ２より高い電圧Ｖ３に設定する。例えば、設定回路ＶＳＥＴ３は、電圧Ｖ３が供給される電圧線Ｖ３を、メモリセルＭＣからのデータの読み出し時にノードＮＤ２に接続し、電圧線Ｖ３とノードＮＤ２との接続を、メモリセルＭＣの非アクセス時に遮断するスイッチを含んでいる。スイッチは、ソースが電圧Ｖ３に接続され、ドレインがノードＮＤ２に接続され、メモリセルＭＣの非アクセス時にゲートでハイレベルを受け、メモリセルＭＣからのデータの読み出し時にゲートでロウレベルを受けるｐＭＯＳトランジスタを含んでいてもよい。

設定回路ＶＳＥＴ４は、メモリセルＭＣへのデータの書き込み時に、ノードＮＤ２を電圧Ｖ２より低い電圧Ｖ４に設定する。例えば、設定回路ＶＳＥＴ４は、電圧Ｖ４が供給される電圧線Ｖ４を、メモリセルＭＣへのデータの書き込み時にノードＮＤ２に接続し、電圧線Ｖ４とノードＮＤ２との接続を、メモリセルＭＣの非アクセス時に遮断するスイッチを含んでいる。スイッチは、ソースが電圧線Ｖ４に接続され、ドレインがノードＮＤ２に接続され、メモリセルＭＣの非アクセス時にゲートでロウレベルを受け、メモリセルＭＣへのデータの書き込み時にゲートでハイレベルを受けるｎＭＯＳトランジスタを含んでいてもよい。

例えば、設定回路ＶＳＥＴ１、ＶＳＥＴ２、ＶＳＥＴ３、ＶＳＥＴ４の動作は、半導体メモリＭＥＭ内の動作制御回路により制御される。なお、設定回路ＶＳＥＴ１、ＶＳＥＴ２、ＶＳＥＴ３、ＶＳＥＴ４の動作は、半導体メモリＭＥＭの外部から供給される制御信号により制御されてもよい。例えば、電圧Ｖ１、Ｖ３は電源電圧であり、電圧Ｖ４は接地電圧ＶＳＳであり、電圧Ｖ２は電圧Ｖ４より高く電圧Ｖ３より低い電圧である。電源電圧は、半導体メモリＭＥＭの電源端子を介して供給されてもよく、電源端子に供給される外部電源電圧を用いて半導体メモリＭＥＭの内部で生成されてもよい。

図２は、図１に示した半導体メモリＭＥＭの動作の例を示している。この例では、まず、半導体メモリＭＥＭの外部から書き込みコマンドＷＲが供給され、メモリセルＭＣにデータを書き込む書き込み動作ＷＯＰが実行される（図２（ａ、ｂ）。次に、半導体メモリＭＥＭの外部から読み出しコマンドＲＤが供給され、メモリセルＭＣからデータを読み出す読み出し動作ＲＯＰが実行される（図２（ｃ、ｄ）。

例えば、半導体メモリＭＥＭは、書き込み動作ＷＯＰおよび読み出し動作ＲＯＰが実行されていないスタンバイ期間ＳＴＢＹ（メモリセルＭＣの非アクセス期間）に、ビット線ＢＬをハイレベルにプリチャージする（図２（ｅ））。換言すれば、スタンバイ期間ＳＴＢＹは、ビット線ＢＬがプリチャージされている期間に対応する。スタンバイ期間ＳＴＢＹでは、ノードＮＤ１の電圧、電源電圧ＶＤＤＣおよび電源端子ＰＳの電圧は、設定回路ＶＳＥＴ１により電圧Ｖ１に設定され、ノードＮＤ２は、設定回路ＶＳＥＴ２により電圧Ｖ２に設定される（図２（ｆ））。

半導体メモリＭＥＭは、書き込みコマンドＷＲに応答して、ビット線ＢＬのプリチャージ動作を解除し、ビット線ＢＬに書き込みデータ（この例ではロウレベル）を供給する（図２（ｇ））。半導体メモリＭＥＭは、書き込みコマンドＷＲに応答して、設定回路ＶＳＥＴ１によるノードＮＤ１への電圧Ｖ１の出力を停止し、ノードＮＤ１をフローティング状態に設定する。また、半導体メモリＭＥＭは、設定回路ＶＳＥＴによるノードＮＤ２への電圧Ｖ２の出力を停止し、設定回路ＶＳＥＴ４によりノードＮＤ２を電圧Ｖ４に低下させる（図２（ｈ））。

キャパシタＣ１の容量カップリングの作用により、ノードＮＤ２の電圧Ｖ２から電圧Ｖ４への低下に追従して、ノードＮＤ１の電圧、電源線ＶＤＤＣの電圧および電源端子ＰＳの電圧は低下する（図２（ｉ））。なお、実際の動作では、メモリセルＭＣの電源端子ＰＳに供給される電圧は、キャパシタＣ１の容量値と電源線ＶＤＤＣの負荷容量値とによる容量分割に応じて決まる。このため、電圧Ｖ１と電源端子ＰＳの電圧との差（すなわち、電源端子ＰＳの電圧の降下量）は、電圧Ｖ２と電圧Ｖ４との差より小さい。

次に、半導体メモリＭＥＭは、ワード線ＷＬをハイレベルに設定する（図２（ｊ））。ハイレベルのワード線ＷＬにより、図１に示した転送トランジスタＴ１はオンし、ビット線ＢＬは、メモリセルＭＣの入出力ノードＳＮに接続される。そして、この例では、ビット線ＢＬのロウレベルがメモリセルＭＣに書き込まれ、図１に示した入出力ノードＳＮはロウレベルに設定される。すなわち、ラッチＬＴにロウレベルのデータが書き込まれる。

この際、電源電圧ＶＤＤＣは、スタンバイ期間ＳＴＢＹの電圧Ｖ１より低下しているため、ラッチＬＴのデータ保持能力は低下している。このため、電源電圧ＶＤＤＣが電圧Ｖ１に設定される場合に比べて書き込みデータをラッチＬＴに書き込みやすくでき、書き込み特性を向上できる。また、書き込みデータをラッチＬＴに書きやすいため、書き込み動作ＷＯＰの時間を、電源電圧ＶＤＤＣが電圧Ｖ１に設定される場合に比べて短縮できる。

この後、半導体メモリＭＥＭは、ワード線ＷＬをロウレベルに設定し、ビット線ＢＬと入出力ノードＳＮとの接続を解除し、ビット線ＢＬをハイレベルにプリチャージする（図２（ｋ、ｌ））。半導体メモリＭＥＭは、設定回路ＶＳＥＴ１によりノードＮＤ１を電圧Ｖ１に設定する（図２（ｍ））。また、半導体メモリＭＥＭは、設定回路ＶＳＥＴ４によりノードＮＤ２への電圧Ｖ４の出力を停止し、設定回路ＶＳＥＴ２によりノードＮＤ２を電圧Ｖ２に設定する（図２（ｎ））。そして、書き込み動作ＷＯＰが完了し、半導体メモリＭＥＭはスタンバイ期間ＳＴＢＹになる（図２（ｏ））。

スタンバイ期間ＳＴＢＹでは、ラッチＬＴの電源電圧ＶＤＤＣは、書き込み動作ＷＯＰ時より高い電圧Ｖ１に設定される。このため、ラッチＬＴのデータ保持能力は、書き込み動作ＷＯＰ時に比べて向上する。

次に、半導体メモリＭＥＭは、読み出しコマンドＲＤに応答して、設定回路ＶＳＥＴ１によるノードＮＤ１への電圧Ｖ１の出力を停止し、ノードＮＤ１をフローティング状態に設定する。また、半導体メモリＭＥＭは、設定回路ＶＳＥＴ２によるノードＮＤ２への電圧Ｖ２の出力を停止し、設定回路ＶＳＥＴ３によりノードＮＤ２を電圧Ｖ３に上昇させる（図２（ｐ））。

キャパシタＣ１の容量カップリング作用により、ノードＮＤ１の電圧、電源線ＶＤＤＣの電圧および電源端子ＰＳの電圧は、ノードＮＤ２の電圧Ｖ２から電圧Ｖ３への上昇に追従して、上昇する（図２（ｑ））。なお、実際の動作では、キャパシタＣ１の容量値と電源線ＶＤＤＣの負荷容量値による容量分割により、電源端子ＰＳの電圧と電圧Ｖ１との差（すなわち、電源端子ＰＳの電圧上昇量）は、電圧Ｖ３と電圧Ｖ２との差より小さい。

半導体メモリＭＥＭは、ビット線ＢＬのプリチャージ動作を解除し、ワード線ＷＬをハイレベルに設定する（図２（ｒ））。ハイレベルのワード線ＷＬにより、図１に示した転送トランジスタＴ１がオンし、メモリセルＭＣの入出力ノードＳＮの電圧（この例では、ロウレベル）がビット線ＢＬに伝達される（図２（ｓ））。すなわち、メモリセルＭＣに保持されているデータがビット線ＢＬに読み出される。

この際、電源電圧ＶＤＤＣは、スタンバイ期間ＳＴＢＹの電圧Ｖ１より上昇しているため、ラッチＬＴによる入出力ノードＳＮの駆動能力はスタンバイ期間ＳＴＢＹに比べて上昇している。このため、ラッチＬＴが保持しているロウレベルに応じて、ビット線ＢＬの電圧は迅速に下降する。読み出し動作ＲＯＰにおいて、電源電圧ＶＤＤＣをスタンバイ期間ＳＴＢＹの電圧Ｖ１より上昇させ、ビット線ＢＬの電圧を迅速に下降させることで、電源電圧ＶＤＤＣ０が電圧Ｖ１に設定される場合に比べて、読み出しデータの論理を迅速に判定できる。この結果、読み出し動作ＲＯＰの時間を短縮できる。

なお、メモリセルＭＣにハイレベルが保持されている場合、読み出し動作ＲＯＰにおいて、ビット線ＢＬの電圧がプリチャージ電圧から変化しないことに基づいて、読み出しデータの論理がロウレベルであることが判定される。

メモリセルＭＣからのデータの読み出し後、半導体メモリＭＥＭは、ワード線ＷＬをロウレベルに設定し、ビット線ＢＬと入出力ノードＳＮとの接続を解除し、ビット線ＢＬをハイレベルにプリチャージする（図２（ｔ、ｕ））。半導体メモリＭＥＭは、設定回路ＶＳＥＴ１によりノードＮＤ１を電圧Ｖ１に設定する（図２（ｖ））。また、半導体メモリＭＥＭは、設定回路ＶＳＥＴ３によるノードＮＤ２への電圧Ｖ３の出力を停止し、設定回路ＶＳＥＴ２によりノードＮＤ２を電圧Ｖ２に設定する（図２（ｗ））。そして、読み出し動作ＲＯＰが完了し、半導体メモリＭＥＭはスタンバイ期間ＳＴＢＹになる（図２（ｘ））。

以上、この実施形態では、半導体メモリＭＥＭは、電流供給部ＰＳＵを用いて、ラッチＬＴの電源電圧ＶＤＤＣを、書き込み動作ＷＯＰ時に低下させ、読み出し動作ＲＯＰ時に上昇させる。これにより、書き込み動作ＷＯＰと読み出し動作ＲＯＰとで共通の電流供給部ＰＳＵを用いて、メモリセルＭＣにデータを書き込みやすくでき、メモリセルＭＣからデータを読み出しやすくできる。例えば、書き込み動作ＷＯＰと読み出し動作ＲＯＰとで共通に使用されるキャパシタＣ１を用いて、メモリセルＭＣにデータを書き込みやすくでき、メモリセルＭＣからデータを読み出しやすくできる。この結果、書き込み動作ＷＯＰの時間を短縮でき、読み出し動作ＲＯＰの時間を短縮できる。

例えば、電圧Ｖ１、Ｖ３を、半導体メモリＭＥＭの外部から供給される外部電源電圧に設定し、電圧Ｖ４を接地電圧ＶＳＳに設定することで、外部電源電圧以外の特別の電源電圧を用いることなく、ラッチＬＴの電源電圧ＶＤＤＣを生成できる。これにより、電圧Ｖ１、Ｖ３、Ｖ４を生成する回路を半導体メモリＭＥＭから削除でき、半導体メモリＭＥＭの回路規模を削減できる。

図３は、別の実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、ＳＲＡＭである。半導体メモリＭＥＭは、ワードデコーダＷＤＥＣ、電圧生成回路ＶＧＥＮ、制御回路ＣＴＲＬ、プリチャージ回路ＰＲＥ、メモリセルアレイＭＣＡ、コラムスイッチＣＳＷ、アシスト回路ＡＳＴ、コラムデコーダＣＤＥＣ、センスアンプＳＡ、ライトアンプＷＡおよびデータ入出力回路ＤＩＯを有している。

例えば、メモリセルアレイＭＣＡは、マトリックス状に配置された複数のメモリセルＭＣを有している。図３の横方向に配列されるメモリセルＭＣは、ワード線ＷＬに接続され、図３の縦方向に配列されるメモリセルＭＣは、ビット線対ＢＬ、ＢＬＢに接続されている。ビット線対ＢＬ、ＢＬＢは、データ線の一例である。メモリセルＭＣの例は、図４に示す。

ワードデコーダＷＤＥＣは、書き込みコマンドまたは読み出しコマンドに応答して、アドレス信号ＡＤにより示されるワード線ＷＬの１つを選択し、選択したワード線ＷＬを所定の期間ハイレベルに設定する。コラムデコーダＣＤＥＣは、は、書き込みコマンドまたは読み出しコマンドに応答して、アドレス信号ＡＤにより示されるコラムスイッチＣＳＷをオンするためのコラム選択信号を所定の期間ハイレベルに設定する。例えば、ワード線ＷＬは、アドレス信号ＡＤの上位側のビットを用いて選択され、コラムスイッチはアドレス信号ＡＤの下位側のビットを用いて選択される。コラムスイッチＣＳＷは、コラム選択信号のハイレベル期間に、対応するビット線対ＢＬ、ＢＬＢをセンスアンプＳＡおよびライトアンプＷＡに接続する。コラムスイッチＣＳＷの例は、図４に示す。

プリチャージ回路ＰＲＥは、ビット線対ＢＬ、ＢＬＢをプリチャージ電圧線（例えば、電源線ＶＤＤ）に接続する複数のスイッチを有している。プリチャージ回路ＰＲＥは、メモリセルＭＣがアクセスされないスタンバイ期間に、スイッチをオンし、ビット線対ＢＬ、ＢＬＢをプリチャージ電圧線に接続する。スタンバイ期間は、書き込み動作と読み出し動作とが実行されない期間であり、全てのワード線ＷＬがロウレベルに非活性化されている期間である。

アシスト回路ＡＳＴは、電圧ＶＡと、制御回路ＣＴＲＬからのタイミング信号とを受け、メモリセルアレイＭＣＡに供給する電源電圧ＶＤＤＣを生成する。例えば、電圧ＶＡは、接地電圧ＶＳＳより高く、電源電圧ＶＤＤより低い。この実施形態では、電源電圧ＶＤＤＣは、ビット線対ＢＬ、ＢＬＢ毎に生成される。アシスト回路ＡＳＴは、電源供給部の一例である。アシスト回路ＡＳＴの例は、図５に示す。

センスアンプＳＡは、読み出し動作時に動作し、コラムスイッチＣＳＷにより選択されるビット線対ＢＬ、ＢＬＢの電圧差（すなわち、読み出しデータの信号量）を差動増幅し、メモリセルＭＣに保持されているデータの論理を判定する。センスアンプＳＡは、判定したデータの論理をデータ入出力回路ＤＩＯに出力する。ライトアンプＷＡは、書き込み動作時に動作し、データ入出力回路ＤＩＯから受ける書き込みデータの信号量を増幅し、相補のデータ信号としてコラムスイッチＣＳＷを介してビット線ＢＬ、ＢＬＢに出力する。

データ入出力回路ＤＩＯは、読み出し動作時にセンスアンプＳＡにより判定される読み出しデータの論理を、データ端子Ｉ／Ｏに出力する。また、データ入出力回路ＤＩＯは、書き込み動作時にデータ端子Ｉ／Ｏで受ける書き込みデータの論理をライトアンプＷＡに出力する。電圧生成回路ＶＧＥＮは、アシスト回路ＡＳＴに供給する電圧ＶＡを生成する。電圧生成回路ＶＧＥＮの例は、図６に示す。

制御回路ＣＴＲＬは、クロック信号ＣＬＫおよびコマンド信号ＲＷを受け、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣ、プリチャージ回路ＰＲＥ、アシスト回路ＡＳＴ、センスアンプＳＡ、ライトアンプＷＡおよびデータ入出力回路ＤＩＯの動作をそれぞれ制御する複数種のタイミング信号を生成する。制御回路ＣＴＲＬは、ロウレベルのコマンド信号ＲＷを受けているときに、クロック信号ＣＬＫの立ち上がりエッジに同期して書き込み動作を実行するためのタイミング信号を生成する。制御回路ＣＴＲＬは、ハイレベルのコマンド信号ＲＷを受けているときに、クロック信号ＣＬＫの立ち上がりエッジに同期して読み出し動作を実行するためのタイミング信号を生成する。なお、制御回路ＣＴＲＬは、コマンド信号ＲＷに加えて、例えば、半導体メモリＭＥＭを有効にするチップセレクト信号を受けて動作してもよい。これにより、書き込み動作および読み出し動作のいずれも実行されないクロックサイクル（スタンバイサイクル）を実現できる。

図４は、図３に示した半導体メモリＭＥＭの例を示している。図４は、メモリセルアレイＭＣＡの一部に対応して設けられるコラムスイッチＣＳＷ、アシスト回路ＡＳＴ（ＡＳＴ０、ＡＳＴ１）、センスアンプＳＡおよびライトアンプＷＡを示している。

各メモリセルＭＣ（ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１）は、相補の入出力ノードＳＮ、ＳＮＢを有するラッチＬＴと、入出力ノードＳＮ、ＳＮＢにソース・ドレインの一方が接続された一対の転送トランジスタＴ１、Ｔ２とを有している。転送トランジスタＴ１、Ｔ２は、入出力ノードＳＮ、ＳＮＢをビット線ＢＬ、ＢＬＢに接続する第１スイッチの一例である。ラッチＬＴは、データを保持する保持部の一例である。

ラッチＬＴは、一対のＣＭＯＳインバータを有している。出力が入出力ノードＳＮに接続されたＣＭＯＳインバータは、負荷トランジスタＬ１および駆動トランジスタＤ１を有している。出力が入出力ノードＳＮＢに接続されたＣＭＯＳインバータは、負荷トランジスタＬ２および駆動トランジスタＤ２を有している。すなわち、メモリセルＭＣは、６トランジスタタイプのスタティックメモリセルである。

負荷トランジスタＬ１、Ｌ２は、ｐＭＯＳトランジスタである。転送トランジスタＴ１、Ｔ２および駆動トランジスタＤ１、Ｄ２は、ｎＭＯＳトランジスタである、負荷トランジスタＬ１、Ｌ２のソースである電源端子ＰＳは、電源線ＶＤＤＣ（ＶＤＤＣ０、ＶＤＤＣ１）に接続されている。駆動トランジスタＤ１、Ｄ２のソースは、接地線ＶＳＳに接続されている。

図４の縦方向に並ぶ各メモリセルＭＣの入出力ノードＳＮは、転送トランジスタＴ１を介して共通のビット線ＢＬ（ＢＬ０、ＢＬ１）に接続されている。また、図４の縦方向に並ぶ各メモリセルＭＣの入出力ノードＳＮＢは、転送トランジスタＴ２を介して共通のビット線ＢＬＢ（ＢＬ０Ｂ、ＢＬ１Ｂ）に接続されている。図４の縦方向に並ぶメモリセルＭＣの電源端子ＰＳは、共通の電源線ＶＤＤＣ（ＶＤＤＣ０、ＶＤＤＣ１）に接続されている。すなわち、この実施形態では、電源電圧ＶＤＤＣは、図４の縦方向に並ぶメモリセルＭＣの列毎に供給される。

アシスト回路ＡＳＴ０は、電源線ＶＤＤＣ０を介してビット線対ＢＬ０、ＢＬ０Ｂに接続されるメモリセルＭＣの列の電源端子ＰＳに接続されている。アシスト回路ＡＳＴ０は、コラム選択信号ＣＯＬ０、ＣＯＬ０Ｂ、アクセス信号ＲＷおよび電圧ＶＡを受け、電源電圧ＶＤＤＣ０を生成する。アシスト回路ＡＳＴ１は、電源線ＶＤＤＣ１を介してビット線対ＢＬ１、ＢＬ１Ｂに接続されるメモリセルＭＣの列の電源端子ＰＳに接続されている。アシスト回路ＡＳＴ１は、コラム選択信号ＣＯＬ１、ＣＯＬ１Ｂ、アクセス信号ＲＷおよび電圧ＶＡを受け、電源電圧ＶＤＤＣ１を生成する。

例えば、コラムスイッチＣＳＷは、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを含むＣＭＯＳ伝達ゲートを有している。ＣＭＯＳ伝達ゲートは、ｎＭＯＳトランジスタのソースとｐＭＯＳトランジスタのソースとを互いに接続し、ｎＭＯＳトランジスタのドレインとｐＭＯＳトランジスタのドレインとを互いに接続している。コラムスイッチＣＳＷのｎＭＯＳトランジスタのゲートは、コラム選択信号ＣＯＬ（ＣＯＬ０、ＣＯＬ１）を受けている。コラムスイッチＣＳＷのｐＭＯＳトランジスタのゲートは、コラム選択信号ＣＯＬの論理レベルと反対の論理レベルに設定されるコラム選択信号ＣＯＬＢ（ＣＯＬ０Ｂ、ＣＯＬ１Ｂ）を受けている。

コラムスイッチＣＳＷは、対応するコラム選択信号ＣＯＬがハイレベルで、対応するコラム選択信号ＣＯＬＢがロウレベルのときにオンし、ビット線対ＢＬ、ＢＬＢをデータ線対ＤＴ、ＤＴＢに接続する。コラムスイッチＣＳＷは、対応するコラム選択信号ＣＯＬがロウレベルで、対応するコラム選択信号ＣＯＬＢがハイレベルのときにオフし、ビット線対ＢＬ、ＢＬＢとデータ線対ＤＴ、ＤＴＢとの接続を遮断する。

コラム選択信号ＣＯＬ、ＣＯＬＢは、コラムスイッチＣＳＷをオンさせる制御信号の一例である。図３に示した制御回路ＣＴＲＬおよびコラムデコーダＣＤＥＣは、コラムスイッチＣＳＷをオンさせるコラム選択信号ＣＯＬ、ＣＯＬＢを生成する制御部の一例である。コラムスイッチＣＳＷは、ビット線対ＢＬ、ＢＬＢをデータ線対ＤＴ、ＤＴＢに接続する第２スイッチの一例である。

センスアンプＳＡおよびライトアンプＷＡは、所定数のビット線対ＢＬ、ＢＬＢに共通に設けられている。そして、センスアンプＳＡおよびライトアンプＷＡに接続されるビット線対ＢＬ、ＢＬＢの１つが、コラムスイッチＣＳＷにより選択される。

図５は、図４に示したアシスト回路ＡＳＴ０、ＡＳＴ１の例を示している。電源電圧ＶＤＤＣ０を生成するアシスト回路ＡＳＴ０と、電源電圧ＶＤＤＣ１を生成するアシスト回路ＡＳＴ１とは、互いに同様の回路である。このため、電源電圧ＶＤＤＣ０を生成するアシスト回路ＡＳＴ０について説明する。

アシスト回路ＡＳＴ０は、キャパシタＣ１、ｐＭＯＳトランジスタＴＰ１、ＴＰ２、ｎＭＯＳトランジスタＴＮ１、ＴＮ２、ナンドゲートＮＡＮＤ、インバータＩＶおよびアンド回路ＡＮＤを有している。

キャパシタＣ１は、一端を電源線ＶＤＤＣ０に接続し、他端をノードＮＤ０に接続している。ナンドゲートＮＡＮＤは、ハイレベルのコラム選択信号ＣＯＬ０およびハイレベルのアクセス信号ＲＷを受けている期間に、読み出しパルス信号ＲＰ０Ｂをロウレベルに設定する。アンド回路ＡＮＤは、ハイレベルのコラム選択信号ＣＯＬ０およびインバータＩＶを介してロウレベルのアクセス信号ＲＷを受けている期間に、書き込みパルス信号ＷＰ０をハイレベルに設定する。

ｐＭＯＳトランジスタＴＰ１は、ソースを電源線ＶＤＤに接続し、ドレインを電源線ＶＤＤＣ０に接続し、ゲートでコラム選択信号ＣＯＬ０を受けている。ｐＭＯＳトランジスタＴＰ１は、ゲートでロウレベルのコラム選択信号ＣＯＬ０を受けている期間にオンし、電源線ＶＤＤＣ０を電源線ＶＤＤに接続する。ロウレベルのコラム選択信号ＣＯＬ０は、対応するメモリセルＭＣがアクセスされない期間に生成される。ｐＭＯＳトランジスタＴＰ１は、メモリセルＭＣの非アクセス時に、キャパシタＣ１の一端を電源電圧ＶＤＤに設定する第１設定回路の一例である。

ｎＭＯＳトランジスタＴＮ１は、ソースを電圧線ＶＡに接続し、ドレインをノードＮＤ０に接続し、ゲートでコラム選択信号ＣＯＬ０Ｂを受けている。ｎＭＯＳトランジスタＴＮ１は、ゲートでハイレベルのコラム選択信号ＣＯＬ０Ｂを受けている期間にオンし、キャパシタＣ１の他端であるノードＮＤ０を電圧線ＶＡに接続する。ハイレベルのコラム選択信号ＣＯＬ０Ｂは、対応するメモリセルＭＣがアクセスされない期間に生成される。ｎＭＯＳトランジスタＴＮ１は、メモリセルＭＣの非アクセス時に、キャパシタＣ１の他端を電圧ＶＡに設定する第２設定回路の一例である。

ｐＭＯＳトランジスタＴＰ２は、ソースを電源線ＶＤＤに接続し、ドレインをノードＮＤ０に接続し、ゲートで読み出しパルス信号ＲＰ０Ｂを受けている。ｐＭＯＳトランジスタＴＰ２は、読み出し動作時にロウレベルに設定される読み出しパルス信号ＲＰ０Ｂを受けてオンし、ノードＮＤ０を電源電圧ＶＤＤに設定する。ｐＭＯＳトランジスタＴＰ２は、メモリセルＭＣからの読み出し時に、キャパシタＣ１の他端であるノードＮＤ０を電圧ＶＡより高い電源電圧ＶＤＤに設定する第３設定回路の一例である。

ｎＭＯＳトランジスタＴＮ２は、ソースを接地線ＶＳＳに接続し、ドレインをノードＮＤ０に接続し、ゲートで書き込みパルス信号ＷＰ０を受けている。ｎＭＯＳトランジスタＴＮ２は、書き込み動作時にハイレベルに設定される書き込みパルス信号ＷＰ０を受けてオンし、ノードＮＤ０を接地電圧ＶＳＳに設定する。ｎＭＯＳトランジスタＴＮ２は、メモリセルＭＣへのデータの書き込み時に、キャパシタＣ１の他端であるノードＮＤ０を電圧ＶＡより低い接地電圧ＶＳＳに設定する第４設定回路の一例である。アシスト回路ＡＳＴ０、ＡＳＴ１の動作の例は、図６、図７および図８に示す。

図６は、図５に示したアシスト回路ＡＳＴ０、ＡＳＴ１の動作の例を示している。図６では、信号のロウレベルを”０”で示し、信号のハイレベルを”１”で示している。

この実施形態では、スタンバイ期間ＳＴＢＹは、クロック信号ＣＬＫがロウレベルの期間であり、アクセス信号ＲＷの論理レベルはロウレベルまたはハイレベルのいずれでもよい。スタンバイ期間ＳＴＢＹには、コラム選択信号ＣＯＬ０、ＣＯＬ１は、ともにロウレベルに設定され、コラム選択信号ＣＯＬ０Ｂ、ＣＯＬ１Ｂは、ともにハイレベルに設定される。

図５に示した各ナンドゲートＮＡＮＤは、ロウレベルのコラム選択信号ＣＯＬ０、ＣＯＬ１を受け、読み出しパルス信号ＲＰ０Ｂ、ＲＰ１Ｂをハイレベルに設定する。これにより、各ｐＭＯＳトランジスタＴＰ２はオフする。図５に示した各アンド回路ＡＮＤは、ロウレベルのコラム選択信号ＣＯＬ０、ＣＯＬ１を受け、書き込みパルス信号ＷＰ０、ＷＰ１をロウレベルに設定する。これにより、各ｎＭＯＳトランジスタＴＮ２は、オフする。各ｎＭＯＳトランジスタＴＮ１は、ハイレベルのコラム選択信号ＣＯＬ０Ｂ、ＣＯＬ１Ｂを受けてオンし、ノードＮＤ０、ＮＤ１を電圧ＶＡに設定する。図５に示したｐＭＯＳトランジスタＴＰ１は、ロウレベルのコラム選択信号ＣＯＬ０、ＣＯＬ１を受けてオンし、各電源線ＶＤＤＣ０、ＶＤＤＣ１を電源線ＶＤＤに接続する。この結果、スタンバイ期間ＳＴＢＹ中、ノードＮＤ０、ＮＤ１は、電圧ＶＡに設定され、電源線ＶＤＤＣ０、ＶＤＤＣ１は、電源電圧ＶＤＤに設定される。

メモリセルＭＣ００またはＭＣ０１の書き込み動作が実行される場合、クロック信号ＣＬＫの立ち上がりエッジに対して、所定時間前にアクセス信号ＲＷがロウレベルに設定される。半導体メモリＭＥＭは、メモリセルＭＣ００またはＭＣ０１を示すアドレス信号ＡＤを受け、コラム選択信号ＣＯＬ０をハイレベルに設定し、コラム選択信号ＣＯＬ０Ｂをロウレベルに設定する。

アシスト回路ＡＳＴ０のｐＭＯＳトランジスタＴＰ１は、ハイレベルのコラム選択信号ＣＯＬ０を受けてオフする。これにより、電源線ＶＤＤＣ０は、電源電圧ＶＤＤにチャージされたフローティング状態になる。アシスト回路ＡＳＴ０のｎＭＯＳトランジスタＴＮ１は、ロウレベルのコラム選択信号ＣＯＬ０Ｂを受けてオフする。アシスト回路ＡＳＴ０のナンドゲートＮＡＮＤは、ロウレベルのアクセス信号ＲＷを受け、読み出しパルス信号ＲＰ０Ｂをハイレベルに維持する。これにより、ｐＭＯＳトランジスタＴＰ２のオフ状態は維持される。

アシスト回路ＡＳＴ０のアンド回路ＡＮＤは、ハイレベルのコラム選択信号ＣＯＬ０を受け、書き込みパルス信号ＷＰ０をハイレベルに設定する。これにより、アシスト回路ＡＳＴ０のｎＭＯＳトランジスタＴＮ２はオンし、ノードＮＤ０の電圧は、電圧ＶＡから接地電圧ＶＳＳに変化する（ＤＯＷＮ）。この結果、アシスト回路ＡＳＴ０のキャパシタＣ１の容量カップリングの作用により、電源電圧ＶＤＤＣ０は低下する（ＤＯＷＮ）。

メモリセルＭＣ００またはＭＣ０１の読み出し動作が実行される場合、クロック信号ＣＬＫの立ち上がりエッジに対して、所定時間前にアクセス信号ＲＷがハイレベルに設定される。半導体メモリＭＥＭは、メモリセルＭＣ００またはＭＣ０１を示すアドレス信号ＡＤを受け、書き込み動作と同様に、コラム選択信号ＣＯＬ０をハイレベルに設定し、コラム選択信号ＣＯＬ０Ｂをロウレベルに設定する。このため、書き込み動作時と同様に、アシスト回路ＡＳＴ０のｐＭＯＳトランジスタＴＰ１およびｎＭＯＳトランジスタＴＮ１はオフする。電源線ＶＤＤＣ０は、電源電圧ＶＤＤにチャージされたフローティング状態になる。

アシスト回路ＡＳＴ０のアンド回路ＡＮＤは、インバータＩＶを介してハイレベルのアクセス信号ＲＷを受け、書き込みパルス信号ＷＰ０をロウレベルに維持する。これにより、アシスト回路ＡＳＴ０のｎＭＯＳトランジスタＴＮ２のオフ状態は維持される。

アシスト回路ＡＳＴ０のナンドゲートＮＡＮＤは、ハイレベルのアクセス信号ＲＷを受け、読み出しパルス信号ＲＰ０Ｂをロウレベルに設定する。これにより、ｐＭＯＳトランジスタＴＰ２はオンし、ノードＮＤ０の電圧は、電圧ＶＡから電源電圧ＶＤＤに変化する（ＵＰ）。この結果、アシスト回路ＡＳＴ０のキャパシタＣ１の容量カップリングの作用により、電源電圧ＶＤＤＣ０は上昇する（ＵＰ）。

メモリセルＭＣ００またはＭＣ０１の書き込み動作または読み出し動作が実行され場合、コラム選択信号ＣＯＬ１は、ロウレベルに設定され、コラム選択信号ＣＯＬ１Ｂは、ハイレベルに設定される。このため、電源電圧ＶＤＤＣ１を生成するアシスト回路ＡＳＴ１は、スタンバイ期間ＳＴＢＹと同じ状態になり、ノードＮＤ１を電圧ＶＡに設定し、電源電圧ＶＤＤＣ１を電源電圧ＶＤＤに設定する。

一方、メモリセルＭＣ１０またはＭＣ１１の書き込み動作が実行される場合、アシスト回路ＡＳＴ１の動作は、メモリセルＭＣ００またはＭＣ０１の書き込み動作を実行するアシスト回路ＡＳＴ０の動作と同様である。すなわち、電源線ＶＤＤＣ１が、電源電圧ＶＤＤにチャージされた状態で、アシスト回路ＡＳＴ１のｎＭＯＳトランジスタＴＮ２がオンし、ノードＮＤ１の電圧は、電圧ＶＡから接地電圧ＶＳＳに変化する（ＤＯＷＮ）。そして、アシスト回路ＡＳＴ１のキャパシタＣ１の容量カップリングの作用により、電源電圧ＶＤＤＣ１は低下する（ＤＯＷＮ）。

メモリセルＭＣ１０またはＭＣ１１の読み出し動作が実行される場合、アシスト回路ＡＳＴ１の動作は、メモリセルＭＣ００またはＭＣ０１の読み出し動作を実行するアシスト回路ＡＳＴ０の動作と同様である。すなわち、電源線ＶＤＤＣ１が、電源電圧ＶＤＤにチャージされた状態で、アシスト回路ＡＳＴ１のｐＭＯＳトランジスタＴＰ２がオンし、ノードＮＤ１の電圧は、電圧ＶＡから電源電圧ＶＤＤに変化する（ＵＰ）。そして、アシスト回路ＡＳＴ１のキャパシタＣ１の容量カップリングの作用により、電源電圧ＶＤＤＣ１は上昇する（ＵＰ）。

メモリセルＭＣ１０またはＭＣ１１の書き込み動作または読み出し動作が実行される場合、コラム選択信号ＣＯＬ０は、ロウレベルに設定され、コラム選択信号ＣＯＬ０Ｂは、ハイレベルに設定される。このため、電源電圧ＶＤＤＣ０を生成するアシスト回路ＡＳＴ０は、スタンバイ期間ＳＴＢＹと同じ状態になり、ノードＮＤ０を電圧ＶＡに設定し、電源電圧ＶＤＤＣ０を電源電圧ＶＤＤに設定する。

図７は、図３に示した電圧生成回路ＶＧＥＮの例を示している。例えば、電圧生成回路ＶＧＥＮは、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続された抵抗Ｒ１、Ｒ２を有している。そして、電圧生成回路ＶＧＥＮは、抵抗Ｒ１、Ｒ２が接続される接続ノードＣＮから電圧ＶＡを生成する。例えば、抵抗Ｒ１の抵抗値は、抵抗Ｒ２の抵抗値より高く設定される。これにより、電圧ＶＡは、電源電圧ＶＤＤと接地電圧ＶＳＳの中間値（１／２ＶＤＤ）より低くなる。なお、電圧生成回路ＶＧＥＮは、図６の回路に限定されない。

図８は、図３に示した半導体メモリＭＥＭの動作の例を示している。図２および図６に示した動作と同様または同一の動作については、詳細な説明は省略する。この例では、書き込み動作ＷＯＰ、読み出し動作ＲＯＰ、書き込み動作ＷＯＰおよび読み出し動作ＲＯＰが順に実行される。書き込み動作ＷＯＰと読み出し動作ＲＯＰとの間および読み出し動作ＲＯＰと書き込み動作ＷＯＰとの間には、スタンバイ期間ＳＴＢＹが挿入される。スタンバイ期間ＳＴＢＹは、図２および図６に示したスタンバイ期間ＳＴＢＹと同様であり、電源電圧ＶＤＤＣ０、ＶＤＤＣ１は、電源電圧ＶＤＤに設定される。

半導体メモリＭＥＭは、クロック信号ＣＬＫの立ち上がりエッジに同期してロウレベルのアクセス信号ＲＷを受けるとき、書き込みコマンドＷＲを認識する。半導体メモリＭＥＭは、クロック信号の立ち上がりエッジに同期してハイレベルのアクセス信号ＲＷを受けるとき、読み出しコマンドＲＤを認識する。

例えば、最初の書き込み動作ＷＯＰおよび読み出し動作ＲＯＰでは、半導体メモリＭＥＭは、書き込みコマンドＷＲおよび読み出しコマンドＲＤとともに、図４に示したメモリセルＭＣ００にアクセスするためのアドレスＡＤを受ける（図８（ａ、ｂ））。次の書き込み動作ＷＯＰおよび読み出し動作ＲＯＰでは、半導体メモリＭＥＭは、書き込みコマンドＷＲおよび読み出しコマンドＲＤとともに、図４に示したメモリセルＭＣ１１にアクセスするためのアドレスＡＤを受ける（図８（ｃ、ｄ））。

図３に示したコラムデコーダＣＤＥＣは、書き込みコマンドＷＲに応答して、アドレス信号ＡＤにより示されるコラム選択信号ＣＯＬ０をハイレベルに設定し、アドレス信号ＡＤにより示されるコラム選択信号ＣＯＬ０Ｂをロウレベルに設定する（図８（ｅ））。図５に示したアシスト回路ＡＳＴ０は、ロウレベルのアクセス信号ＲＷを受け、コラム選択信号ＣＯＬ０がハイレベルの期間に書き込みパルス信号ＷＰ０をハイレベルに設定する（図８（ｆ））。これにより、図６に示したように、ノードＮＤ０の電圧が電圧ＶＡから低下し、電源線ＶＤＤＣ０の電圧が電源電圧ＶＤＤから低下する（図８（ｇ））。

そして、データが書き込まれるメモリセルＭＣ００に接続される電源電圧ＶＤＤＣ０が電源電圧ＶＤＤより低い状態で、書き込み動作ＷＯＰが実行される。ラッチＬＴに供給される電源電圧ＶＤＤＣ０が電源電圧ＶＤＤより低いため、ラッチＬＴのデータ保持能力は低下する。これにより、ラッチＬＴに保持されているデータの論理は反転しやすくなる。すなわち、図２に示した書き込み動作ＷＯＰと同様に、メモリセルＭＣ００にデータを書き込みやすくでき、書き込み動作ＷＯＰの時間を短縮できる。

一方、コラムデコーダＣＤＥＣは、アドレス信号ＡＤにより示されないコラム選択信号ＣＯＬ１をロウレベルに維持する。このため、アシスト回路ＡＳＴ１は、電源線ＶＤＤＣ１を電源電圧ＶＤＤに維持する（図８（ｈ））。したがって、電源線ＶＤＤＣ１に接続されるラッチＬＴのデータ保持能力は、スタンバイ期間ＳＴＢＹと同様である。

次に、コラムデコーダＣＤＥＣは、読み出しコマンドＲＤに応答して、コラム選択信号ＣＯＬ０をハイレベルに設定し、コラム選択信号ＣＯＬ０Ｂをロウレベルに設定する（図８（ｉ））。アシスト回路ＡＳＴ０は、ハイレベルのアクセス信号ＲＷを受け、コラム選択信号ＣＯＬ０がハイレベルの期間に読み出しパルス信号ＲＰ０Ｂをロウレベルに設定する（図８（ｊ））。これにより、図６に示したように、ノードＮＤ０の電圧が電圧ＶＡから上昇し（ＵＰ）、電源線ＶＤＤＣ０の電圧が電源電圧ＶＤＤから上昇する（図８（ｋ））。

そして、データが読み出されるメモリセルＭＣ００に接続される電源電圧ＶＤＤＣ０が電源電圧ＶＤＤより高い状態で、読み出し動作ＲＯＰが実行される。ラッチＬＴに供給される電源電圧ＶＤＤＣ０が電源電圧ＶＤＤより高いため、ラッチＬＴの駆動能力は高くなる。これにより、ラッチＬＴによりビット線ＢＬ０またはＢＬ０Ｂ（図４）の電圧をプリチャージレベルからロウレベルに下げやすくなる。すなわち、図２に示した読み出し動作ＲＯＰと同様に、メモリセルＭＣ００からデータを読み出しやすくでき、読み出し動作ＲＯＰの時間を短縮できる。
る。

一方、書き込み動作ＷＯＰと同様に、コラム選択信号ＣＯＬ１は、ロウレベルに維持されるため、アシスト回路ＡＳＴ１は、電源線ＶＤＤＣ１を電源電圧ＶＤＤに維持する（図８（ｌ））。したがって、電源線ＶＤＤＣ１に接続されるラッチＬＴの駆動能力は、スタンバイ期間ＳＴＢＹと同様である。

次の書き込みコマンドＷＲに応答して実行される書き込み動作ＷＯＰおよび次の読み出しコマンドＲＤに応答して実行される読み出し動作ＲＯＰは、アシスト回路ＡＳＴ１が動作することを除き、図８に示す最初の書き込み動作ＷＯＰおよび最初の読み出し動作ＲＯＰと同様である。

すなわち、次の書き込み動作ＷＯＰおよび次の読み出し動作ＲＯＰでは、コラム選択信号ＣＯＬ１がハイレベルに設定され、コラム選択信号ＣＯＬ０Ｂがロウレベルに設定される（図８（ｍ、ｎ））。アシスト回路ＡＳＴ１は、書き込みコマンドＷＲに応答して、書き込みパルス信号ＷＰ１をハイレベルに設定する（図８（ｏ））。これにより、図６に示したように、ノードＮＤ１の電圧が電圧ＶＡから低下し、電源線ＶＤＤＣ１の電圧が電源電圧ＶＤＤから低下する（図８（ｐ））。

そして、データが書き込まれるメモリセルＭＣ１１に接続される電源電圧ＶＤＤＣ１が電源電圧ＶＤＤより低い状態で、書き込み動作ＷＯＰが実行される。すなわち、ラッチＬＴのデータ保持能力が低い状態で書き込み動作ＷＯＰが実行されるため、メモリセルＭＣ１１にデータを書き込みやすくでき、書き込み動作ＷＯＰの時間を短縮できる。

また、アシスト回路ＡＳＴ１は、読み出しコマンドＲＤに応答して、読み出しパルス信号ＲＰ１Ｂをロウレベルに設定する（図８（ｑ））。これにより、図６に示したように、ノードＮＤ１の電圧が電圧ＶＡから上昇し、電源線ＶＤＤＣ１の電圧が電源電圧ＶＤＤから上昇する（図８（ｒ））。

そして、データが読み出されるメモリセルＭＣに接続される電源電圧ＶＤＤＣ１が電源電圧ＶＤＤより高い状態で、読み出し動作ＲＯＰが実行される。すなわち、ラッチＬＴの駆動能力が高い状態で読み出し動作ＲＯＰが実行されるため、メモリセルＭＣ１１からデータを読み出しやすくでき、読み出し動作ＲＯＰの時間を短縮できる。なお、電源線ＶＤＤＣ０は電源電圧ＶＤＤに維持されるため、電源線ＶＤＤＣ０に接続されるラッチＬＴのデータ保持能力および駆動能力は、スタンバイ期間ＳＴＢＹと同様である。

図９は、図８に示した最初の書き込み動作ＷＯＰおよび最初の読み出し動作ＲＯＰの例を示している。図８に示した動作と同様または同一の動作については、詳細な説明は省略する。図９は、図８に示した動作のうち、メモリセルＭＣ００の書き込み動作ＷＯＰおよび読み出し動作ＲＯＰを示している。

図５に示したアシスト回路ＡＳＴ０において、ｎＭＯＳトランジスタＴＮ２のソースが接地線ＶＳＳに接続されている場合、書き込みパルス信号ＷＰ０のハイレベルへの変化に応答して、ノードＮＤ０は、ｎＭＯＳトランジスタＴＮ２を介して接地線ＶＳＳに接続される。これにより、ノードＮＤ０の電圧は、電圧ＶＡから接地電圧ＶＳＳに低下する（図９（ａ））。

電源電圧ＶＤＤＣ０は、キャパシタＣ１の容量カップリングの作用により、ノードＮＤ０の電圧の低下に追従して、電源電圧ＶＤＤより低い値”ＶＤＤ−”になる。この際、図２と同様に、電源線ＶＤＤＣ０の負荷容量により、電源電圧ＶＤＤと電圧”ＶＤＤ−”との差ＶＤ１は、電圧ＶＡと接地電圧ＶＳＳとの差ＶＤ２より小さくなる。例えば、電源電圧ＶＤＤが１．０Ｖ、電圧ＶＡが０．２５Ｖに設定されるとき、電圧”ＶＤＤ−”は、０．９Ｖである。

書き込み動作ＷＯＰでは、図４に示したライトアンプＷＡは、ビット線ＢＬ０またはＢＬ０Ｂの一方をロウレベルに設定する（図９（ｂ））。ライトアンプＷＡは、ビット線ＢＬ０またはＢＬ０Ｂの他方をプリチャージレベルであるハイレベルに維持する。なお、図９では、ロウレベルのビット線ＢＬ０またはＢＬ０Ｂを示している。

論理０がメモリセルＭＣ００に書き込まれるとき、ビット線ＢＬ０はロウレベルに設定され、ビット線ＢＬ０Ｂはハイレベルに維持される。論理１がメモリセルＭＣ００に書き込まれるとき、ビット線ＢＬ０Ｂはロウレベルに設定され、ビット線ＢＬ０はハイレベルに維持される。他のメモリセルＭＣの書き込み動作ＷＯＰにおいても、論理０がメモリセルＭＣに書き込まれるとき、ビット線ＢＬがロウレベルに設定され、論理１がメモリセルＭＣに書き込まれるとき、ビット線ＢＬＢがロウレベルに設定される。

電源電圧ＶＤＤＣ０の低下により、メモリセルＭＣ００におけるラッチＬＴのデータ保持能力は低下するため、メモリセルＭＣにデータが書き込みやすくなる。これにより、ラッチＬＴの入出力ノードＳＮ（またはＳＮＢ）のハイレベル（ＶＤＤ）からロウレベル（ＶＳＳ）への変化は、電源電圧ＶＤＤＣ０がＶＤＤに設定される場合（破線）に比べて早くなる（図９（ｃ））。したがって、書き込み動作ＷＯＰの時間を、電源電圧ＶＤＤＣ０が電源電圧ＶＤＤに設定される場合に比べて短縮できる。

一方、図５に示したアシスト回路ＡＳＴ０において、ｐＭＯＳトランジスタＴＰ２のソースが電源線ＶＤＤに接続されている場合、読み出しパルス信号ＲＰ０Ｂのロウレベルへの変化に応答して、ノードＮＤ０は、ｐＭＯＳトランジスタＴＰ２を介して電源線ＶＤＤに接続される。これにより、ノードＮＤ０の電圧は、電圧ＶＡから電源電圧ＶＤＤに上昇する（図９（ｄ））。

電源電圧ＶＤＤＣ０は、キャパシタＣ１の容量カップリングの作用により、ノードＮＤ０の電圧の上昇に追従して、電源電圧ＶＤＤより高い値”ＶＤＤ＋”になる。この際、図２と同様に、電源線ＶＤＤＣ０の負荷容量により、電圧”ＶＤＤ＋”と電源電圧ＶＤＤとの差ＶＤ３は、電源電圧ＶＤＤと電圧ＶＡとの差ＶＤ４より小さくなる。例えば、電源電圧ＶＤＤが１．０Ｖ、電圧ＶＡが０．２５Ｖに設定されるとき、電圧”ＶＤＤ＋”は、１．２Ｖである。

読み出し動作ＲＯＰでは、メモリセルＭＣ００に接続されたワード線ＷＬ０（図４）がハイレベルに設定され、ラッチＬＴの入出力ノードＳＮはビット線ＢＬ０に接続され、ラッチＬＴの入出力ノードＳＮＢはビット線ＢＬ０Ｂに接続される。ビット線ＢＬ０、ＢＬ０Ｂは、読み出し動作ＲＯＰの前にハイレベルにプリチャージされている。これにより、ラッチＬＴによりロウレベルに駆動されている入出力ノードＳＮ（またはＳＮＢ）に接続されたビット線ＢＬ０（またはＢＬ０Ｂ）の電圧は低下する（図９（ｅ））。図９では、ロウレベルに駆動される入出力ノードＳＮ（またはＳＮＢ）に接続されるビット線ＢＬ０（またはＢＬ０Ｂ）を示している。

ビット線ＢＬ０（またはＢＬ０Ｂ）のロウレベルへの変化は、電源電圧ＶＤＤＣ０がＶＤＤに設定される場合（破線）に比べて早くなる。例えば、図４に示したセンスアンプＳＡは、ビット線対ＢＬ０、ＢＬ０Ｂの電圧差を差動増幅し、メモリセルＭＣ００に保持されているデータの論理を判定する。センスアンプＳＡは、ビット線ＢＬ０（またはＢＬ０Ｂ）のロウレベルへの変化速度が高いほど、メモリセルＭＣ００に保持されている論理を早く判定できる。したがって、読み出し動作ＲＯＰ時の電源電圧ＶＤＤＣ０を電源電圧ＶＤＤより高く設定することで、読み出し動作ＲＯＰの時間を、電源電圧ＶＤＤＣ０が電源電圧ＶＤＤに設定される場合に比べて短縮できる。

以上、この実施形態においても、図１および図２に示した実施形態と同様に、アシスト回路ＡＳＴにより、電源電圧ＶＤＤＣを、書き込み動作ＷＯＰ時に低下させ、読み出し動作ＲＯＰ時に上昇させることで、メモリセルＭＣにデータを書き込みやすくでき、メモリセルＭＣからデータを読み出しやすくできる。これにより、書き込み動作ＷＯＰと読み出し動作ＲＯＰとに共通のアシスト回路ＡＳＴを用いて、書き込み動作の時間を短縮でき、読み出し動作の時間を短縮できる。

さらに、電圧ＶＡは、図７に示した電圧生成回路ＶＧＥＮにより、電源電圧ＶＤＤと接地電圧ＶＳＳの中間値（１／２ＶＤＤ）より低い値に設定される。これにより、図９に示したように、書き込み動作ＷＯＰ時の電源電圧ＶＤＤＣ０の低下量ＶＤ１を、読み出し動作ＲＯＰ時の電源電圧ＶＤＤＣ０の上昇量ＶＤ３より小さくできる。したがって、書き込み動作ＷＯＰと読み出し動作ＲＯＰとで共通のアシスト回路ＡＳＴおよびキャパシタＣ１を用いて、書き込み動作ＷＯＰと読み出し動作ＲＯＰとでそれぞれ最適な値の電源電圧ＶＤＤＣを生成できる。

換言すれば、書き込み動作ＷＯＰ時に、低下量ＶＤ１を上昇量ＶＤ３より小さくすることで、電源電圧ＶＤＤＣ０の値が低くなりすぎることを防止でき、電源線ＶＤＤＣ０に接続され、アクセスされないラッチＬＴに保持されているデータが消失することを防止できる。読み出し動作ＲＯＰ時に、上昇量ＶＤ３を低下量ＶＤ１より大きくすることで、電源電圧ＶＤＤＣ０を、ラッチＬＴに供給可能な最大な値に設定可能になる。これにより、書き込み動作ＷＯＰの信頼性を確保しながら、ラッチＬＴによるビット線対ＢＬ、ＢＬＢの駆動能力を大きくできる。

これに対して、例えば、電圧ＶＡが電源電圧ＶＤＤと接地電圧ＶＳＳの中間値の場合、図９に示した下降量ＶＤ１と上昇量ＶＤ３とは、ほぼ同じになる。これにより、書き込み動作ＷＯＰ時の電源電圧ＶＤＤＣが低くなりすぎると、ラッチＬＴのデータ保持能力が低下し、電源線ＶＤＤＣに接続された他のメモリセルＭＣに保持されているデータが消失するおそれがある。また、電圧ＶＡが電源電圧ＶＤＤと接地電圧ＶＳＳの中間値の場合、書き込み動作ＷＯＰ時のデータの消失を防止するために、下降量ＶＤ１を小さくすると、上昇量ＶＤ３も小さくなる。これにより、読み出し動作ＲＯＰ時のラッチＬＴによるビット線対ＢＬ、ＢＬＢの駆動能力は小さくなり、読み出し動作ＲＯＰの時間の短縮効果は小さくなる。

書き込み動作ＷＯＰ時の電源電圧ＶＤＤＣの下降量ＶＤ１と、読み出し動作ＲＯＰ時の電源電圧ＶＤＤＣの上昇量ＶＤ３との差、または下降量ＶＤ１と上昇量ＶＤ３との比は、電圧ＶＡの値に応じて調整可能である。このため、メモリセルＭＣの電気的特性（データの書き込み特性およびデータの読み出し特性）に応じて、電圧ＶＡを設定することで、設計された半導体メモリＭＥＭに最適な下降量ＶＤ１と上昇量ＶＤ３とを設定できる。

上述したように、電圧ＶＡは、電源電圧ＶＤＤと接地電圧ＶＳＳの中間値より低い値に設定される。このため、図５に示したｐＭＯＳトランジスタＴＰ２のソースを電源線ＶＤＤに接続し、図５に示したｎＭＯＳトランジスタＴＮ２のソースを接地線ＶＳＳに接続することで、下降量ＶＤ１と上昇量ＶＤ３との比を最適な値に設定できる。換言すれば、電源線ＶＤＤおよび接地電圧ＶＳＳ以外の電圧を、ｐＭＯＳトランジスタＴＰ２およびｎＭＯＳトランジスタＴＮ２に供給することなく、下降量ＶＤ１と上昇量ＶＤ３との比を最適な値に設定できる。この結果、ｐＭＯＳトランジスタＴＰ２のソースまたはｎＭＯＳトランジスタＴＮ２のソースに供給する電圧を生成する回路を不要にできる。

図１０は、別の実施形態における半導体メモリＭＥＭの例を示している。図３から図９に示した実施形態の要素と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＲＡＭである。

この実施形態の半導体メモリＭＥＭは、複数のビット線対ＢＬ、ＢＬＢ（ＢＬ０、ＢＬ０ＢとＢＬ１、ＢＬ１Ｂ）に共通のアシスト回路ＡＳＴを有している。すなわち、アシスト回路ＡＳＴにより生成される電源電圧ＶＤＤＣは、ビット線対ＢＬ０、ＢＬ０Ｂに接続されたメモリセルＭＣ００、ＭＣ０１と、ビット線対ＢＬ１、ＢＬ１Ｂに接続されたメモリセルＭＣ１０、ＭＣ１１とに共通に供給される。

半導体メモリＭＥＭのその他の構成は、図３と同様である。すなわち、この実施形態の半導体メモリＭＥＭは、図３と同様のワードデコーダＷＤＥＣ、電圧生成回路ＶＧＥＮ、制御回路ＣＴＲＬ、プリチャージ回路ＰＲＥ、メモリセルアレイＭＣＡ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、センスアンプＳＡ、ライトアンプＷＡおよびデータ入出力回路ＤＩＯを有している。

例えば、アシスト回路ＡＳＴは、図５に示したアシスト回路ＡＳＴ０と同様である。すなわち、アシスト回路ＡＳＴは、図５に示したキャパシタＣ１、ｐＭＯＳトランジスタＴＰ１、ＴＰ２、ｎＭＯＳトランジスタＴＮ１、ＴＮ２、ナンドゲートＮＡＮＤ、インバータＩＶおよびアンド回路ＡＮＤを有している。但し、アシスト回路ＡＳＴは、図５に示したコラム選択信号ＣＯＬ０、ＣＯＬ０Ｂの代わりに、コラム選択信号ＣＯＬ０１、ＣＯＬ０１Ｂを受けている。また、アシスト回路ＡＳＴは、図５に示した電源電圧ＶＤＤＣ０の代わりに電源電圧ＶＤＤＣを生成する。

コラム選択信号ＣＯＬ０１は、コラム選択信号ＣＯＬ０、ＣＯＬ１を、コラムデコーダＣＤＥＣによりオア演算することにより生成される。すなわち、コラム選択信号ＣＯＬ０１は、コラム選択信号ＣＯＬ０、ＣＯＬ１のいずれかがハイレベルのときにハイレベルに設定され、コラム選択信号ＣＯＬ０、ＣＯＬ１の両方がロウレベルのときにロウレベルに設定される。

コラム選択信号ＣＯＬ０１Ｂは、コラム選択信号ＣＯＬ０Ｂ、ＣＯＬ１Ｂを、コラムデコーダＣＤＥＣによりアンド演算することにより生成される。すなわち、コラム選択信号ＣＯＬ０１Ｂは、コラム選択信号ＣＯＬ０Ｂ、ＣＯＬ１Ｂの両方がハイレベルのときにハイレベルに設定され、コラム選択信号ＣＯＬ０Ｂ、ＣＯＬ１Ｂのいずれかがロウレベルのときにロウレベルに設定される。

なお、図１０は、メモリセルアレイＭＣＡの一部を示している。例えば、電源電圧ＶＤＤＣは、２組より多いビット線対ＢＬ、ＢＬＢに接続されるメモリセルＭＣに供給されてもよい。また、各ビット線対ＢＬ、ＢＬＢは、２つ以上のメモリセルＭＣに接続されてもよい。

図１１は、図１０に示したアシスト回路ＡＳＴの動作の例を示している。図６と同様の動作については、詳細な説明は省略する。読み出しパルス信号ＲＰ０Ｂ、書き込みパルス信号ＷＰ０およびノードＮＤ０は、アシスト回路ＡＳＴの内部信号および内部ノードを示しており、図５に示したアシスト回路ＡＳＴ０の内部信号および内部ノードに対応する。

メモリセルＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１のいずれもアクセスされないスタンバイ期間ＳＴＢＹの動作は、図６のスタンバイ期間ＳＴＢＹの動作と同様である。すなわち、スタンバイ期間ＳＴＢＹ中、コラムデコーダＣＤＥＣは、コラム選択信号ＣＯＬ０１をロウレベルに設定し、コラム選択信号ＣＯＬ０１Ｂをハイレベルに設定する。

アシスト回路ＡＳＴは、ロウレベルのコラム選択信号ＣＯＬ０１を受け、ｐＭＯＳトランジスタＴＰ１をオンし、電源線ＶＤＤＣを電源電圧ＶＤＤに設定する。また、アシスト回路ＡＳＴは、ハイレベルのコラム選択信号ＣＯＬ０１Ｂを受け、ｎＭＯＳトランジスタＴＮ１をオンし、ノードＮＤ０を電圧ＶＡに設定する。

メモリセルＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１のいずれかの書き込み動作ＷＯＰまたは読み出し動作ＲＯＰが実行される場合のアシスト回路ＡＳＴの動作は、図６と同様である。すなわち、コラムデコーダＣＤＥＣは、コラム選択信号ＣＯＬ０１をハイレベルに設定し、コラム選択信号ＣＯＬ０１Ｂをロウレベルに設定する。アシスト回路ＡＳＴは、ハイレベルのコラム選択信号ＣＯＬ０１を受け、ｐＭＯＳトランジスタＴＰ１をオフし、ロウレベルのコラム選択信号ＣＯＬ０１Ｂを受け、ｎＭＯＳトランジスタＴＮ１をオフする。

書き込み動作ＷＯＰでは、アシスト回路ＡＳＴは、ロウレベルのアクセス信号ＲＷおよびハイレベルのコラム選択信号ＣＯＬ０１を受け、書き込みパルス信号ＷＰ０をハイレベルに設定し、ｎＭＯＳトランジスタＴＮ２をオンする。これにより、ノードＮＤ０の電圧は、電圧ＶＡから接地電圧ＶＳＳに変化し（ＤＯＷＮ）、電源電圧ＶＤＤＣは低下する（ＤＯＷＮ）。

読み出し動作ＲＯＰでは、アシスト回路ＡＳＴは、ハイレベルのアクセス信号ＲＷおよびハイレベルのコラム選択信号ＣＯＬ０１を受け、読み出しパルス信号ＲＰ０Ｂをロウレベルに設定し、ｎＭＯＳトランジスタＴＰ２をオンする。これにより、ノードＮＤ０の電圧は、電圧ＶＡから電源電圧ＶＤＤに変化し（ＵＰ）、電源電圧ＶＤＤＣは上昇する（ＵＰ）。

図１０に示した半導体メモリＭＥＭの動作は、図９と同様である。したがって、この実施形態の半導体メモリＭＥＭでは、図３から図９に示した実施形態と同様に、メモリセルＭＣにデータを書き込みやすくでき、メモリセルＭＣからデータを読み出しやすくできる。また、電源電圧ＶＤＤＣが電源電圧ＶＤＤに設定される場合に比べて、書き込み動作ＷＯＰを短縮でき、読み出し動作ＲＯＰを短縮できる。書き込み動作ＷＯＰと読み出し動作ＲＯＰとで共通のアシスト回路ＡＳＴおよびキャパシタＣ１を用いて、書き込み動作ＷＯＰと読み出し動作ＲＯＰとでそれぞれ最適な値の電源電圧ＶＤＤＣを生成できる。

さらに、半導体メモリＭＥＭは、複数のビット線対ＢＬ、ＢＬＢに共通のアシスト回路ＡＳＴを有するため、半導体メモリＭＥＭの回路規模を、図３に示した半導体メモリＭＥＭに比べて削減できる。

図１２は、別の実施形態における半導体メモリの例を示している。図３から図９に示した実施形態の要素と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＲＡＭである。

この実施形態の半導体メモリＭＥＭは、図４と同様に、複数のビット線対ＢＬ、ＢＬＢ（ＢＬ０、ＢＬ０ＢとＢＬ１、ＢＬ１Ｂ）毎にアシスト回路ＡＳＴ（ＡＳＴ０、ＡＳＴ１）を有している。また、半導体メモリＭＥＭは、ビット線対ＢＬ０、ＢＬ０Ｂに対応するセンスアンプＳＡおよびライトアンプＷＡと、ビット線対ＢＬ１、ＢＬ１Ｂに対応するセンスアンプＳＡおよびライトアンプＷＡとを有している。例えば、ビット線対ＢＬ０、ＢＬ０Ｂに接続されるメモリセルＭＣは、データ端子Ｉ／Ｏ０で受けるデータを記憶し、ビット線対ＢＬ１、ＢＬ１Ｂに接続されるメモリセルＭＣは、データ端子Ｉ／Ｏ１で受けるデータを記憶する。

このため、半導体メモリＭＥＭは、書き込み動作において、データ端子Ｉ／Ｏ０、Ｉ／Ｏ１でそれぞれ受ける書き込みデータを、対応するライトアンプＷＡを介して、例えば、メモリセルＭＣ００とメモリセルＭＣ１０とに同じタイミングで書き込む。また、半導体メモリＭＥＭは、読み出し動作において、例えば、メモリセルＭＣ０１とメモリセルＭＣ１１とから同じタイミングで出力される読み出しデータを、対応するセンスアンプＳＡでそれぞれ増幅し、データ端子Ｉ／Ｏ０、Ｉ／Ｏ１に出力する。

書き込みデータおよび読み出しデータは、ビット線対ＢＬ０、ＢＬ０Ｂおよびビット線対ＢＬ１、ＢＬ１Ｂに同じタイミングで伝達される。このため、ビット線対ＢＬ０、ＢＬ０Ｂおよびビット線対ＢＬ１、ＢＬ１Ｂに接続されたコラムスイッチＣＳＷは、共通のコラム選択信号ＣＯＬ０、ＣＯＬ０Ｂを受けて動作可能である。

半導体メモリＭＥＭのその他の構成は、図３と同様である。すなわち、この実施形態の半導体メモリＭＥＭは、図３と同様のワードデコーダＷＤＥＣ、電圧生成回路ＶＧＥＮ、制御回路ＣＴＲＬ、プリチャージ回路ＰＲＥ、メモリセルアレイＭＣＡ、アシスト回路ＡＳＴ、コラムデコーダＣＤＥＣおよびデータ入出力回路ＤＩＯを有している。
アシスト回路ＡＳＴ０は、図５のアシスト回路ＡＳＴ０と同様の回路である。アシスト回路ＡＳＴ１は、コラム選択信号ＣＯＬ１、ＣＯＬ１Ｂの代わりにコラム選択信号ＣＯＬ０、ＣＯＬ０Ｂを受けて動作することを除き、図５のアシスト回路ＡＳＴ１と同様の回路である。

図１３は、図１２に示したアシスト回路ＡＳＴ０、ＡＳＴ１の動作の例を示している。図６および図１１と同様の動作については、詳細な説明は省略する。この実施形態では、アシスト回路ＡＳＴ０、ＡＳＴ１は、共通のコラム選択信号ＣＯＬ０、ＣＯＬ０Ｂを受けて、同じタイミングで動作する。

このため、図５に示すアシスト回路ＡＳＴ０の読み出しパルス信号ＲＰ０Ｂとアシスト回路ＡＳＴ１の読み出しパルス信号ＲＰ１Ｂは、互いに同じタイミングで変化する。アシスト回路ＡＳＴ０の書き込みパルス信号ＷＰ０とアシスト回路ＡＳＴ１の書き込みパルス信号ＷＰ１とは、互いに同じタイミングで変化する。したがって、アシスト回路ＡＳＴ０のノードＮＤ０とアシスト回路ＡＳＴ１のノードＮＤ１との電圧は、互いに同じタイミングで変化し、電源電圧ＶＤＤＣ０、ＶＤＤＣ１は、同じタイミングで下降し（ＤＯＷＮ）、あるいは同じタイミングで上昇する（ＵＰ）。

図１２に示した半導体メモリＭＥＭの動作は、図９と同様である。換言すれば、図９において、コラム選択信号ＣＯＬ０、ＣＯＬ０Ｂの波形は、コラム選択信号ＣＯＬ１、ＣＯＬ１Ｂの波形も示している。読み出しパルス信号ＲＰ０Ｂの波形は、読み出しパルス信号ＲＰ１Ｂの波形も示し、書き込みパルス信号ＷＰ０の波形は、書き込みパルス信号ＷＰ１の波形も示している。ノードＮＤ０の波形は、ノードＮＤ１の波形も示し、電源電圧ＶＤＤＣ０の波形は、電源電圧ＶＤＤＣ１の波形も示している。ビット線対ＢＬ０、ＢＬ０Ｂの波形は、ビット線対ＢＬ１、ＢＬ１Ｂの波形も示している。

この実施形態の半導体メモリＭＥＭでは、図３から図９に示した実施形態と同様に、メモリセルＭＣにデータを書き込みやすくでき、メモリセルＭＣからデータを読み出しやすくできる。また、電源電圧ＶＤＤＣが電源電圧ＶＤＤに設定される場合に比べて、書き込み動作ＷＯＰを短縮でき、読み出し動作ＲＯＰを短縮できる。

アシスト回路ＡＳＴ０から出力される電源電圧ＶＤＤＣ０は、ビット線対ＢＬ０、ＢＬ０Ｂに接続されるメモリセルＭＣに供給される。アシスト回路ＡＳＴ１から出力される電源電圧ＶＤＤＣ１は、ビット線対ＢＬ１、ＢＬ１Ｂに接続されるメモリセルＭＣに供給される。例えば、半導体メモリＭＥＭの記憶容量が大きく、各ビット線ＢＬ、ＢＬＢの長さが長い場合、電源線ＶＤＤＣ０、ＶＤＤＣ１の長さも長くなる。これにより、各電源線ＶＤＤＣ０、ＶＤＤＣ１の負荷容量は大きくなり、電源電圧ＶＤＤＣ０、ＶＤＤＣ１は変化しにくくなる。

アシスト回路ＡＳＴ０、ＡＳＴ１をビット線対ＢＬ、ＢＬＢに対応するメモリセルＭＣの列毎に配置することで、電源線ＶＤＤＣの負荷容量が大きい場合にも、電源電圧ＶＤＤＣを所望の値まで変化させることができる。例えば、複数のビット線対ＢＬ、ＢＬＢに共通のアシスト回路ＡＳＴを設けるよりも、ビット線対ＢＬ、ＢＬＢ毎にアシスト回路ＡＳＴ０、ＡＳＴ１を設けることが好ましい。これにより、図９に示した電源電圧ＶＤＤＣの低下量ＶＤ１および上昇量ＶＤ３を確保でき、書き込み動作ＷＯＰの時間を短縮でき、読み出し動作ＲＯＰの時間を短縮できる。

図１４は、別の実施形態における半導体メモリの例を示している。図３から図１３に示した実施形態の要素と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＲＡＭである。

この実施形態の半導体メモリＭＥＭは、図１０と同様に、複数のビット線対ＢＬ、ＢＬＢ（ＢＬ０、ＢＬ０ＢとＢＬ１、ＢＬ１Ｂ）に共通のアシスト回路ＡＳＴを有している。また、半導体メモリＭＥＭは、図１２と同様に、ビット線対ＢＬ０、ＢＬ０Ｂに対応するセンスアンプＳＡおよびライトアンプＷＡと、ビット線対ＢＬ１、ＢＬ１Ｂに対応するセンスアンプＳＡおよびライトアンプＷＡとを有している。このため、ビット線対ＢＬ０、ＢＬ０Ｂおよびビット線対ＢＬ１、ＢＬ１Ｂに接続されたコラムスイッチＣＳＷは、共通のコラム選択信号ＣＯＬ０、ＣＯＬ０Ｂを受けて動作する。

半導体メモリＭＥＭのその他の構成は、図３と同様である。すなわち、この実施形態の半導体メモリＭＥＭは、図３と同様のワードデコーダＷＤＥＣ、電圧生成回路ＶＧＥＮ、制御回路ＣＴＲＬプリチャージ回路ＰＲＥ、メモリセルアレイＭＣＡ、コラムデコーダＣＤＥＣおよびデータ入出力回路ＤＩＯを有している。

例えば、アシスト回路ＡＳＴは、図５に示したアシスト回路ＡＳＴ０と同様である。但し、図１０と同様に、アシスト回路ＡＳＴは、図５に示したコラム選択信号ＣＯＬ０、ＣＯＬ０Ｂの代わりに、コラム選択信号ＣＯＬ０１、ＣＯＬ０１Ｂを受け、図５に示した電源電圧ＶＤＤＣ０の代わりに電源電圧ＶＤＤＣを生成する。

コラム選択信号ＣＯＬ０１は、コラム選択信号ＣＯＬ０、ＣＯＬ１を、コラムデコーダＣＤＥＣによりオア演算することにより生成される。コラム選択信号ＣＯＬ０１Ｂは、コラム選択信号ＣＯＬ０Ｂ、ＣＯＬ１Ｂを、コラムデコーダＣＤＥＣによりアンド演算することにより生成される。アシスト回路ＡＳＴの動作は、図１１と同様である。

この実施形態の半導体メモリＭＥＭでは、図３から図９に示した実施形態と同様に、メモリセルＭＣにデータを書き込みやすくでき、メモリセルＭＣからデータを読み出しやすくできる。また、電源電圧ＶＤＤＣが電源電圧ＶＤＤに設定される場合に比べて、書き込み動作ＷＯＰを短縮でき、読み出し動作ＲＯＰを短縮できる。

図１５は、別の実施形態における半導体メモリの例を示している。図３から図１４に示した実施形態の要素と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＲＡＭである。

この実施形態の半導体メモリＭＥＭでは、電源線ＶＤＤＣは、ｐＭＯＳトランジスタＴＰ３０、ＴＰ３１、ＴＰ３２、ＴＰ３３および電源線ＶＤＤＣＳ（ＶＤＤＣＳ０、ＶＤＤＣＳ１、ＶＤＤＣＳ２、ＶＤＤＣＳ３）を介してメモリセルＭＣの電源端子ＰＳに接続される。また、メモリセルＭＣは、ｐＭＯＳトランジスタＴＰ４０、ＴＰ４１、ＴＰ４２、ＴＰ４３および電源線ＶＤＤＣＳを介して電源線ＶＤＤに接続される。

ｐＭＯＳトランジスタＴＰ３０−ＴＰ３３は、ビット線ＢＬ、ＢＬＢに接続されたメモリセルＭＣの電源端子ＰＳを、アシスト回路ＡＳＴの一端に接続する第３スイッチの一例である。ｐＭＯＳトランジスタＴＰ４０−ＴＰ４３は、ビット線ＢＬ、ＢＬＢに接続されたメモリセルＭＣの電源端子ＰＳを、電源電圧ＶＤＤに接続する第４スイッチの一例である。ｐＭＯＳトランジスタＴＰ４０−ＴＰ４３のソースに接続される電源線ＶＤＤは、第１電圧線の一例である。

例えば、アシスト回路ＡＳＴは、図５に示したアシスト回路ＡＳＴ０と同様である。但し、アシスト回路ＡＳＴは、図５に示したコラム選択信号ＣＯＬ０、ＣＯＬ０Ｂの代わりに、コラム選択信号ＣＯＬ０３、ＣＯＬ０３Ｂを受け、図５に示した電源電圧ＶＤＤＣ０の代わりに電源電圧ＶＤＤＣを生成する。電源線ＶＤＤＣは、図５と同様に、アシスト回路ＡＳＴ（図５のＡＳＴ０）内のキャパシタＣ１の一端に接続される。

コラム選択信号ＣＯＬ０３は、コラム選択信号ＣＯＬ０、ＣＯＬ１、ＣＯＬ２、ＣＯＬ３を、コラムデコーダＣＤＥＣによりオア演算することにより生成される。すなわち、コラム選択信号ＣＯＬ０３は、コラム選択信号ＣＯＬ０−ＣＯＬ３のいずれかがハイレベルのときにハイレベルに設定され、コラム選択信号ＣＯＬ０−ＣＯＬ３の全てがロウレベルのときにロウレベルに設定される。

コラム選択信号ＣＯＬ０３Ｂは、コラム選択信号ＣＯＬ０Ｂ、ＣＯＬ１Ｂ、ＣＯＬ２Ｂ、ＣＯＬ３Ｂを、コラムデコーダＣＤＥＣによりアンド演算することにより生成される。すなわち、コラム選択信号ＣＯＬ０３Ｂは、コラム選択信号ＣＯＬ０Ｂ−ＣＯＬ３Ｂの全てがハイレベルのときにハイレベルに設定され、コラム選択信号ＣＯＬ０Ｂ−ＣＯＬ３Ｂのいずれかがロウレベルのときにロウレベルに設定される。

各電源線ＶＤＤＣＳは、図１０に示した電源線ＶＤＤＣ０、ＶＤＤＣ１と同様に、メモリセルＭＣの負荷トランジスタＬ１（図４）のソースに接続される。そして、電源電圧ＶＤＤＣは、アクセスされるメモリセルＭＣに供給され、アクセスされないメモリセルＭＣには、電源電圧ＶＤＤが供給される。

ｐＭＯＳトランジスタＴＰ３０は、ゲートでコラム選択信号ＣＯＬ０Ｂを受け、ｐＭＯＳトランジスタＴＰ４０は、ゲートでコラム選択信号ＣＯＬ０を受けている。ｐＭＯＳトランジスタＴＰ３１は、ゲートでコラム選択信号ＣＯＬ１Ｂを受け、ｐＭＯＳトランジスタＴＰ４１は、ゲートでコラム選択信号ＣＯＬ１を受けている。ｐＭＯＳトランジスタＴＰ３２は、ゲートでコラム選択信号ＣＯＬ２Ｂを受け、ｐＭＯＳトランジスタＴＰ４２は、ゲートでコラム選択信号ＣＯＬ２を受けている。ｐＭＯＳトランジスタＴＰ３３は、ゲートでコラム選択信号ＣＯＬ３Ｂを受け、ｐＭＯＳトランジスタＴＰ４３は、ゲートでコラム選択信号ＣＯＬ３を受けている。

例えば、ビット線対ＢＬ０、ＢＬ０Ｂに接続されたメモリセルＭＣ００、ＭＣ０１のいずれかが読み出し動作または書き込み動作を実行する場合、コラム選択信号ＣＯＬ０はハイレベルに設定され、ｐＭＯＳトランジスタＴＰ４０はオフする。コラム選択信号ＣＯＬ０Ｂはロウレベルに設定され、ｐＭＯＳトランジスタＴＰ３０はオンする。また、コラム選択信号ＣＯＬ１−ＣＯＬ３はロウレベルに維持され、ｐＭＯＳトランジスタＴＰ４１−ＴＰ４３はオン状態を維持する。コラム選択信号ＣＯＬ１Ｂ−ＣＯＬ３Ｂはハイレベルに維持され、ｐＭＯＳトランジスタＴＰ３１−ＴＰ３３はオフ状態を維持する。これにより、電源線ＶＤＤＣＳ０は電源電圧ＶＤＤＣに設定され、他の電源線ＶＤＤＣＳ１−ＶＤＤＣＳ３は、電源電圧ＶＤＤに設定される。

この実施形態では、電源線ＶＤＤＣＳ１−ＶＤＤＣＳ３は、ビット線対ＢＬ、ＢＬＢに接続されるメモリセルＭＣの列毎に独立に配線される。このため、アシスト回路ＡＳＴにより駆動する各電源線ＶＤＤＣＳ１−ＶＤＤＣＳ３の負荷容量を図１０に示した電源線ＶＤＤＣの負荷容量に比べて小さくでき、アクセスされるメモリセルＭＣに接続された電源線ＶＤＤＣＳ（ＶＤＤＣＳ０−ＶＤＤＣＳ３のいずれか）に電源電圧ＶＤＤＣを集中的に供給できる。この結果、図１２に示した半導体メモリＭＥＭと同様に、各ビット線ＢＬ、ＢＬＢの長さが長く、電源線ＶＤＤＣＳの負荷容量が大きい場合にも、各電源電圧ＶＤＤＣＳ０−ＶＤＤＣＳ３を所望の値まで変化させることができる。

図１６は、図１５に示したｐＭＯＳトランジスタＴＰ３０−ＴＰ３３、ＴＰ４０−ＴＰ４３の動作の例を示している。アシスト回路ＡＳＴの動作は、図１１と同様である。すなわち、アシスト回路ＡＳＴは、書き込み動作ＷＯＰが実行されるときに電源線ＶＤＤＣを電源線ＶＤＤより低い値に設定し、読み出し動作ＲＯＰが実行されるときに電源線ＶＤＤＣを電源線ＶＤＤより高い値に設定する。

書き込み動作ＷＯＰと読み出し動作ＲＯＰとのいずれも実行されないスタンバイ期間ＳＴＢＹでは、コラム選択信号ＣＯＬ０−ＣＯＬ３はロウレベルに設定され、コラム選択信号ＣＯＬ０Ｂ−ＣＯＬ３Ｂはハイレベルに設定される。このため、ｐＭＯＳトランジスタＴＰ３０−ＴＰ３３はオフし、ｐＭＯＳトランジスタＴＰ４０−ＴＰ４３はオンし、各電源線ＶＤＤＣＳ０−ＶＤＤＣＳ３は、電源電圧ＶＤＤに設定される。

メモリセルＭＣ００、ＭＣ０１のいずれかの書き込み動作ＷＯＰまたは読み出し動作ＲＯＰが実行される場合、コラム選択信号ＣＯＬ０はハイレベルに設定され、コラム選択信号ＣＯＬ０Ｂはロウレベルに設定される。コラム選択信号ＣＯＬ１−ＣＯＬ３はロウレベルに維持され、コラム選択信号ＣＯＬ１Ｂ−ＣＯＬ３Ｂはハイレベルに維持される。ｐＭＯＳトランジスタＴＰ３０は、コラム選択信号ＣＯＬ０Ｂによりオンし、ｐＭＯＳトランジスタＴＰ４０は、コラム選択信号ＣＯＬ０によりオフする。これにより、電源線ＶＤＤＣＳ０は、書き込み動作ＷＯＰ時に電源電圧ＶＤＤより低い電圧（ＤＯＷＮ）に設定され、読み出し動作ＲＯＰ時に電源線ＶＤＤより高い電圧（ＵＰ）に設定される。電源線ＶＤＤＣＳ１−ＶＤＤＣＳ３は、スタンバイ期間ＳＴＢＹと同様に、電源電圧ＶＤＤに維持される。

メモリセルＭＣ１０、ＭＣ１１のいずれかの書き込み動作ＷＯＰまたは読み出し動作ＲＯＰが実行される場合、コラム選択信号ＣＯＬ１はハイレベルに設定され、コラム選択信号ＣＯＬ１Ｂはロウレベルに設定される。コラム選択信号ＣＯＬ０、ＣＯＬ２、ＣＯＬ３はロウレベルに維持され、コラム選択信号ＣＯＬ０Ｂ、ＣＯＬ２Ｂ、ＣＯＬ３Ｂはハイレベルに維持される。ｐＭＯＳトランジスタＴＰ３１は、コラム選択信号ＣＯＬ１Ｂによりオンし、ｐＭＯＳトランジスタＴＰ４１は、コラム選択信号ＣＯＬ１によりオフする。これにより、電源線ＶＤＤＣＳ１は、書き込み動作ＷＯＰ時に電源電圧ＶＤＤより低い電圧（ＤＯＷＮ）に設定され、読み出し動作ＲＯＰ時に電源線ＶＤＤより高い電圧（ＵＰ）に設定される。電源線ＶＤＤＣＳ０、ＶＤＤＣＳ２、ＶＤＤＣＳ３は、スタンバイ期間ＳＴＢＹと同様に、電源電圧ＶＤＤに維持される。

同様に、メモリセルＭＣ２０、ＭＣ２１のいずれかの書き込み動作ＷＯＰまたは読み出し動作ＲＯＰが実行される場合、電源線ＶＤＤＣＳ２が電源電圧ＶＤＤより低い電圧（ＤＯＷＮ）または電源線ＶＤＤより高い電圧（ＵＰ）に設定される。メモリセルＭＣ３０、ＭＣ３１のいずれかの書き込み動作ＷＯＰまたは読み出し動作ＲＯＰが実行される場合、電源線ＶＤＤＣＳ３が電源電圧ＶＤＤより低い電圧（ＤＯＷＮ）または電源線ＶＤＤより高い電圧（ＵＰ）に設定される。

この実施形態の半導体メモリＭＥＭでは、図３から図９に示した実施形態と同様に、書き込み動作と読み出し動作とに共通のアシスト回路ＡＳＴを用いて、書き込み動作の時間を短縮でき、読み出し動作の時間を短縮できる。さらに、図９に示したように、書き込み動作ＷＯＰにおいて、電源電圧ＶＤＤＣ（ＶＤＤＣＳ）を電源電圧ＶＤＤより低い値”ＶＤＤ−”に設定できる。また、読み出し動作ＲＯＰにおいて、電源電圧ＶＤＤＣ（ＶＤＤＣＳ）を電源電圧ＶＤＤより高い値”ＶＤＤ＋”に設定できる。換言すれば、図９に示した低下量ＶＤ１および上昇量ＶＤ３を最適に設定できる。

このように、この実施形態では、１つのアシスト回路ＡＳＴを用いて、ビット線対ＢＬ、ＢＬＢに接続されるメモリセルＭＣの列毎にアシスト回路ＡＳＴ（ＡＳＴ０、ＡＳＴ１）を設ける場合と同様の効果を得ることができる。すなわち、少ない数のアシスト回路ＡＳＴにより、図９と同様に、電源電圧ＶＤＤＣＳを、書き込み動作ＷＯＰ時に最適な値ＶＤ１だけ下降させることができ、読み出し動作ＲＯＰ時に最適な値ＶＤ３だけ上昇させることができる。

図１７は、別の実施形態における半導体メモリの例を示している。図３から図１６に示した実施形態の要素と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＲＡＭである。

例えば、この実施形態の半導体メモリＭＥＭは、４つのデータ端子Ｉ／Ｏ（Ｉ／Ｏ０、Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３）を有しており、メモリセルＭＣは、データ端子Ｉ／Ｏ０−Ｉ／Ｏ３のいずれかに割り当てられている。複数のアシスト回路ＡＳＴ（ＡＳＴ０、ＡＳＴ１、ＡＳＴ２、ＡＳＴ３）は、同じタイミングでアクセスされるメモリセルＭＣのグループに対応してそれぞれ設けられている。すなわち、電源線ＶＤＤＣ（ＶＤＤＣ０、ＶＤＤＣ１、ＶＤＤＣ２、ＶＤＤＣ３）は、同じコラムアドレスＣＡ（ＣＡ０、ＣＡ１、ＣＡ２、ＣＡ３）に割り当てられているメモリセルＭＣのグループにそれぞれ接続されている。コラムアドレスＣＡは、アドレス信号ＡＤのうち、図３に示したコラムデコーダＣＤＥＣに供給される信号により示される値である。センスアンプＳＡおよびライトアンプＷＡは、データ端子Ｉ／Ｏ０−Ｉ／Ｏ３毎に設けられている。

半導体メモリＭＥＭのその他の構成は、図３および図４と同様である。すなわち、この実施形態の半導体メモリＭＥＭは、図３と同様のワードデコーダＷＤＥＣ、電圧生成回路ＶＧＥＮ、制御回路ＣＴＲＬ、プリチャージ回路ＰＲＥ、メモリセルアレイＭＣＡ、コラムデコーダＣＤＥＣおよびデータ入出力回路ＤＩＯを有している。図４と同様に、ビット線対ＢＬ、ＢＬＢは、コラムスイッチＣＳＷを介してデータ線対ＤＴ、ＤＴＢに接続され、センスアンプＳＡおよびライトアンプＷＡは、データ線対ＤＴ、ＤＴＢに接続されている。

例えば、各データ端子Ｉ／Ｏに対応するメモリセルアレイＭＣＡの領域において、割り当てられているコラムアドレスＣＡが異なるメモリセルＭＣは、互いに異なる電源線ＶＤＤＣに接続され、共通のセンスアンプＳＡおよびライトアンプＷＡに接続されている。すなわち、図１７は、図４に示した回路構成を含んでいる。

また、異なるデータ端子Ｉ／Ｏに対応し、割り当てられているコラムアドレスＣＡが同じメモリセルＭＣは、共通の電源線ＶＤＤＣに接続され、互いに異なるセンスアンプＳＡおよび互いに異なるライトアンプＷＡに接続されている。すなわち、図１７は、図１４に示した回路構成を含んでいる。

図１８は、別の実施形態における半導体メモリの例を示している。図３から図１６に示した実施形態の要素と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＲＡＭである。

例えば、この実施形態の半導体メモリＭＥＭは、図１７と同様に、４つのデータ端子Ｉ／Ｏ０−Ｉ／Ｏ３を有しており、メモリセルＭＣは、データ端子Ｉ／Ｏ０−Ｉ／Ｏ３のいずれかに割り当てられている。複数のアシスト回路ＡＳＴは、データ端子Ｉ／Ｏ０−Ｉ／Ｏ３に割り当てられたメモリセルＭＣのグループに対応してそれぞれ設けられている。センスアンプＳＡおよびライトアンプＷＡは、データ端子Ｉ／Ｏ０−Ｉ／Ｏ３毎に設けられている。

半導体メモリＭＥＭのその他の構成は、図３および図１０と同様である。すなわち、この実施形態の半導体メモリＭＥＭは、図３と同様のワードデコーダＷＤＥＣ、電圧生成回路ＶＧＥＮ、制御回路ＣＴＲＬ、プリチャージ回路ＰＲＥ、メモリセルアレイＭＣＡ、コラムデコーダＣＤＥＣおよびデータ入出力回路ＤＩＯを有している。図１０と同様に、ビット線対ＢＬ、ＢＬＢは、コラムスイッチＣＳＷを介してデータ線対ＤＴ、ＤＴＢに接続され、センスアンプＳＡおよびライトアンプＷＡは、データ線対ＤＴ、ＤＴＢに接続されている。

例えば、各データ端子Ｉ／Ｏに対応するメモリセルアレイＭＣＡの領域のメモリセルＭＣは、共通の電源線ＶＤＤＣ（ＶＤＤＣ０−ＶＤＤＣ３）、共通のセンスアンプＳＡおよび共通のライトアンプＷＡに接続されている。すなわち、図１８は、図１０に示した回路構成を含んでいる。

また、異なるデータ端子Ｉ／Ｏに対応し、割り当てられているコラムアドレスが異なるメモリセルＭＣは、互いに異なる電源線ＶＤＤＣ、互いに異なるセンスアンプＳＡおよび互いに異なるライトアンプＷＡに接続されている。すなわち、図１８は、図１２に示した回路構成を含んでいる。

図１９は、別の実施形態における半導体メモリの例を示している。図３から図１６に示した実施形態の要素と同様または同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＲＡＭである。

例えば、この実施形態の半導体メモリＭＥＭは、図１７と同様に、４つのデータ端子Ｉ／Ｏ０−Ｉ／Ｏ３を有しており、メモリセルＭＣは、データ端子Ｉ／Ｏ０−Ｉ／Ｏ３のいずれかに割り当てられている。但し、図の横方向に並ぶメモリセルＭＣは、コラムアドレスＣＡ（ＣＡ０−ＣＡ３）毎に纏めて配置されており、データ端子Ｉ／Ｏ０−Ｉ／Ｏ３に順に割り当てられている。センスアンプＳＡおよびライトアンプＷＡは、データ端子Ｉ／Ｏ０−Ｉ／Ｏ３毎に設けられている。そして、コラムアドレスＣＡが共通のメモリセルＭＣのグループ毎に電源線ＶＤＤＣ（ＶＤＤＣ０−ＶＤＤＣ３）が接続されている。すなわち、アシスト回路ＡＳＴ（ＡＳＴ０−ＡＳＴ３）は、コラムアドレスＣＡが共通のメモリセルＭＣのグループにそれぞれ対応して設けられている。

半導体メモリＭＥＭのその他の構成は、図３および図４と同様である。すなわち、この実施形態の半導体メモリＭＥＭは、図３と同様のワードデコーダＷＤＥＣ、電圧生成回路ＶＧＥＮ、制御回路ＣＴＲＬ、プリチャージ回路ＰＲＥ、メモリセルアレイＭＣＡ、コラムデコーダＣＤＥＣおよびデータ入出力回路ＤＩＯを有している。図４と同様に、ビット線対ＢＬ、ＢＬＢは、コラムスイッチＣＳＷを介してデータ線対ＤＴ、ＤＴＢに接続され、センスアンプＳＡおよびライトアンプＷＡは、データ線対ＤＴ、ＤＴＢに接続されている。

例えば、コラムアドレスＣＡが互いに異なり、同じデータ端子Ｉ／Ｏに割り当てられたメモリセルＭＣの列は、互いに異なる電源線ＶＤＤＣに接続され、共通のセンスアンプＳＡおよび共通のライトアンプＷＡに接続されている。すなわち、図１９は、図４に示した回路構成を含んでいる。

また、異なるデータ端子Ｉ／Ｏに対応し、割り当てられているコラムアドレスＣＡが同じメモリセルＭＣは、共通の電源線ＶＤＤＣに接続され、互いに異なるセンスアンプＳＡおよび互いに異なるライトアンプＷＡに接続されている。すなわち、図１９は、図１４に示した回路構成を含んでいる。

図２０は、図１から図１９に示した実施形態の半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯電話や携帯ゲーム機などの携帯機器またはプログラムを実行することで動作するマイクロコンピュータシステムの少なくとも一部を形成する。

例えば、システムＳＹＳは、ＣＰＵ（Central Processing Unit）等のプロセッサＰＲＯＣ、ＲＯＭ（Read Only Memory）、周辺回路ＰＥＲＩ、周辺装置ＤＥＶおよび半導体メモリＭＥＭを有している。例えば、プロセッサＰＲＯＣ、ＲＯＭ、周辺回路ＰＥＲＩおよび半導体メモリＭＥＭは、１つのＬＳＩ（Large Scale Integration）であり、システムバスＳＢＵＳにより互いに接続されている。なお、プロセッサＰＲＯＣ、ＲＯＭ、周辺回路ＰＥＲＩおよび半導体メモリＭＥＭは、プリント基板上に複数のチップが搭載または積層されたパッケージの形態でもよい。

ＲＯＭは、プロセッサＰＲＯＣにより実行されるプログラムを格納している。プロセッサＰＲＯＣは、ＲＯＭに格納されているプログラムを実行し、半導体メモリＭＥＭにアクセスし、システム全体の動作を制御する。なお、プロセッサＰＲＯＣにより実行されるプログラムが半導体メモリＭＥＭに格納されるとき、ＲＯＭはシステムＳＹＳに搭載されなくてもよい。

プロセッサＰＲＯＣは、半導体メモリＭＥＭのアクセスを制御するコントローラの一例である。プロセッサＰＲＯＣは、半導体メモリＭＥＭの書き込み動作を実行するときにアクセス信号ＲＷ、アドレス信号ＡＤ、書き込みデータ信号Ｉ／Ｏを半導体メモリＭＥＭに出力する。プロセッサＰＲＯＣは、半導体メモリＭＥＭの読み出し動作を実行するときに、アクセス信号ＲＷ、アドレス信号ＡＤを半導体メモリＭＥＭに出力し、半導体メモリＭＥＭから読み出しデータ信号Ｉ／Ｏを受ける。なお、プロセッサＰＲＯＣと半導体メモリＭＥＭの間にメモリコントローラを配置してもよい、この場合、プロセッサＰＲＯＣは、メモリコントローラを介して半導体メモリＭＥＭにアクセスする。システムＳＹＳの最小構成は、プロセッサＰＲＯＣと半導体メモリＭＥＭである。

周辺回路ＰＥＲＩは、周辺装置ＤＥＶの動作を制御する。例えば、周辺装置ＤＥＶは、入力装置ＩＮＰＵＴ、出力装置ＯＵＴおよび入出力装置ＩＮＯＵＴのいずれか、または入力装置ＩＮＰＵＴ、出力装置ＯＵＴおよび入出力装置ＩＮＯＵＴの複数の組み合わせである。例えば、入力装置ＩＮＰＵＴは、文字や数字を入力する入力キー、マイク、カメラなどである。例えば、出力装置ＯＵＴＰＵＴは、ディスプレイ、スピーカーなどである。例えば、入出力装置ＩＮＯＵＴは、無線通信の入出力部、通信インタフェース部等である。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
データを保持する保持部と、前記保持部の入出力ノードをビット線に接続する第１スイッチとを有するメモリセルと、
前記保持部の電源端子に電源電圧を供給する電源供給部と
を備え、
前記電源供給部は、
一端が前記電源端子に接続されるキャパシタと、
前記メモリセルの非アクセス時に、前記一端を第１電圧に設定する第１設定回路と、
前記メモリセルの非アクセス時に、前記キャパシタの他端を第２電圧に設定する第２設定回路と、
前記メモリセルからデータを読み出す読み出し動作時に、前記他端を前記第２電圧より高い第３電圧に設定する第３設定回路と、
前記メモリセルにデータを書き込む書き込み動作時に、前記他端を前記第２電圧より低い第４電圧に設定する第４設定回路と、
を備えていることを特徴とする半導体メモリ。
（付記２）
前記第２電圧は、前記第３電圧と前記第４電圧との中間値より低いこと
を特徴とする付記１に記載の半導体メモリ。
（付記３）
複数の前記メモリセルと、
複数の前記メモリセルにそれぞれ接続された複数の前記ビット線と、
前記ビット線の各々に接続された前記メモリセルにおける前記電源端子にそれぞれ前記電源電圧を供給する複数の前記電源供給部と、
前記ビット線をデータ線にそれぞれ接続する複数の第２スイッチと、
前記複数の第２スイッチをそれぞれオンさせる複数の制御信号を生成する制御部と
を備え、
前記ビット線を介して前記各第２スイッチに接続された前記メモリセルに前記電源電圧を供給する電源供給部は、対応する第２スイッチをオンさせる前記制御信号と、前記読み出し動作および前記書き込み動作を示す信号とに基づいて、前記他端を前記第３電圧または前記第４電圧に設定すること
を特徴とする付記１または付記２に記載の半導体メモリ。
（付記４）
複数の前記メモリセルと、
複数の前記メモリセルにそれぞれ接続された複数の前記ビット線と、
前記ビット線をデータ線にそれぞれ接続する複数の第２スイッチと、
前記複数の第２スイッチをそれぞれオンさせる複数の制御信号を生成する制御部と
を備え、
前記電源供給部は、前記ビット線に接続される前記メモリセルに共通に設けられ、
前記電源供給部は、前記制御信号のいずれかと、前記読み出し動作および前記書き込み動作を示す信号とに基づいて、前記他端を前記第３電圧または前記第４電圧に設定すること
を特徴とする付記１または付記２に記載の半導体メモリ。
（付記５）
前記各ビット線に接続された前記メモリセルにおける電源端子を、前記一端にそれぞれ接続する複数の第３スイッチと、
前記各ビット線に接続された前記メモリセルにおける電源端子を、第１電圧線にそれぞれ接続する複数の第４スイッチと
を備え、
前記ビット線を介して前記各第２スイッチに接続された前記メモリセルの前記電源端子に接続された前記各第３スイッチは、対応する第２スイッチをオンさせる前記制御信号に基づいてオンされ、
前記ビット線を介して前記各第２スイッチに接続された前記メモリセルの前記電源端子に接続された前記各第４スイッチは、対応する第２スイッチをオンさせる前記制御信号に基づいてオフされること
を特徴とする付記４に記載の半導体メモリ。
（付記６）
前記第１電圧および前記第３電圧は、電源電圧であり、
前記第４電圧は、接地電圧であること
を特徴とする付記１ないし付記５のいずれか１項に記載の半導体メモリ。
（付記７）
前記第１設定回路は、前記第１電圧が供給される第１電圧線を、前記メモリセルの非アクセス時に前記一端に接続し、前記第１電圧線と前記一端との接続を、前記メモリセルのアクセス時に遮断する第５スイッチを含み、
前記第２設定回路は、前記第２電圧が供給される第２電圧線を、前記メモリセルの非アクセス時に前記他端に接続し、前記第２電圧線と前記他端との接続を、前記メモリセルのアクセス時に遮断する第６スイッチを含み、
前記第３設定回路は、前記第３電圧が供給される第３電圧線を、前記メモリセルからのデータの読み出し時に前記他端に接続し、前記第３電圧線と前記他端との接続を、前記メモリセルの非アクセス時に遮断する第７スイッチを含み、
前記第４設定回路は、前記第４電圧が供給される第４電圧線を、前記メモリセルへのデータの書き込み時に前記他端に接続し、前記第４電圧線と前記他端との接続を、前記メモリセルの非アクセス時に遮断する第８スイッチを含むこと
を特徴とする付記１ないし付記６のいずれか１項に記載の半導体メモリ。
（付記８）
前記第５スイッチは、ソースが第１電圧線に接続され、ドレインが前記一端に接続され、前記メモリセルの非アクセス時にゲートでロウレベルを受け、前記メモリセルのアクセス時にゲートでハイレベルを受けるｐＭＯＳトランジスタを含み、
前記第６スイッチは、ソースが第２電圧線に接続され、ドレインが前記他端に接続され、前記メモリセルの非アクセス時にゲートでハイレベルを受け、前記メモリセルのアクセス時にゲートでロウレベルを受けるｎＭＯＳトランジスタを含み、
前記第７スイッチは、ソースが前記第３電圧に接続され、ドレインが前記他端に接続され、前記メモリセルの非アクセス時にゲートでハイレベルを受け、前記メモリセルからのデータの読み出し時にゲートでロウレベルを受けるｐＭＯＳトランジスタを含み、
前記第８スイッチは、ソースが前記第４電圧線に接続され、ドレインが前記他端に接続され、前記メモリセルの非アクセス時にゲートでロウレベルを受け、前記メモリセルへのデータの書き込み時にゲートでハイレベルを受けるｎＭＯＳトランジスタを含むこと
を特徴とする付記７に記載の半導体メモリ。
（付記９）
半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えたシステムであって、
前記半導体メモリは、
データを保持する保持部と、前記保持部の入出力ノードをビット線に接続する第１スイッチとを有するメモリセルと、
前記保持部の電源端子に電源電圧を供給する電源供給部と
を備え、
前記電源供給部は、
一端が前記電源端子に接続されるキャパシタと、
前記メモリセルの非アクセス時に、前記一端を第１電圧に設定する第１設定回路と、
前記メモリセルの非アクセス時に、前記キャパシタの他端を第２電圧に設定する第２設定回路と、
前記メモリセルからデータを読み出す読み出し動作時に、前記他端を前記第２電圧より高い第３電圧に設定する第３設定回路と、
前記メモリセルにデータを書き込む書き込み動作時に、前記他端を前記第２電圧より低い第４電圧に設定する第４設定回路と、
を備えていることを特徴とするシステム。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＡＳＴ‥アシスト回路；ＢＬ、ＢＬＢ‥ビット線；Ｃ１‥キャパシタ；ＣＤＥＣ‥コラムデコーダ；ＣＯＬ、ＣＯＬＢ‥コラム選択信号；ＣＴＲＬ‥制御回路；ＣＳＷ‥コラムスイッチ；ＤＩＯ‥データ入出力回路；ＬＴ‥ラッチ；ＭＣ‥メモリセル；ＭＣＡ‥メモリセルアレイ；ＭＥＭ‥半導体メモリ；ＰＲＥ‥プリチャージ回路；ＰＳ‥電源端子；ＰＳＵ‥電源供給部；ＲＰ０Ｂ、ＲＰ１Ｂ‥読み出しパルス信号；ＳＡ‥センスアンプ；Ｔ１‥転送トランジスタ；ＶＤＤ‥電源電圧；ＶＤＤＣ‥電源線；ＶＧＥＮ‥電圧生成回路；ＶＳＥＴ１−ＶＳＥＴ４‥設定回路；ＷＡ‥ライトアンプ；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線；ＷＰ０、ＷＰ１‥書き込みパルス信号

Claims (7)

1. データを保持する保持部と、前記保持部の入出力ノードをビット線に接続する第１スイッチとを有するメモリセルと、
   前記保持部の電源端子に電源電圧を供給する電源供給部と
   を備え、
   前記電源供給部は、
   一端が前記電源端子に接続されるキャパシタと、
   前記メモリセルの非アクセス時に、前記一端を第１電圧に設定する第１設定回路と、
   前記メモリセルの非アクセス時に、前記キャパシタの他端を第２電圧に設定する第２設定回路と、
   前記メモリセルからデータを読み出す読み出し動作時に、前記他端を前記第２電圧より高い第３電圧に設定する第３設定回路と、
   前記メモリセルにデータを書き込む書き込み動作時に、前記他端を前記第２電圧より低い第４電圧に設定する第４設定回路と、
   を備えていることを特徴とする半導体メモリ。
2. 前記第２電圧は、前記第３電圧と前記第４電圧との中間値より低いこと
   を特徴とする請求項１に記載の半導体メモリ。
3. 複数の前記メモリセルと、
   複数の前記メモリセルにそれぞれ接続された複数の前記ビット線と、
   前記ビット線の各々に接続された前記メモリセルにおける前記電源端子にそれぞれ前記電源電圧を供給する複数の前記電源供給部と、
   前記ビット線をデータ線にそれぞれ接続する複数の第２スイッチと、
   前記複数の第２スイッチをそれぞれオンさせる複数の制御信号を生成する制御部と
   を備え、
   前記ビット線を介して前記各第２スイッチに接続された前記メモリセルに前記電源電圧を供給する電源供給部は、対応する第２スイッチをオンさせる前記制御信号と、前記読み出し動作および前記書き込み動作を示す信号とに基づいて、前記他端を前記第３電圧または前記第４電圧に設定すること
   を特徴とする請求項１または請求項２に記載の半導体メモリ。
4. 複数の前記メモリセルと、
   複数の前記メモリセルにそれぞれ接続された複数の前記ビット線と、
   前記ビット線をデータ線にそれぞれ接続する複数の第２スイッチと、
   前記複数の第２スイッチをそれぞれオンさせる複数の制御信号を生成する制御部と
   を備え、
   前記電源供給部は、前記ビット線に接続される前記メモリセルに共通に設けられ、
   前記電源供給部は、前記制御信号のいずれかと、前記読み出し動作および前記書き込み動作を示す信号とに基づいて、前記他端を前記第３電圧または前記第４電圧に設定すること
   を特徴とする請求項１または請求項２に記載の半導体メモリ。
5. 前記各ビット線に接続された前記メモリセルにおける電源端子を、前記一端にそれぞれ接続する複数の第３スイッチと、
   前記各ビット線に接続された前記メモリセルにおける電源端子を、第１電圧線にそれぞれ接続する複数の第４スイッチと
   を備え、
   前記ビット線を介して前記各第２スイッチに接続された前記メモリセルの前記電源端子に接続された前記各第３スイッチは、対応する第２スイッチをオンさせる前記制御信号に基づいてオンされ、
   前記ビット線を介して前記各第２スイッチに接続された前記メモリセルの前記電源端子に接続された前記各第４スイッチは、対応する第２スイッチをオンさせる前記制御信号に基づいてオフされること
   を特徴とする請求項４に記載の半導体メモリ。
6. 前記第１電圧および前記第３電圧は、電源電圧であり、
   前記第４電圧は、接地電圧であること
   を特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体メモリ。
7. 半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えたシステムであって、
   前記半導体メモリは、
   データを保持する保持部と、前記保持部の入出力ノードをビット線に接続する第１スイッチとを有するメモリセルと、
   前記保持部の電源端子に電源電圧を供給する電源供給部と
   を備え、
   前記電源供給部は、
   一端が前記電源端子に接続されるキャパシタと、
   前記メモリセルの非アクセス時に、前記一端を第１電圧に設定する第１設定回路と、
   前記メモリセルの非アクセス時に、前記キャパシタの他端を第２電圧に設定する第２設定回路と、
   前記メモリセルからデータを読み出す読み出し動作時に、前記他端を前記第２電圧より高い第３電圧に設定する第３設定回路と、
   前記メモリセルにデータを書き込む書き込み動作時に、前記他端を前記第２電圧より低い第４電圧に設定する第４設定回路と、
   を備えていることを特徴とするシステム。

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