KR20190104810A - 데이터 버퍼 및 이를 포함하는 메모리 장치 - Google Patents

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Abstract

본 기술은 입력 데이터를 반전시켜 출력 데이터를 출력하며, 상기 출력 데이터가 출력되는 출력 노드가 서로 연결된 제1 앰프 및 제2 앰프를 포함하고, 상기 입력 데이터가 제1 스윙 폭을 가질 때 상기 제1 및 제2 앰프들은 모두 활성화되어 상기 출력 데이터를 출력하고, 상기 입력 데이터가 상기 제1 스윙 폭보다 좁은 제1 스윙 폭을 가질 때, 상기 입력 데이터에 따라 상기 제1 및 제2 앰프들 중 어느 하나만 활성화되어 상기 출력 데이터를 출력하는 것을 특징으로 하는 데이터 버퍼 및 이를 포함하는 메모리 시스템을 포함한다.

Description

데이터 버퍼 및 이를 포함하는 메모리 장치{Data buffer and memory device having the same}
본 발명은 데이터 버퍼 및 이를 포함하는 메모리 장치에 관한 것으로, 보다 구체적으로는 다양한 모드에서 다양한 스윙(swing) 폭을 가지는 데이터를 선택적으로 전송할 수 있는 데이터 버퍼 및 이를 포함하는 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다. 이러한 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 프로그램, 리드 및 소거 등의 다양한 동작을 수행하는 주변 회로들 및 주변 회로들을 제어하는 제어 로직을 포함할 수 있다.
메모리 컨트롤러는 호스트(host)와 메모리 장치 사이에서 데이터 통신을 제어할 수 있다.
메모리 장치는 채널(channel)을 통해 메모리 컨트롤러와 통신할 수 있다. 예를 들면, 메모리 장치에 포함된 주변 회로들 중 데이터 버퍼는 채널을 통해 메모리 컨트롤러와 메모리 장치 사이에서 데이터를 송수신 할 수 있다.
본 발명의 실시예는 다양한 모드에서 다양한 스윙 폭을 가지는 데이터를 선택적으로 전송할 수 있는 데이터 버퍼 및 이를 포함하는 메모리 장치를 제공한다.
본 발명의 실시예에 따른 데이터 버퍼는, 입력 데이터를 반전시켜 출력 데이터를 출력하며, 상기 출력 데이터가 출력되는 출력 노드가 서로 연결된 제1 앰프 및 제2 앰프를 포함하고, 상기 입력 데이터가 제1 스윙 폭을 가질 때 상기 제1 및 제2 앰프들은 모두 활성화되어 상기 출력 데이터를 출력하고, 상기 입력 데이터가 상기 제1 스윙 폭보다 좁은 제1 스윙 폭을 가질 때, 상기 입력 데이터에 따라 상기 제1 및 제2 앰프들 중 어느 하나만 활성화되어 상기 출력 데이터를 출력하는 것을 특징으로 한다.
본 발명의 실시예에 따른 데이터 버퍼는, 제1 모드에서는 입력 데이터의 반전된 출력 데이터를 출력하고, 상기 제1 모드와 데이터 스윙 폭이 다른 제2 모드에서는 상기 입력 데이터에 따라 로우(low)의 출력 데이터를 출력하는 제1 앰프; 및 상기 제1 모드에서는 상기 제1 앰프와 함께 상기 입력 데이터의 반전된 출력 데이터를 출력하고, 상기 제2 모드에서는 상기 입력 데이터에 따라 하이(high)의 출력 데이터를 출력하는 제2 앰프를 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 데이터가 저장되는 메모리 셀 어레이; 상기 메모리 셀 어레이의 다양한 동작들을 수행하도록 구성된 주변 회로들; 및 채널을 통해 수신되는 커맨드, 어드레스 및 입력 데이터에 따라 상기 주변 회로들을 제어하는 제어 로직을 포함하고, 상기 주변 회로들은, 상기 채널을 통해 수신되는 상기 입력 데이터의 스윙 폭에 따라 서로 다른 모드로 동작하여 생성되는 데이터를 상기 주변 회로 내부에 전달하는 데이터 버퍼를 포함하는 것을 특징으로 한다.
본 기술은 하나의 데이터 버퍼를 사용하여 스윙(swing) 폭이 다른 데이터에 따라 모드를 변경하여 동작할 수 있으므로, 데이터 버퍼의 개수 증가 없이 스윙 폭이 다른 데이터를 전송할 수 있다.
도 1은 본 발명의 실시예에 따른 데이터 버퍼를 설명하기 위한 도면이다.
도 2는 데이터의 스윙 폭이 서로 다른 모드들을 설명하기 위한 도면이다.
도 3은 도 1의 데이터 전송 회로를 구체적으로 설명하기 위한 회로도이다.
도 4는 제1 모드에서 데이터 전송 회로의 구동 방법을 설명하기 위한 도면이다.
도 5는 제2 모드에서 데이터 전송 회로의 구동 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 데이터 버퍼를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 7은 메모리 장치의 패드(pad)들을 설명하기 위한 도면이다.
도 8은 도 7의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 9는 도 8의 입출력 회로에 포함된 데이터 버퍼를 설명하기 위한 도면이다.
도 10은 도 9의 지연 버퍼를 설명하기 위한 회로도이다.
도 11은 도 6에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 도 6에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 도 6에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 도 6에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 데이터 버퍼를 설명하기 위한 도면이다.
도 1을 참조하면, 데이터 버퍼(1000)는 데이터 전송 회로(1100) 및 모드 변경 회로(1200)를 포함할 수 있다.
데이터 전송 회로(1100)는 제1 전압(Vp1) 및 제2 전압(Vp2)을 공급받고 접지(VSS)에 연결되며, 입력 데이터(DATA_IN)를 수신받고 제1 인에이블 신호(EN1) 또는 제2 인에이블 신호(EN2)에 응답하여 출력 데이터(DATA_OUT)를 출력할 수 있다.
예를 들면, 데이터 버퍼(1000)가 포함된 전자 장치의 모드(mode)에 따라서 모드 변경 회로(1200)는 제1 인에이블 신호(EN1) 또는 제2 인에이블 신호(EN2)를 출력할 수 있다. 모드 변경 회로(1200)는 제1 및 제2 인에이블 신호들(EN1 및 EN2)을 동시에 활성화하여 출력하지 않는다. 제1 및 제2 인에이블 신호들(EN1 및 EN2)은 입력 데이터(DATA_IN)의 스윙(swing) 폭에 따라 출력될 수 있다. 데이터 전송 회로(1100)는 제1 또는 제2 인에이블 신호(EN1 또는 EN2)에 따라 다른 모드로 동작할 수 있다.
입력 데이터(DATA_IN)가 제1 스윙 폭을 가지는 경우, 모드 변경 회로(1200)는 제1 인에이블 신호(EN1)를 출력할 수 있다. 이때, 제2 인에이블 신호(EN2)는 비활성화된다.
도 2는 데이터의 스윙 폭이 서로 다른 모드들을 설명하기 위한 도면이다.
도 2를 참조하면, 입력 데이터(DATA_IN)가 제1 모드(MODE_1)에서 제1 스윙 폭(SWI_1)을 가진다고 가정하면, 제1 모드(MODE_1)와 다른 제2 모드(MODE_2)에서는 제2 스윙 폭(SWI_2)을 가질 수 있다. 여기서, 제1 스윙 폭(SWI_1)은 제2 스윙 폭(SWI_2)보다 넓을 수 있다. 제1 모드(MODE_1)에서 사용되는 입력 데이터(DATA_IN)의 평균 전압은 제2 모드(MODE_2)에서 사용되는 입력 데이터(DATA_IN)의 평균 전압보다 높을 수 있다. 예를 들면, 제1 모드(MODE_1)는 1.8V 모드일 수 있고, 제2 모드(MODE_2)는 CMOS 모드일 수 있다.
도 3은 도 1의 데이터 전송 회로를 구체적으로 설명하기 위한 회로도이다.
도 3을 참조하면, 데이터 전송 회로(1100)는 전압 선택 회로(1110), 제1 앰프(amp; 1120) 및 제2 앰프(1130)를 포함할 수 있다.
전압 선택 회로(1110)는 제1 및 제2 전압들(Vp1 및 Vp2)을 공급받을 수 있고, 접지(VSS)에 연결될 수 있다. 전압 선택 회로(1110)는 제1 또는 제2 인에이블 신호(EN1 또는 EN2)에 응답하여 제1 전압(Vp1), 접지(VSS) 및 제2 전압(Vp2)을 사용하는 먹스(mux)로 구현될 수 있다. 예를 들면, 전압 선택 회로(1110)는 제1 인에이블 신호(EN1)에 응답하여 제2 전압(Vp2)을 제1 및 제2 내부 전압들(INBP 및 INBN)로써 출력할 수 있고, 제2 인에이블 신호(EN2)에 응답하여 제1 전압(Vp1)을 제1 내부 전압(INBP)으로 사용하고 접지 전압을 제2 내부 전압(Vp2)으로 사용할 수 있다. 예를 들면, 전압 선택 회로(1110)는 제2 인에이블 신호(EN2)에 응답하여 제1 전압(Vp1)을 제1 노드(D1)에 전달하는 제1 스위치(SC1)와, 제1 인에이블 신호(EN1)에 응답하여 제2 전압(Vp2)을 제1 노드(D1)에 전달하는 제2 스위치(SC2)를 포함할 수 있다. 또한, 전압 선택 회로(1110)는 제2 인에이블 신호(EN2)에 응답하여 접지(VSS)를 제2 노드(D2)에 연결하는 제3 스위치(SC3)와, 제1 인에이블 신호(EN1)에 응답하여 제2 전압(Vp2)을 제2 노드(D2)에 전달하는 제4 스위치(SC4)를 포함할 수 있다.
제1 앰프(1120)와 제2 앰프(1130)는 입력 데이터(DATA_IN)를 공통으로 수신받을 수 있고, 제1 또는 제2 인에이블 신호(EN1 또는 EN2)에 응답하여 출력 데이터(DATA_OUT)를 출력할 수 있다.
제1 앰프(1120)는 제1 전압(Vp1)이 인가되는 제3 노드(D3)와 접지 단자인 제6 노드(D6) 사이에 연결된 제1 내지 제3 PMOS 트랜지스터들(P1~P3) 및 제1 내지 제5 NMOS 트랜지스터들(N1~N5)을 포함할 수 있다.
제1 PMOS 트랜지스터(P1)는 제1 인에이블 신호(EN1)에 응답하여 제3 노드(D3)와 제4 노드(D4)를 서로 연결할 수 있다. 제4 노드(D4)에는 제2 및 제3 PMOS 트랜지스터들(P2 및 P3)의 게이트들이 공통으로 연결될 수 있다. 예를 들면, 제2 PMOS 트랜지스터(P2)는 제4 노드(D4)의 전압에 따라 제3 노드(D3)와 제4 노드(D4)를 서로 연결할 수 있다. 제3 PMOS 트랜지스터(P3)는 제4 노드(D4)의 전압에 따라 제3 노드(D3)와 출력 노드(D_OUT)를 서로 연결할 수 있다.
제1 NMOS 트랜지스터(N1)는 제2 내부 전압(INBN)에 따라 제4 노드(D4)와 제5 노드(D5)를 서로 연결할 수 있다. 제2 NMOS 트랜지스터(N2)는 입력 데이터(DATA_IN)에 따라 출력 노드(D_OUT)와 제5 노드(N5)를 서로 연결할 수 있다. 제3 및 제4 NMOS 트랜지스터들(N3 및 N4)은 제5 노드(N5)와 제6 노드(N6) 사이에서 서로 직렬로 연결될 수 있다. 예를 들면, 제3 NMOS 트랜지스터(N3)는 제4 노드(D4)의 전압에 따라 제5 노드(N5)와 제4 NMOS 트랜지스터(N4)를 서로 연결할 수 있고, 제4 NMOS 트랜지스터(N4)는 제1 인에이블 신호(EN1)에 따라 제3 NMOS 트랜지스터(N3)와 제6 노드(D6)를 서로 연결할 수 있다. 제5 NMOS 트랜지스터(N5)는 제2 인에이블 신호(EN2)에 따라 제5 노드(D5)와 제6 노드(D6)를 서로 연결할 수 있다.
제1 PMOS 트랜지스터(P1)는 제1 인에이블 신호(EN1)가 하이(high)일 때 턴오프(turn off)되고 로우(low)일 때 턴온(turn on)될 수 있다. 제1 NMOS 트랜지스터(N1)는 제2 내부 전압(INBN)이 하이(high)일 때 턴온(turn on)되고 로우(low)일 때 턴오프(turn off)될 수 있다. 제2 NMOS 트랜지스터(N2)는 입력 데이터(DATA_IN)가 하이(high)일 때 턴온(turn on)되고 로우(low)일 때 턴오프(turn off)될 수 있다. 제4 NMOS 트랜지스터(N4)는 제1 인에이블 신호(EN1)가 하이(high)일 때 턴온(turn on)되고 로우(low)일 때 턴오프(turn off)될 수 있다. 제5 NMOS 트랜지스터(N5)는 제2 인에이블 신호(EN2)가 하이(high)일 때 턴온(turn on)되고 로우(low)일 때 턴오프(turn off)될 수 있다.
제2 앰프(1130)는 제1 전압(Vp1)이 인가되는 제7 노드(D7)와 접지 단자인 제11 노드(D11) 사이에 연결된 제4 내지 제8 PMOS 트랜지스터들(P4~P8) 및 제6 내지 제9 NMOS 트랜지스터들(N6~N9)을 포함할 수 있다.
제4 및 제6 PMOS 트랜지스터들(P4 및 P6)은 제7 노드(D7)와 제8 노드(D8) 사이에서 서로 직렬로 연결될 수 있다. 예를 들면, 제4 PMOS 트랜지스터(P4)는 제2 인에이블 신호(EN2)에 따라 제7 노드(D7)와 제6 PMOS 트랜지스터(P6)를 서로 연결할 수 있고, 제6 PMOS 트랜지스터(P6)는 제9 노드(D9)의 전압에 따라 제4 PMOS 트랜지스터(P4)와 제8 노드(D8)를 서로 연결할 수 있다. 제5 PMOS 트랜지스터(P5)는 제1 인에이블 신호(EN1)에 따라 제7 노드(D7)와 제8 노드(D8)를 서로 연결할 수 있다. 제7 PMOS 트랜지스터(P7)는 제1 내부 전압(INBP)에 따라 제8 노드(D8)와 제9 노드(D9)를 서로 연결할 수 있다. 제8 PMOS 트랜지스터(P8)는 입력 데이터(DATA_IN)에 따라 제8 노드(D8)와 출력 노드(D_OUT)를 서로 연결할 수 있다.
제6 NMOS 트랜지스터(N6)는 제9 노드(D9)의 전압에 따라 제9 노드(D9)와 제10 노드(D10)를 서로 연결할 수 있다. 제7 NMOS 트랜지스터(N7)는 제9 노드(D9)에 따라 출력 노드(D_OUT)와 제10 노드(N10)를 서로 연결할 수 있다. 제8 NMOS 트랜지스터(N8)는 제2 인에이블 신호(EN2)에 따라 제9 노드(D9)와 제11 노드(D11)를 서로 연결할 수 있다. 제9 NMOS 트랜지스터(N9)는 제1 인에이블 신호(EN1)에 따라 제10 노드(D10)와 제11 노드(D11)를 서로 연결할 수 있다.
제4 PMOS 트랜지스터(P4)는 제2 인에이블 신호(EN2)가 하이(high)일 때 턴오프(turn off)되고 로우(low)일 때 턴온(turn on)될 수 있다. 제5 PMOS 트랜지스터(P5)는 제1 인에이블 신호(EN1)가 하이(high)일 때 턴오프(turn off)되고 로우(low)일 때 턴온(turn on)될 수 있다. 제7 PMOS 트랜지스터(P7)는 제1 내부 전압(INBP)이 하이(high)일 때 턴오프(turn off)되고 로우(low)일 때 턴온(turn on)될 수 있다. 제8 PMOS 트랜지스터(P8)는 입력 데이터(DATA_IN)가 하이(high)일 때 턴오프(turn off)되고 로우(low)일 때 턴온(turn on)될 수 있다. 제8 NMOS 트랜지스터(N8)는 제2 인에이블 신호(EN2)가 하이(high)일 때 턴온(turn on)되고 로우(low)일 때 턴오프(turn off)될 수 있다. 제9 NMOS 트랜지스터(N9)는 제1 인에이블 신호(EN1)가 하이(high)일 때 턴온(turn on)되고 로우(low)일 때 턴오프(turn off)될 수 있다.
상술한 데이터 전송 회로(1100)의 동작 방법을 설명하면 다음과 같다.
도 4는 제1 모드에서 데이터 전송 회로의 구동 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 제1 모드에서는 제1 인에이블 신호(EN1)가 활성화(Active)되고 제2 인에이블 신호(EN2)는 비활성화(Inactive)된다. 여기서 신호(signal)가 활성화(Active)된다는 것은 하이(high)를 의미하고, 트랜지스터가 활성화(Active)된다는 것은 턴온(turn on)된다는 것을 의미한다. 반대로, 신호(signal)가 비활성화(Inactive)된다는 것은 로우(low)를 의미하고, 트랜지스터가 비활성화(Inactive)된다는 것은 턴오프(turn off)된다는 것을 의미한다. 도 4에서 점선으로 도시된 트랜지스터들은 제1 모드가 진행될 때 턴오프되며, 실선으로 도시된 트랜지스터들은 게이트에 인가되는 전압에 따라 턴온 또는 턴오프될 수 있다.
즉, 제1 모드에서는 활성화된 제1 인에이블 신호(EN1)와 비활성화된 제2 인에이블 신호(EN2)에 따라 PMOS 트랜지스터들 및 NMOS 트랜지스터들이 턴온 또는 턴오프될 수 있다. 구체적으로 설명하면 다음과 같다.
전압 선택 회로(1110)에서 하이(high)인 제1 인에이블 신호(EN1)에 따라 제2 및 제4 스위치들(SC2 및 SC4)이 턴온되고, 이로 인해 제2 전압(Vp2)이 제1 및 제2 내부 전압들(INBP 및 INBN)로써 출력될 수 있다. 제2 전압(Vp2)은 0V 보다 높고 제1 전압(Vp1)보다 낮은 양전압일 수 있다.
제1 앰프(1120)에서 제1 PMOS 트랜지스터(P1)는 하이(high)인 제1 인에이블 신호(EN1)에 따라 턴오프될 수 있다. 제4 노드(D4)는 초기에 로우(low)로 리셋(reset)될 수 있다. 따라서, 제2 및 제3 PMOS 트랜지스터들(P2 및 P3)은 턴온될 수 있다. 제2 및 제3 PMOS 트랜지스터들(P2 및 P3)이 턴온되면, 제3 노드(D3), 제4 노드(D4) 및 출력 노드(D_OUT)가 서로 연결될 수 있다. 제3 노드(D3)에는 양전압의 제1 전압(Vp1)이 공급되므로, 제4 노드(D4) 및 출력 노드(D_OUT)에도 양전압이 인가될 수 있다. 제4 노드(D4)의 전압이 높아지면 제3 NMOS 트랜지스터(N3)가 턴온될 수 있다. 하이(high)인 제1 인에이블 신호(EN1)에 의해 제4 NMOS 트랜지스터(N4)가 턴온되고, 로우(low)인 제1 인에이블 신호(EN2)에 의해 제5 NMOS 트랜지스터(N5)는 턴오프되므로, 제5 노드(D5)는 접지 단자에 연결된 제6 노드(D6)에 연결될 수 있다. 또한, 양전압의 제2 전압(Vp2)을 가지는 제2 내부 전압(INBN)이 제1 NMOS 트랜지스터(N1)에 인가되므로, 제4 내지 제6 노드들(D4~D6)을 통하는 전류 패스(current path)가 형성될 수 있다.
제2 앰프(1130)에서 제4 PMOS 트랜지스터(P4)는 로우(low)인 제2 인에이블 신호(EN2)에 따라 턴온될 수 있다. 제9 노드(D9)가 로우(low)로 초기화되면, 제6 PMOS 트랜지스터(P6)는 턴온되고, 이로 인해 제8 노드(D8)는 제7노드(D7)와 서로 연결될 수 있다. 제7 노드(D7)에는 양전압의 제1 전압(Vp1)이 인가되므로 제8 노드(D8)에도 양전압이 인가될 수 있다. 이때, 하이(high)의 제1 인에이블 신호(EN1)에 따라 제5 PMOS 트랜지스터(P5)는 턴오프될 수 있다. 제2 전압(Vp2)을 가지는 제1 내부 전압(INBP)에 따라 제7 PMOS 트랜지스터(P7)는 약하게(slightly) 턴온될 수 있으며, 이로 인해 제8 노드(D8)와 제9 노드(D9)가 서로 연결될 수 있다. 따라서, 제9 노드(D9)의 전압이 높아지면 제6 및 제7 NMOS 트랜지스터들(N6 및 N7)이 턴온될 수 있다. 하이(high)의 제1 인에이블 신호(EN1)에 따라 제9 NMOS 트랜지스터(N9)가 턴온되므로, 제10 노드(D10) 및 제11 노드(D11)를 통해 출력 노드(D_OUT)와 접지 단자 사이에 전류 패스가 형성될 수 있다.
입력 데이터(DATA_IN)가 하이(high) 레벨로 스윙하는 경우, 제1 앰프(1120)에서는 제2 NMOS 트랜지스터(N2)가 턴온되므로, 출력 노드(D_OUT)와 제5 노드(D5) 및 제6 노드(D6)를 통하는 전류 패스가 형성되어 로우(low) 데이터가 출력될 수 있다. 이때, 제2 앰프(1130)에서는 제8 PMOS 트랜지스터(P8)가 턴오프되고 출력 노드(D_OUT)는 접지 단자와 연결되므로 출력 단자(D_OUT)를 통해 로우 데이터가 출력될 수 있다. 즉, 제1 및 제2 앰프들(1120 및 1130)에서 로우(low)로 풀 스윙(full swing)하는 출력 데이터가 출력될 수 있다.
입력 데이터(DATA_IN)가 로우(low) 레벨로 스윙하는 경우, 제1 앰프(1120)에서는 제2 NMOS 트랜지스터(N2)가 턴오프되고, 제1 전압(Vp1)이 제3 PMOS 트랜지스터(P3)를 통해 출력 단자(D_OUT)로 전송되므로 하이(high) 데이터가 출력될 수 있다. 제2 앰프(1130)에서는 제8 PMOS 트랜지스터(P8)가 턴온되므로 제8 노드(D8), 출력 단자(D_OUT), 제10 및 제11 노드들(D10 및 D11)을 통해 전류 패스가 형성되어 제8 노드(D8)의 전압이 낮아질 수 있다. 따라서, 제7 PMOS 트랜지스터(P7)를 통해 제8 노드(D8)와 제9 노드(D9)가 서로 연결되고, 이로 인해 제9 노드(D9)의 전압이 낮아질 수 있다. 이에 따라 제6 PMOS 트랜지스터(P6)가 턴온되므로, 제1 전압(Vp1)이 출력 노드(D_OUT)로 전송되어 하이(high)로 풀 스윙(full swing)하는 출력 데이터가 출력될 수 있다.
도 5는 제2 모드에서 데이터 전송 회로의 구동 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 제2 모드에서는 제1 인에이블 신호(EN1)가 비활성화(Inactive)되고 제2 인에이블 신호(EN2)는 활성화(Active)된다. 도 4와 같이 도 5에서도 점선으로 도시된 트랜지스터들은 제2 모드가 진행될 때 턴오프되며, 실선으로 도시된 트랜지스터들은 게이트에 인가되는 전압에 따라 턴온 또는 턴오프될 수 있다.
즉, 제2 모드에서는 활성화된 제2 인에이블 신호(EN2)와 비활성화된 제1 인에이블 신호(EN1)에 따라 PMOS 트랜지스터들 및 NMOS 트랜지스터들이 턴온 또는 턴오프될 수 있다. 구체적으로 설명하면 다음과 같다.
전압 선택 회로(1110)에서 하이(high)인 제2 인에이블 신호(EN2)에 따라 제1 및 제3 스위치들(SC1 및 SC3)이 턴온되고, 이로 인해 제1 전압(Vp1)이 제1 내부 전압(INBP)으로써 출력될 수 있고, 접지 전압(VSS)이 제2 내부 전압(INBN)으로써 출력될 수 있다.
제1 앰프(1120)에서 제1 PMOS 트랜지스터(P1)는 로우(low)인 제1 인에이블 신호(EN1)에 따라 턴온될 수 있다. 따라서, 제4 노드(D4)는 제1 전압(Vp1)이 공급되는 제3 노드(D3)와 연결될 수 있으므로, 제3 NMOS 트랜지스터(N3)는 턴온될 수 있다. 제4 노드(D4)의 전압이 하이(high)로 높아지므로 제2 및 제3 PMOS 트랜지스터들(P2 및 P3)은 턴오프될 수 있다. 이로 인해, 제1 앰프(1120)에서는 출력 노드(D_OUT)에 제1 전압(Vp1)이 전송되지 않는다. 이에 따라, 제2 모드에서는 제1 앰프(1120)를 통해 하이(high) 데이터가 출력될 수 없다. 하이(high)인 제2 인에이블 신호(EN2)에 따라 제5 NMOS 트랜지스터(N5)가 턴온되므로, 입력 데이터(DATA_IN)에 따라 출력 노드(D_OUT)는 제5 노드(D5) 및 제6 노드(D6)을 통해 접지 단자에 연결될 수 있다.
제2 앰프(1130)에서 제4 PMOS 트랜지스터(P4)는 하이(high)인 제2 인에이블 신호(EN2)에 따라 턴오프될 수 있고, 제5 PMOS 트랜지스터(P5)는 로우(low)인 제1 인에이블 신호(EN1)에 따라 턴온될 수 있다. 이에 따라, 제1 전압(Vp1)은 제5 PMOS 트랜지스터(P5)를 통해 제8 노드(D8)로 전송될 수 있다. 따라서, 입력 데이터(DATA_IN)에 따라 제8 노드(D8)와 출력 노드(D_OUT)가 서로 연결 또는 차단될 수 있다. 하이(high)인 제2 인에이블 신호(EN2)에 의해 제8 NMOS 트랜지스터(N8)가 턴온되므로, 제9 노드(D9)는 접지 단자에 연결될 수 있다. 따라서, 제6 및 제7 NMOS 트랜지스터들(N6 및 N7)은 턴오프될 수 있다. 특히, 제7 NMOS 트랜지스터(N7)가 턴오프되므로, 출력 단자(D_OUT)는 접지 단자와 연결되지 않는다. 상술한 바와 같이, 데이터 전송 회로(1100)는 제2 모드에서 턴오프되는 트랜지스터들로 인해 삼상 인버터(tristate inverter)로 사용될 수 있다.
입력 데이터(DATA_IN)가 하이(high) 레벨로 스윙하는 경우, 제1 앰프(1120)에서는 제2 NMOS 트랜지스터(N2)가 턴온되므로, 출력 노드(D_OUT)와 제5 노드(D5) 및 제6 노드(D6)를 통하는 전류 패스가 형성되어 로우(low) 데이터가 출력될 수 있다. 이때, 제2 앰프(1130)에서는 제8 PMOS 트랜지스터(P8)와 제7 PMOS 트랜지스터(P7)가 모두 턴오프되므로, 출력 노드(D_OUT)의 전압에 영향을 주지 않는다.
입력 데이터(DATA_IN)가 로우(low) 레벨로 스윙하는 경우, 제1 앰프(1120)에서는 제2 NMOS 트랜지스터(N2)와 제3 PMOS 트랜지스터(P3)가 모두 턴오프되므로, 출력 노드(D_OUT)의 전압에 영향을 주지 않는다. 이때, 제2 앰프(1130)에서는 제7 NMOS 트랜지스터(N7)는 턴오프되고 제5 및 제8 PMOS 트랜지스터들(P5 및 P8)이 모두 턴온되므로, 하이(high)의 출력 데이터가 출력될 수 있다.
즉, 데이터의 스윙 폭이 넓은 제1 모드에서는 입력 데이터(DATA_IN)에 따라 제1 및 제2 앰프들(1120 및 1130)이 모두 하이(high) 또는 로우(low)의 출력 데이터를 동시에 출력하므로, 풀 스윙 데이터를 출력할 수 있다. 이와 다르게, 데이터의 스윙 폭이 좁은 제2 모드에서는 입력 데이터(DATA_IN)에 따라 로우(low) 출력 데이터는 제1 앰프(1120)에서만 출력되고 하이(high) 출력 데이터는 제2 앰프(1130)에서만 출력되므로 전류 소모가 낮아질 수 있다.
따라서, 하나의 데이터 버퍼(1000)를 사용하여 데이터의 스윙 폭이 다른 모드를 선택적으로 구동할 수 있다.
상술한 데이터 전송 회로(1100)는 다양한 전자 시스템에 사용될 수 있으며, 실시 예로써 데이터가 저장되는 메모리 시스템에 데이터 전송 회로(1100)가 사용되는 예를 설명하도록 한다.
도 6은 본 발명의 데이터 버퍼를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 6을 참조하면, 전자 시스템(Electronic System; 10000)은 데이터가 저장되는 메모리 시스템(Memory System; 2100)과 이를 제어하는 호스트(Host; 2200)를 포함할 수 있다.
메모리 시스템(2100)은 데이터가 저장되는 메모리 장치(Memory Device; 2110)와, 메모리 시스템(2100)의 동작에 필요한 데이터를 일시 저장하기 위한 버퍼 메모리(Buffer Memory; 2130), 그리고 호스트(2200)의 제어에 따라 메모리 장치(2110) 및 버퍼 메모리(2130)를 제어하는 메모리 컨트롤러(Memory Controller; 2120)를 포함할 수 있다.
호스트(2200)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(2100)과 통신할 수 있다.
메모리 장치(2110)는 메모리 컨트롤러(2120)의 제어에 따라 데이터를 저장하거나, 저장된 데이터를 메모리 컨트롤러(2120)로 전송할 수 있다. 예를 들면, 메모리 장치(2110)는 메모리 컨트롤러(2120)의 제어에 따라 다양한 모드에서 데이터를 입출력 할 수 있다. 따라서, 상술한 데이터 전송 회로(1100)는 메모리 장치(2110)에 포함될 수 있으며, 실시예에 따라 메모리 컨트롤러(2120) 및 버퍼 메모리(2130)에도 포함될 수 있다.
메모리 컨트롤러(2120)는 메모리 시스템(2100)의 동작을 전반적으로 제어하며, 호스트(2200)와 메모리 장치(2110) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(2120)는 호스트(2200)의 요청에 따라 메모리 장치(2110)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(2120)는 메모리 장치(2110)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(2110)를 선택할 수 있다. 또한, 메모리 컨트롤러(2120)는 메모리 장치(2110)의 제어를 위한 시스템 데이터를 버퍼 메모리(2130)에 임시로 저장할 수 있다.
버퍼 메모리(2130)는 메모리 컨트롤러(2120)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 버퍼 메모리(2130)는 메모리 컨트롤러(2120)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 또한 버퍼 메모리(2130)는 메모리 컨트롤러(2120)에 의해 처리되는 데이터를 저장할 수 있다. 또한 메모리 컨트롤러(2120)는 호스트(2200)로부터 데이터와 논리 어드레스(logical address)를 입력 받고, 논리 어드레스를 메모리 장치(2110) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(2120)는 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-to-physical address mapping table)을 버퍼 메모리(2130)에 저장할 수 있다.
실시예에 따라, 버퍼 메모리(2130)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
메모리 장치(2110)는 플래시 메모리(Flash Memory)로 구현될 수 있으며, 채널(channel)을 통해 메모리 컨트롤러(2120)와 통신할 수 있다. 메모리 장치(2110)를 구체적으로 설명하면 다음과 같다.
도 7은 메모리 장치의 패드(pad)들을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 장치(2110)는 전원 전압(VCC)을 공급받고 접지 단자(VSS)에 연결되어 동작할 수 있다. 메모리 장치(2110)는 다수의 패드들(pads)을 통해 메모리 컨트롤러(도 6의 2120)에 연결될 수 있다. 예를 들면, 채널(channel)에 포함된 다수의 라인들(lines)이 메모리 장치(2110)의 패드들에 연결될 수 있다. 각 패드들을 간략히 설명하면 다음과 같다.
CE# 패드는 칩 인에이블(Chip Enable) 신호가 인가되는 패드로써, 메모리 장치(2110)가 레디(ready) 상태인 경우, 선택된 메모리 장치(2110)를 대기 모드로 진입시키는 데 사용될 수 있다.
WE# 패드는 라이트 인에이블(Write Enable) 신호가 인가되는 패드로써, 데이터 또는 커맨드 입력시 사용될 수 있다.
RE# 패드는 리드 인에이블(Read Enable) 신호가 인가되는 패드로써, 데이터 출력시 사용될 수 있다.
ALE 패드는 어드레스 래치 인에이블(Address Latch Enable) 신호가 인가되는 패드로써, 어드레스를 메모리 장치(2110)에 로딩하는 것을 제어하는데 사용될 수 있다. 예를 들면, ALE 패드에 하이(high)의 어드레스 래치 인에이블 신호가 인가되면, 어드레스가 메모리 장치(2110)에 로딩될 수 있다.
CLE 패드는 커맨드 래치 인에이블(Command Latch Enable) 신호가 인가되는 패드로써, 커맨드를 메모리 장치(2110)에 로딩할 때 사용될 수 있다. 예를 들면, 웨이크업 동작시 CLE 패드에 하이(high)의 커맨드 래치 인에이블 신호가 인가되면, 메모리 컨트롤러(2120)는 상태 체크 커맨드(status check command)를 메모리 장치(2110)에 전송할 수 있다.
WP# 패드는 라이트 프로텍트(Write Protect) 신호가 인가되는 단자로써, 돌발적인 프로그램 동작 또는 소거 동작이 수행될 때, 메모리 장치를 보호하는데 사용될 수 있다.
IO 패드는 커맨드, 어드레스 및 데이터를 전송하는데 사용될 수 있다. 예를 들면, 여덟 개의 IO 패드들(IO<1:8>)이 메모리 장치(2110)에 포함될 수 있다.
R/B# 패드는 상태 체크 커맨드에 응답하여 메모리 장치(2110)에서 출력되는 상태 신호가 전송되는 패드일 수 있다. 최근에는 R/B# 패드를 생략하고 IO 패드가 R/B# 패드로 사용되기도 한다.
도 8은 도 7의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 장치(2110)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(2110)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(2110)는 메모리 컨트롤러(도 6의 2120)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들에는 사용자 데이터(user data) 및 메모리 장치(2110)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들은 2차원 또는 3차원 구조로 구현될 수 있으며, 최근에는 집적도 향상을 위해 3차원 구조로 주로 구현되고 있다. 예를 들면, 2차원 구조를 가지는 메모리 블록들은 기판에 평행하게 배열된 메모리 셀들을 포함하며, 3차원 구조를 가지는 메모리 블록들은 기판에 수직하게 적층된 메모리 셀들을 포함할 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(VOLTAGE GENERATION CIRCUIT; 210), 로우 디코더(ROW DECODER; 220), 페이지 버퍼 그룹(PAGE BUFFER GROUP; 230), 컬럼 디코더(COLUMN DECODER; 240), 입출력 회로(INPUT/OUTPUT CIRCUIT; 250) 및 전류 센싱 회로(CURRENT SENSING CIRCUIT; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라, 프로그램 전압, 검증 전압, 패스 전압, 보상 프로그램 전압, 리드 전압, 소거 전압 및 턴온 전압 등을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line)과 같이 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
페이지 버퍼 그룹(230)은 메모리 셀 어레이(100)의 메모리 블록들에 연결된 비트 라인들(BL1~BLI)에 연결될 수 있다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다. 페이지 버퍼들(PB1~PBI) 각각은 데이터가 임시로 저장될 수 있는 다수의 래치들(latches)을 포함할 수 있다. 예를 들면, 캐시 리드 동작을 수행하기 위해서 페이지 버퍼들(PB1~PBI) 각각은 적어도 세 개 이상의 래치들을 포함할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBI)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 6의 2120)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다. 예를 들면, 입출력 회로(250)는 메모리 컨트롤러(2120)로부터 디버깅 커맨드, 어드레스 및 디버깅 정보를 수신 받으면, 디버깅 커맨드 및 어드레스를 제어 로직(300)에 전송하고 디버깅 정보를 컬럼 디코더(240)로 전송할 수 있다. 상술한 데이터 버퍼는 입출력 회로(250)에 포함될 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 CE#, WE#, RE#, ALE, CLE 및 WP# 패드들을 통해 수신되는 신호들에 응답하여 커맨드(CMD) 및 어드레스(ADD)를 수신받을 수 있다. 제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 제어 로직(300)은 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 9는 도 8의 입출력 회로에 포함된 데이터 버퍼를 설명하기 위한 도면이다.
도 9를 참조하면, 입출력 회로(250)는 데이터 버퍼(1100, 1200)를 포함할 수 있다.
데이터 버퍼(1100, 1200)는 상술한 바와 같이 데이터 전송 회로(1100)와 모드 변경 회로(1200)를 포함할 수 있다. 모드 변경 회로(1200)는 메모리 장치(2110)가 동작하는 모드에 따라 제1 또는 제2 인에이블 신호(EN1 또는 EN2)를 출력할 수 있다. 데이터 전송 회로(1100)는 제1 또는 제2 인에이블 신호(EN 또는 EN2)에 응답하여 IO를 통해 수신되는 입력 데이터(DATA_IN)를 증폭하여 출력 데이터(DATA_OUT)를 출력할 수 있다. 데이터 전송 회로(1100)의 구성 및 동작 방법은 도 3 내지 도 5에서 설명되었으므로 생략하도록 한다.
입출력 회로(250)는 데이터 전송 회로(1100)에서 출력되는 출력 데이터(DATA_OUT)를 지연시키는 지연 버퍼(1300)를 더 포함할 수 있다. 지연 버퍼(1300)도 제1 전압(Vp1)을 공급받고 접지(VSS)에 연결될 수 있다. 지연 버퍼(1300)의 일 예를 설명하면 다음과 같다.
도 10은 도 9의 지연 버퍼를 설명하기 위한 회로도이다.
도 10을 참조하면, 지연 버퍼(1300)는 다수의 인버터들(1301~1303)을 포함할 수 있다. 예를 들면, 인버터들(1301~1303) 각각은 데이터 전송 회로(1100)와 동일한 구조로 형성되거나, 일반적으로 사용되는 인버터 구조로 사용될 수도 있다. 데이터 전송 회로(1100)는 입력 데이터(DATA_OUT)를 반전시켜서 출력 데이터(DATA_OUT)를 출력하므로, 홀수의 인버터들(1301~1303)이 지연 버퍼(1300)에 포함될 수 있다. 예를 들면, 인버터들(1301~1303)은 데이터 전송 회로(1100)에서 출력된 출력 데이터(DATA_OUT)가 하이(high)이면 최종적으로 로우(low)의 데이터가 컬럼 라인들(CL)에 전송되고, 출력 데이터(DATA_OUT)가 로우(low)이면 최종적으로 하이(high)의 데이터가 컬럼 라인들(CL)에 전송되도록 구성될 수 있다.
도 11은 도 6에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다.
메모리 시스템(30000)은 메모리 장치(2110)와 상기 메모리 장치(2110)의 동작을 제어할 수 있는 메모리 컨트롤러(2120)를 포함할 수 있다. 메모리 컨트롤러(2120)는 호스트(2200)의 제어에 따라 메모리 장치(2110)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2110)에 프로그램된 데이터는 메모리 컨트롤러(2120)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 호스트는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2120) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2120)는 호스트(2200)에 의하여 처리(process)된 신호를 메모리 장치(2110)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 호스트로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 호스트의 동작을 제어하기 위한 제어 신호 또는 호스트에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 호스트는 메모리 컨트롤러(2120)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
도 12는 도 6에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(2110)와 상기 메모리 장치(2110)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2120)를 포함할 수 있다.
호스트는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2110)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
호스트는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2120)의 동작을 제어할 수 있다.
도 13은 도 6에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(2110)와 상기 메모리 장치(2110)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(2120)를 포함할 수 있다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 호스트로 전송될 수 있다. 호스트의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2120)를 통하여 메모리 장치(2110)에 저장될 수 있다. 또한, 메모리 장치(2110)에 저장된 데이터는 호스트의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
도 14는 도 6에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System)은 호스트(2200) 및 메모리 카드(Memory Card; 70000)를 포함할 수 있다.
메모리 카드(70000)는 스마트 카드(smart card)로 구현될 수 있다. 메모리 카드(70000)는 메모리 장치(2110), 메모리 컨트롤러(2120) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2120)는 메모리 장치(2110)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한, 카드 인터페이스(7100)는 호스트(HOST; 2200)의 프로토콜에 따라 호스트(2200)와 메모리 컨트롤러(2120) 사이에서 데이터 교환을 인터페이스 할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(2200)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 데이터 버퍼 1100: 데이터 전송 회로
1200: 모드 변경 회로 1110: 전압 생성 회로
1120: 제1 앰프 1130: 제2 앰프
2100: 메모리 시스템 2110: 메모리 장치
2120: 메모리 컨트롤러 2130: 버퍼 메모리
2200: 호스트

Claims (20)

  1. 입력 데이터를 반전시켜 출력 데이터를 출력하며, 상기 출력 데이터가 출력되는 출력 노드가 서로 연결된 제1 앰프 및 제2 앰프를 포함하고,
    상기 입력 데이터가 제1 스윙 폭을 가질 때 상기 제1 및 제2 앰프들은 모두 활성화되어 상기 출력 데이터를 출력하고,
    상기 입력 데이터가 상기 제1 스윙 폭보다 좁은 제1 스윙 폭을 가질 때, 상기 입력 데이터에 따라 상기 제1 및 제2 앰프들 중 어느 하나만 활성화되어 상기 출력 데이터를 출력하는 것을 특징으로 하는 데이터 버퍼.
  2. 제1항에 있어서,
    상기 입력 데이터가 상기 제1 스윙 폭을 가질 때,
    상기 제1 앰프와 상기 제2 앰프는 상기 입력 데이터의 반전된 데이터를 상기 출력 데이터로써 동시에 출력하는 데이터 버퍼.
  3. 제2항에 있어서,
    상기 입력 데이터가 하이(high)이면 상기 제1 앰프와 상기 제2 앰프는 로우(low)의 상기 출력 데이터를 출력하고,
    상기 입력 데이터가 로우(low)이면 상기 제1 앰프와 상기 제2 앰프는 하이(high)의 상기 출력 데이터를 출력하는 데이터 버퍼.
  4. 제1항에 있어서,
    상기 입력 데이터가 상기 제2 스윙 폭을 가질 때,
    상기 입력 데이터에 따라 상기 제1 앰프는 활성화되고 상기 제2 앰프는 비활성화되거나, 상기 제1 앰프는 비활성화되고 상기 제2 앰프는 활성화되는 데이터 버퍼.
  5. 제4항에 있어서,
    상기 입력 데이터가 하이(high)이면 상기 제1 앰프만 상기 출력 노드를 통해 로우(low)의 상기 출력 데이터를 출력하고,
    상기 입력 데이터가 로우(low)이면 상기 제2 앰프만 상기 출력 노드를 통해 하이(high)의 상기 출력 데이터를 출력하는 데이터 버퍼.
  6. 제1 모드에서는 입력 데이터의 반전된 출력 데이터를 출력하고, 상기 제1 모드와 데이터 스윙 폭이 다른 제2 모드에서는 상기 입력 데이터에 따라 로우(low)의 출력 데이터를 출력하는 제1 앰프; 및
    상기 제1 모드에서는 상기 제1 앰프와 함께 상기 입력 데이터의 반전된 출력 데이터를 출력하고, 상기 제2 모드에서는 상기 입력 데이터에 따라 하이(high)의 출력 데이터를 출력하는 제2 앰프를 포함하는 데이터 버퍼.
  7. 제6항에 있어서,
    상기 제1 앰프는,
    양전압이 인가되는 노드를 상기 출력 노드에 연결하는 제1 스위치; 및
    상기 입력 데이터에 따라 상기 출력 노드를 접지에 연결하는 제2 스위치를 포함하는 데이터 버퍼.
  8. 제7항에 있어서,
    상기 제1 스위치는,
    상기 제1 모드에서는 상기 양전압이 인가되는 노드와 상기 출력 노드를 서로 연결하고,
    상기 제2 모드에서는 상기 양전압이 인가되는 노드와 상기 출력 노드를 서로 차단하는 데이터 버퍼.
  9. 제7항에 있어서,
    상기 제2 스위치는,
    상기 제1 모드 및 상기 제2 모드에서 상기 입력 데이터에 따라 상기 출력 노드와 상기 접지를 서로 연결하는 데이터 버퍼.
  10. 제6항에 있어서,
    상기 제2 앰프는,
    상기 입력 데이터에 따라 양전압이 인가되는 노드를 상기 출력 노드에 연결하는 제3 스위치; 및
    상기 출력 노드를 접지에 연결하는 제4 스위치를 포함하는 데이터 버퍼.
  11. 제10항에 있어서,
    상기 제3 스위치는,
    상기 제1 모드 및 상기 제2 모드에서 상기 입력 데이터에 따라 상기 양전압이 인가되는 노드와 상기 출력 노드를 서로 연결하는 데이터 버퍼.
  12. 제10항에 있어서,
    상기 제4 스위치는,
    상기 제1 모드에서는 상기 출력 노드와 상기 접지를 서로 연결하고,
    상기 제2 모드에서는 상기 출력 노드와 상기 접지를 서로 차단하는 데이터 버퍼.
  13. 제6항에 있어서,
    제1 전압, 제2 전압 및 접지 전압을 공급받고,
    상기 제1 모드에서는 상기 제2 전압을 제1 및 제2 내부 전압들로써 출력하고, 상기 제2 모드에서는 상기 제1 전압을 상기 제1 내부 전압으로써 출력하고, 상기 접지 전압을 상기 제2 내부 전압으로써 출력하는 전압 선택 회로를 더 포함하는 데이터 버퍼.
  14. 제13항에 있어서,
    상기 전압 선택 회로는,
    상기 제2 모드일 때 상기 제1 전압을 상기 제1 내부 전압으로써 출력하는 스위치;
    상기 제1 모드일 때 상기 제2 전압을 상기 제1 내부 전압으로써 출력하는 스위치;
    상기 제2 모드일 때 상기 접지 전압을 상기 제2 내부 전압으로써 출력하는 스위치; 및
    상기 제1 모드일 때 상기 제2 전압을 상기 제2 내부 전압으로써 출력하는 스위치를 포함하는 데이터 버퍼.
  15. 제14항에 있어서,
    상기 제1 앰프는 상기 제2 내부 전압에 따라, 상기 출력 데이터가 출력되는 출력 노드에 전류 패스를 형성하거나 차단하고,
    상기 제2 앰프는 상기 제1 내부 전압에 따라, 상기 출력 데이터가 출력되는 상기 출력 노드에 전류 패스를 형성하거나 차단하는 데이터 버퍼.
  16. 제15항에 있어서,
    상기 제1 모드에서,
    상기 제1 앰프 및 상기 제2 앰프는 상기 제2 내부 전압 및 상기 제1 내부 전압에 따라, 상기 제1 앰프에 공급되는 제1 전압과 접지 사이에 전류 패스를 형성하는 데이터 버퍼.
  17. 제15항에 있어서,
    상기 제2 모드에서,
    상기 제1 앰프는 상기 제2 내부 전압에 따라, 상기 제1 앰프에 공급되는 제1 전압과 접지 사이에 전류 패스를 차단하고,
    상기 제2 앰프는 상기 제1 내부 전압에 따라, 상기 출력 노드와 상기 접지 사이에 전류 패스를 차단하는 데이터 버퍼.
  18. 데이터가 저장되는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 다양한 동작들을 수행하도록 구성된 주변 회로들; 및
    채널을 통해 수신되는 커맨드, 어드레스 및 입력 데이터에 따라 상기 주변 회로들을 제어하는 제어 로직을 포함하고,
    상기 주변 회로들은,
    상기 채널을 통해 수신되는 상기 입력 데이터의 스윙 폭에 따라 서로 다른 모드로 동작하여 생성되는 데이터를 상기 주변 회로 내부에 전달하는 데이터 버퍼를 포함하는 것을 특징으로 하는 메모리 장치.
  19. 제18항에 있어서,
    상기 데이터 버퍼는,
    상기 입력 데이터를 반전시켜 출력 데이터를 출력하며, 상기 출력 데이터가 출력되는 출력 노드가 서로 연결된 제1 앰프 및 제2 앰프를 포함하고,
    상기 입력 데이터가 제1 스윙 폭을 가질 때 상기 제1 및 제2 앰프들은 모두 활성화되어 상기 출력 데이터를 출력하고,
    상기 입력 데이터가 상기 제1 스윙 폭보다 좁은 제1 스윙 폭을 가질 때, 상기 입력 데이터에 따라 상기 제1 및 제2 앰프들 중 어느 하나만 활성화되어 상기 출력 데이터를 출력하는 메모리 장치.
  20. 제19항에 있어서,
    상기 출력 데이터를 반전시켜 상기 주변 회로 내부에 전달하는 지연 버퍼를 더 포함하는 메모리 장치.
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