KR100741888B1 - 입출력 버퍼 회로 - Google Patents

Abstract

본 발명은 출력 모드시 트랜지스터간의 관통 전류를 제거함으로써, 입력 신호 천이여부와 관계없이 안정적으로 동작하는 입출력 버퍼 회로에 관한 것으로, 전원 전압단과 접지 전압단 사이에 직렬로 연결한 피모스 트랜지스터와 앤모스 트랜지스터로 이루어진 버퍼부 n 개로 구성된 입출력 버퍼 회로에 있어서, 상기 n 개의 버퍼부의 각 피모스 및 앤모스 트랜지스터의 게이트는 폴리 실리콘층을 지그재그형으로 패터닝하여 게이트간 연결을 취하고, 상기 n 개의 버퍼부의 각 피모스 및 앤모스 트랜지스터의 드레인은 하나의 패드를 통해 외부 핀에 공통으로 연결함을 특징으로 한다.

Buffer

Description

입출력 버퍼 회로{Circuit For Buffering In-Output}

도 1은 종래의 입출력 버퍼 회로 버퍼부의 레이아웃도

도 2는 도 1의 버퍼부를 포함한 종래의 입출력 버퍼 회로의 회로도

도 3은 본 발명의 입출력 버퍼 회로 n 개의 버퍼부의 레이아웃도

도 4는 도 3의 n 개의 버퍼부를 포함한 본 발명의 입출력 버퍼 회로의 회로도

도면의 주요 부분에 대한 부호 설명

10 : 버퍼부

PTr_n : 제 n 피모스 트랜지스터 NTr_n : 제 n 앤모스 트랜지스터

IV : 인버터 datao : 데이터 신호

D : n 개의 버퍼부 공통 드레인 G : n 개의 버퍼부 공통 게이트

S1 : 각 피모스 트랜지스터의 소오스

S2 : 각 앤모스 트랜지스터의 소오스

본 발명은 버퍼 회로에 관한 것으로 특히, 출력 모드시 트랜지스터간의 관통 전류를 제거함으로써, 입력 신호 천이 여부와 관계없이 안정적으로 동작하는 입출력 버퍼 회로에 관한 것이다.

이하, 첨부된 도면을 참조하여 종래의 입출력 버퍼 회로를 설명하면 다음과 같다.

도 1은 종래의 입출력 버퍼 회로 버퍼부의 레이아웃도이다.

도 1과 같이, 제 1 트랜지스터(Tr1)와 제 2 트랜지스터(Tr2)가 서로의 드레인(D)을 공유하며 연결되어 있다. 상기 공통 드레인(D)에는 외부의 핀으로부터 신호가 인가된다.

상기 제 1 트랜지스터의 소오스(S1)와 상기 제 2 트랜지스터의 소오스(S2)는 각각 별도로 구성되어, 별개 신호가 인가되며, 이에 반해 상기 제 1, 제 2 트랜지스터(Tr1, Tr2)의 게이트(G)는 패터닝된 폴리 실리콘이 연결됨으로써 공통 신호가 인가된다.

도 2는 도 1의 버퍼부를 포함한 종래의 입출력 버퍼 회로의 회로도이다.

도 2와 같이, 종래의 입출력 버퍼 회로는 데이터 신호(datao)를 인가받는 인버터(IV)와, 도 1에 도시된 버퍼부로 구성된다.

상기 버퍼부(10)인 연결을 설명하면, 상기 인버터(IV)의 출력을 공통적으로 각각의 게이트(G)에 인가받고 전원 전압단(VDD)과 접지 전압단(GND) 사이에 직렬로 연결된 피모스 트랜지스터(Tr1)와 앤모스 트랜지스터(Tr2)로 구성된다.

이 때, 상기 데이터 신호(datao)는 인버터(IV)를 거쳐 반전되고, 상기 인버 터(IV)의 출력은 상기 피모스 및 앤모스 트랜지스터(Tr1, Tr2)의 공통 게이트(G)로 인가되어 공통 드레인(D)에는 상기 인버터(IV) 출력의 반전된 값이 출력된다. 즉, 상기 데이터 신호(datao)가 상기 입출력 버퍼회로를 거쳐 약간의 지연시간을 가지며 동일한 위상을 갖는 신호로 출력되는 것이다. 여기서의 피모스 트랜지스터의 도 1의 제 1 트랜지스터이며, 앤모스 트랜지스터는 제 2 트랜지스터이다.

상기 피모스 및 앤모스 트랜지스터(Tr1, Tr2)의 소오스(S1, S2)는 각각 전원전압단(VDD)과 접지전압단(GND)에 연결되고, 공통 드레인(D)은 패드를 통해 외부 핀에 연결된다.

상기 인버터(IV)에 데이터 신호(datao)를 인가하였을 때, 상기 버퍼부(10)의 동작은 다음 두 가지의 경우로 살펴볼 수 있다.

먼저, 상기 데이터 신호(datao)를 하이 레벨로 인가하였을 때는 공통 게이트(G)의 상태가 로우 레벨이 되므로, 상기 버퍼부(10)의 출력단자인 공통 드레인(D)에서는 하이 레벨 신호가 출력된다.

반대로, 상기 데이터 신호(datao)를 로우 레벨로 인가하였을 때는 공통 게이트(G)의 상태가 하이 레벨이 되므로, 상기 버퍼부(10)의 출력단자인 공통 드레인(D)에서는 로우 레벨 신호가 출력된다.

문제가 되는 것은, 데이터 신호(datao)가 로우 레벨(L)에서 하이 레벨(H)로 천이할 때나 혹은 하이 레벨(H)에서 로우 레벨(L)로 천이할 때인데, 이 때는 순간적으로 각각의 피모스 및 앤모스 트랜지스터(Tr1, Tr2)에서 턴 온(turn on), 턴 오프(turn off) 동작이 일어남으로 피모스 및 앤모스 트랜지스터(Tr1, Tr2)간에 관통 전류가 흐르게 된다.

상기와 같은 종래의 입출력 버퍼 회로는 다음과 같은 문제점이 있다.

즉, 데이터 신호를 종래 입출력 버퍼 회로 입력단에 인가할 때, 상기 데이터 신호가 순간적으로 천이하는 시점에 상기 피모스 트랜지스터와 앤모스 트랜지스터가 모두 턴온되는 현상이 발생하여, 즉, 상기 피모스 트랜지스터와 앤모스 트랜지스터가 동시에 도통되는 현상이 발생하여 순간적으로 많은 전류가 흐르게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 출력 모드시 트랜지스터간의 관통 전류를 제거함으로써, 입력 신호 천이여부와 관계없이 안정적으로 동작하는 입출력 버퍼 회로를 제공하는 데, 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 입출력 버퍼 회로는 전원 전압단과 접지 전압단 사이에 직렬로 연결한 피모스 트랜지스터와 앤모스 트랜지스터로 이루어진 버퍼부 n 개로 구성된 입출력 버퍼 회로에 있어서, 상기 n 개의 버퍼부의 각 피모스 및 앤모스 트랜지스터의 게이트는 폴리 실리콘층을 지그재그형으로 패터닝하여 게이트간 연결을 취하고, 상기 n 개의 버퍼부의 각 피모스 및 앤모스 트랜지스터의 드레인은 하나의 패드를 통해 외부 핀에 공통으로 연결함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 입출력 버퍼 회로를 상세히 설명하면 다음과 같다.

도 3은 본 발명의 입출력 버퍼 회로 n 개의 버퍼부의 레이아웃도이다.

도 3과 같이, 제 1 영역에 n 개의 피모스 트랜지스터(PTr_1, PTr₂, ...,PTr_n)를 형성한다. 제 2 영역에 상기 n 개의 피모스 트랜지스터와 각각 공통 드레인(D)을 갖는 n 개의 앤모스 트랜지스터(NTr_1, Nr₂, ...,NTr_n)를 형성한다.

상기 n 개의 피모스 트랜지스터(PTr_1, PTr₂, ...,PTr_n)와 n 개의 앤모스 트랜지스터(NTr_1, Nr₂, ...,NTr_n) 각각의 공통 드레인(D)은 한 노드에 연결시켜 외부 핀으로 인가한다.

상기 n 개의 피모스 트랜지스터(PTr_1, PTr₂, ...,PTr_n)의 소오스를 공통으로, 전원 전압단(VDD)에 인가하고, 상기 n 개의 앤모스 트랜지스터(NTr_1, Nr₂, ...,NTr _n)의 소오스를 접지 전압단(GND)에 인가한다.

이 때, 하나의 피모스 트랜지스터(PTr)와 하나의 앤모스 트랜지스터(NTr)를 전원전압단(VDD)과 접지 전압단(GND) 사이에 직렬로 연결된 블록을 하나의 버퍼부라 하면, 상기 입출력 버퍼 회로에는 n 개의 버퍼부가 구성되어 있다고 볼 수 있다.

본 발명의 특징이 되는 것은 상기 각 버퍼부마다 게이트를 패터닝된 폴리 실리콘층을 사용하여 공통으로 연결한 것이다. 이 때, 상기 폴리 실리콘층은 처음 신호가 인가되는 제 1 피모스 트랜지스터로부터 마지막 신호가 인가되는 제 n 피모스(또는 앤모스) 트랜지스터까지 지그재그형으로 끊김없이 연결한다.

상기 폴리 실리콘층은 도 3과 같이, 폴리 실리콘과 게이트간의 연결부에 저항(Resistor)과 캐패시터(Capacitor)가 내재되어 있다. 이러한 저항이나 캐패시터는 기생성분으로 회로 내에서는 신호가 저항 및 캐패시터를 통과하면서 소정 시간 지연하는 특성을 갖는다.

따라서, 본 발명의 입출력 버퍼 회로에서는 상기 폴리 실리콘층으로 게이트간 연결을 함으로써, 내부 신호가 소정 시간 지연되어, 순간적으로 피모스 트랜지스터 및 앤모스 트랜지스터가 함께 턴온되는 현상을 방지할 수 있게 된다.

도 4는 도 3의 n 개의 버퍼부를 포함한 본 발명의 입출력 버퍼 회로의 회로도이다.

도 4와 같이, 본 발명의 입출력 버퍼 회로는 데이터 신호를 반전하는 인버터의 출력단에 도 3의 n 개의 버퍼부를 연결하여 구성한 것이다.

즉, 도 3에 도시된 바와 같이, 게이트간 연결을 폴리 라우팅을 통해 하게 되면, 각각의 게이트간에는 기생 저항, 기생 캐패시터가 존재하게 된다.

위에서 설명한 바와 같이, 상기 기생 저항(2n-1개의 Resistor) 및 기생 캐패시터(2n-1개의 Capacitor)는 상기 데이터 신호(datao)를 입력단에 인가했을 때, 각각의 소자를 거치면서 소정 시간의 지연 시간(time delay)을 갖게 하여 최종 출력이 공통 드레인에 출력되게 한다.

즉, 상기 데이터 신호(datao)의 천이시(하이 레벨에서 로우 레벨 신호 천이하거나, 로우 레벨에서 하이 레벨 신호로 천이) 각 버퍼부의 피모스 트랜지스터 및 앤모스 트랜지스터가 공통으로 턴 온(turn on)되는 현상이 발생하지 않게 하는 것 이다.

상기와 같은 본 발명의 입출력 버퍼 회로는 다음과 같은 효과가 있다.

데이터 신호의 천이시 폴리 저항과 폴리 캐패시턴스 등에 인한 지연에 의해 순간적으로 피모스 트랜지스터와 앤모스 트랜지스터가 동시에 도통되는 구간이 발생되지 않아서 전류의 소모를 방지할 수 있고 이로 인한 전원의 불안정을 제거함으로써 칩의 오동작을 막을 수 있다.

Claims (3)

1. 전원 전압단과 접지 전압단 사이에 직렬로 연결한 피모스 트랜지스터와 앤모스 트랜지스터로 이루어진 버퍼부 n 개로 구성된 입출력 버퍼 회로에 있어서,

   상기 n 개의 버퍼부의 각 피모스 및 앤모스 트랜지스터의 게이트는 폴리 실리콘층을 지그재그형으로 패터닝하여 게이트간 연결을 취하고,

   상기 n 개의 버퍼부의 각 피모스 및 앤모스 트랜지스터의 드레인은 하나의 패드를 통해 외부 핀에 공통으로 연결함을 특징으로 하는 입출력 버퍼 회로.
2. 제 1항에 있어서, 상기 게이트간 연결을 취하는 폴리 실리콘층에는 저항 및 캐패시터가 내재되어 있음을 특징으로 하는 입출력 버퍼 회로.
3. 제 1항에 있어서, 상기 저항 및 캐패시터는 소정 시간 지연 값을 가지고 있음을 특징으로 하는 입출력 버퍼 회로.

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