KR20020083352A - 어드레스 입력 버퍼 - Google Patents

Abstract

그라운드 바운싱(ground bouncing) 현상에 의해 칩 동작에 오류가 발생하는 것을 방지함과 동시에 속도를 개선하기에 알맞은 어드레스 입력 버퍼를 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 어드레스 입력 버퍼는 입력신호(pad)와 칩선택신호(csb)를 받아 동작하며 데이터 출력 버퍼와 공통접지전압단을 통해 접속되어 있는 논리 연산 회로와, 상기 논리 연산 회로의 출력신호를 지연하여 출력하는 제1신호지연부와, 상기 공통접지전압단(gndd)에 접속되며 이부분에서 그라운드 바운싱(Ground bouncing)이 발생하는 것을 방지하기 위한 신호안정화부를 포함하여 구성됨을 특징으로 한다.

Description

어드레스 입력 버퍼{address input buffer}

본 발명은 어드레스 입력 버퍼에 대한 것으로, 특히 그라운드 바운싱(groundbouncing) 현상에 영향을 받지 않고 속도를 개선한 어드레스 입력 버퍼에 관한 것이다.

첨부 도면을 참조하여 종래 어드레스 입력 버퍼에 대하여 설명하면 다음과 같다.

도 1은 종래 어드레스 입력 버퍼를 나타낸 회로도이고, 도 2는 종래 어드레스 입력 버퍼와 데이터 출력 버퍼를 나타낸 회로도이며, 도 3은 도 2의 종래 어드레스 입력 버퍼와 데이터 출력 버퍼의 출력파형도이다.

종래 어드레스 입력 버퍼(10)는 도 1과 도 2에 도시한 바와 같이 입력신호(pad)와 칩선택신호(csb)를 받아 동작하는 노아(NOR)연산 회로로 구성되었고, 노아연산 회로의 출력단에는 신호 지연을 위한 제1, 제2인버터가 있다.

그리고 데이터 출력 버퍼(20)와는 공통접지전압단(outbuf_gnd:gndd)를 통해서 연결되어 있다.

그리고 하나의 어드레스 입력 버퍼(10)에는 동시에 구동하는 8개의 데이터 출력 버퍼(20)가 공통접지전압단(gndd)을 통해서 연결되어 있다.

그리고 데이터 출력 버퍼(20)에서 출력 데이터 신호(dout)의 하이→로우 또는 로우→하이로의 빠른 전환을 위해서 공통접지전압단에 소오스가 연결된 최종단의 드라이브 모스트랜지스터(앤모스 트랜지스터)의 사이즈를 크게 하였다.

그 결과 도 3에 도시한 바와 같이 출력 데이터 신호(dout)가 하이→로우로 스윙할 경우 그라운드 바운싱(Ground bouncing) 현상이 나타났다.

또한 8개의 데이터 출력 버퍼(20)가 동시에 스윙할 경우와 출력 데이터신호(dout)가 매우 큰 전위에서 그라운드로 스윙할 경우에는 그라운드 바운싱이 더욱 크게 발생하게 된다.

이에 따라서 데이터 출력 버퍼(20)와 공통접지전압단(gndd)을 통해 같이 묶여있는 어드레스 입력 버퍼(10)에 영향을 주게 되고, 이에 의해서 실제 토글(toggle)되지 않은 어드레스 입력 버퍼(10)가 토글된 것처럼 동작되어 칩동작에 오류가 발생한다.

그리고 도 3에 도시한 바와 같이 시뮬레이션 결과 어드레스 입력 버퍼(10)에서 입력신호(pad)가 토글(toggle)된 후 노드2(node2)가 토글되는 시점까지 2.3ns가 소요되었다.

상기와 같은 종래 어드레스 입력 버퍼는 다음과 같은 문제가 있다.

데이터 출력 버퍼의 출력 데이터 신호가 하이 →로우로 스윙할 때 공통접지전압단에 그라운드 바운싱이 발생할 수 있는데, 이로 인하여 공통접지전압단에 의해 데이터 출력 버퍼와 연결된 어드레스 입력 버퍼에 그리치(glitch) 현상이 발생하여 칩이 오동작할 수 있다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 그라운드 바운싱(ground bouncing) 현상에 의해 칩 동작에 오류가 발생하는 것을 방지함과 동시에 속도를 개선하기에 알맞은 어드레스 입력 버퍼를 제공하는데 그 목적이 있다.

도 1은 종래 어드레스 입력 버퍼를 나타낸 회로도

도 2는 종래 어드레스 입력 버퍼와 데이터 출력 버퍼를 나타낸 회로도

도 3은 도 2의 종래 어드레스 입력 버퍼와 데이터 출력 버퍼의 출력파형도

도 4는 본 발명의 제 1 실시예에 따른 어드레스 입력 버퍼와 데이터 출력 버퍼를 나타낸 회로도

도 5는 도 4의 회로구성에 따른 어드레스 입력 버퍼와 데이터 출력 버퍼의 출력파형도

도 6은 본 발명의 제 2 실시예에 따른 어드레스 입력 버퍼와 데이터 출력 버퍼를 나타낸 회로도

도면의 주요 부분에 대한 부호의 설명

40,60 : 어드레스 입력 버퍼 50 : 데이터 출력 버퍼

61 : 전압 감지부

상기와 같은 목적을 달성하기 위한 본 발명 어드레스 입력 버퍼는 입력신호(pad)와 칩선택신호(csb)를 받아 동작하며 데이터 출력 버퍼와 공통접지전압단을 통해 접속되어 있는 논리 연산 회로와, 상기 논리 연산 회로의 출력신호를 지연하여 출력하는 제1신호지연부와, 상기 공통접지전압단(gndd)에 접속되며 이부분에서 그라운드 바운싱(Ground bouncing)이 발생하는 것을 방지하기 위한 신호안정화부를 포함하여 구성됨을 특징으로 한다.

본 발명은 데이터 출력 버퍼의 하이 →로우로의 스윙(swing)시 공통접지전압단에서 발생하는 그라운드 바운싱(Ground bouncing)에 의해서 어드레스 입력 버퍼에 그리치(glitch)현상이 발생하여 칩이 오동작하는 것을 방지하기 위한 것이다.

이를 위해서 그라운드 바운싱 현상이 발생할 경우에 공통접지전압단의 신호를 안정화 시킬 수 있는 신호안정화 회로(펌핑회로)를 어드레스 입력 버퍼에 더 구비하였다.

첨부 도면을 참조하여 본 발명 어드레스 입력 버퍼에 대하여 설명하면 다음과 같다.

도 4는 본 발명의 제 1 실시예에 따른 어드레스 입력 버퍼와 데이터 출력 버퍼를 나타낸 회로도이고, 도 5는 도 4의 회로구성에 따른 어드레스 입력 버퍼와 데이터 출력 버퍼의 출력파형도이다.

본 발명의 제1실시예에 따른 어드레스 입력 버퍼는 도4에 도시한 바와 같이 어드레스 입력 버퍼의 입력신호(pad)와 칩선택신호(csb)를 받아 동작하는 노아(NOR) 연산회로와, 노아 연산 회로의 신호를 지연출력하는 제1신호지연부와,데이터 출력 버퍼(50)와 공통 접속되어 있는 어드레스 입력 버퍼(40)의 공통접지전압단(gndd)에 그라운드 바운싱(Ground bouncing)이 발생하는 것을 방지하기 위한 신호안정화부를 포함하여 구성되었다.

이때 한 개의 어드레스 입력 버퍼는 동시에 동작하는 8개의 데이터 출력 버퍼와 공통접지전압단(gndd)에 의해 연결되어 있다.

상기에서 노아 연산 회로는 공급전압단과 접지전압단의 사이에 직렬연결된 제1, 제2피모스트랜지스터와, 병렬연결된 제1, 제2앤모스트랜지스터로 구성되었다.

이때 제1피모스트랜지스터와 제1앤모스트랜지스터는 어드레스 입력 버퍼(40)의 입력신호(pad)를 받아서 동작하고, 제2피모스트랜지스터와 제2앤모스트랜지스터는 칩선택신호(csb)를 받아서 구동한다.

그리고 노아 연산 회로는 직렬연결된 제1, 제2피모스트랜지스터와, 병렬연결된 제1, 제2앤모스트랜지스터의 접속 노드를 통해서 신호가 출력된다.

그리고 제1신호지연부는 노아 연산 회로의 출력신호를 지연하기 위한 것으로 직렬연결된 제1, 제2인버터(INV1,INV2)로 구성되었다.

그리고 신호안정화부는 칩선택신호(csb)와 입력신호(pad)와 데이터 출력 버퍼(50)의 입력 데이터 신호(din)의 입력에 따라 구동이 결정되는 것으로, 3입력의 제1낸드게이트와, csb와 pad와 din의 신호에 따라서 제1낸드게이트의 출력을 결정하는 제1낸드게이트 입력신호조절부와, 제1낸드게이트의 신호를 지연시키기 위한 제2신호지연부와, 데이터 출력 버퍼(50)와 공통 접속된 공통접지전압단(gndd)과 접지단(Vss)의 사이에 제1낸드게이트의 신호를 입력받아 구동하는 제3앤모스트랜지스터와, 공통접지전압단(gndd)에 게이트가 연결되고 제2신호지연부의 출력단에 소오스와 드레인이 공통접속된 피모스 게이트캡으로 구성되었다.

이때 제1낸드게이트 입력신호조절부는 각 입력단에 신호를 출력하기 위해 3개의 파트로 나뉜다.

첫 번째로 제1낸드게이트의 제1입력단으로 입력되는 데이터 출력 버퍼(40)의 입력 데이터 신호(din)를 지연하여 반전 출력하는 직렬연결된 제3, 제4, 제5인버터(INV3, INV4, INV5)가 있다.

두 번째로 제1낸드게이트의 제2입력단으로는 데이터 출력 버퍼(40)의 입력 데이터 신호(din)가 입력된다.

세 번째로 제1낸드게이트의 제3입력단으로 입력되도록 칩선택신호(csb)를 반전하는 제6인버터(INV6)와, 공급전압단과 접지전압단의 사이에 직렬 연결된 제3피모스트랜지스터와 제4, 제5앤모스트랜지스터로 구성된 신호반전부와, 신호반전부의 출력신호를 반전/출력하는 제7인버터(INV7)로 구성되었다.

이때 제3피모스트랜지스터와 제4, 제5앤모스트랜지스터는 각각 제6인버터와 어드레스 입력 버퍼의 입력신호(pad)와 제6인버터(INV6) 신호를 받아서 구동한다.

그리고 제2신호지연부는 제8 내지 제11인버터(INV8,INV9,INV10,INV11)가 직렬 구성되어 있다.

그리고 노아 연산 회로의 제1, 제2앤모스트랜지스터의 소오스단과 접지전압단의 사이에 커패시터(C1)가 있고, 공통접지전압단(gndd)와 제1, 제2앤모스트랜지스터의 소오스단의 사이에 제1인덕터(L1)와 제1저항(R1)과, 제2인덕터(L2)와 제2저항(R2)와, 제3저항과 제3인덕터(L3)가 병렬연결되어 있다.

상기에서 신호안정화부는 데이터 출력 버퍼(50)와 공통접속된 공통접지전압단(gndd)에서의 그라운드 바운싱(ground bouncing)을 억제하기 위한 것이다.

다음에 상기와 같은 구성을 갖는 어드레스 입력 버퍼의 동작에 대하여 설명한다.

데이터 출력 버퍼의 입력 데이터 신호(din)가 상승(Rising)하면 그에 의해 출력 데이터 신호(dout)가 하강(Falling)하게 되어 공통접지전압단(gndd)에 그라운드 바운싱(Ground bouncing) 현상이 발생한다.

그 결과 어드레스 입력 버퍼의 입력신호(Pad)가 하이(2.4V)레벨로 유지되고 있음에도 불구하고 제1인버터(INV1)를 거친 노드2(node2)에 펄스(그리치(glitch))가 발생된다.

본 발명은 din이 상승하는 시점에 네가티브 펌핑회로(신호안정화부)를 이용하여 공통접지전압단(gndd)에 전압이 상승하는 것을 억제시키는 동작을 한다.

좀더 자세하게는 도 4와 도 5에 도시한 바와 같이 어드레스 입력 버퍼(40)에 입력되는 칩선택신호(csb)는 항상 로우(0V)상태를 유지하도록 하고, 어드레스 입력 버퍼(40)에 입력되는 입력 데이터신호(pad)는 입력 TTL 레벨인 0.8V~2.4V 상태가 되도록 한다.

이때 데이터 출력 버퍼(50)의 입력 데이터 신호(din)가 상승(Rising)하면 신호안정화부의 노드3(node3)이 하강(Falling)하게 되고, 노드4(node4)가 하이(5.7V)레벨에서 로우(0V)레벨로 하강(Falling)하면서 피모스 게이트캡이 차아지펌핑(charge pumpping) 작용을 하게되어 로우(0V) 레벨로 유지되어 있던 공통접지전압단(gndd)이 네가티브 전압(negative voltage)을 받게된다.

그로 인하여 도 5에 도시한 바와 같이 제1인버터(INV1)와 제2인버터(INV2) 사이의 노드2(node2)에서 바운싱(bouncing) 현상이 발생하는 것이 억제된다.

이에 의해서 노드2에서 그리치(glitch) 현상이 발생하는 것을 방지할 수 있다.

그리고 종래회로에서 시뮬레이션 결과 어드레스 입력 버퍼에서 입력신호(pad)가 토글(toggle)된 후 노드2(node2)가 토글되는 시점까지 2.3ns가 소요되었는데, 본 발명은 신호안정화부를 더 구비하므로써 어드레스 입력 버퍼에서 입력 신호(pad)가 토글된 후 노드2(node2)가 토글되는 시점까지 2.0ns가 소요되어 0.3ns의 시간이 단축된다.

다음에 본 발명의 제 2 실시예에 따른 와이드 전압용 어드레스 입력 버퍼에 대하여 설명한다.

도 6은 본 발명의 제 2 실시예에 따른 어드레스 입력 버퍼와 데이터 출력 버퍼를 나타낸 회로도이다.

본 발명 제 2 실시예에 따른 어드레스 입력 버퍼(60)는 3.7V에서는 그라운드 바운싱(ground bouncing) 현상이 나타나지 않는다는 것을 이용한 것으로, 데이터 출력 버퍼(50)의 입력 데이터 신호(din)의 전압 크기를 미리 감지하는 전압 감지부(61)를 더 구비하여 구성되었다.

상기의 본 발명 제 2 실시예에 따른 어드레스 입력 버퍼(60)는 전압감지부(61)를 더 구비한 것과, 제2신호지연부가 제2낸드게이트(NAND2)와 제12 내지 제14인버터(INV12,INV13,INV14)가 직렬 구성된 것을 제외하고는 본 발명 제 1 실시예와 동일한 구성을 갖는다.

상기에서 제2낸드게이트는 전압 감지부(61)의 출력신호와 제1낸드게이트(NAND1)의 출력신호를 논리곱하여 반전한다.

상기와 같이 전압 감지부(61)를 더 구비함으로써 5.7V에서는 그라운드 바운싱 억제회로가 동작하도록 하고, 3.7V에서는 정상적인 어드레스 입력 버퍼(60)만 동작하도록 하였다. 즉, 3.7V에서는 그라운드 바운싱 억제회로가 작동하지 않도록 만든다.

다시말해서 전압 감지부(61)의 출력단인 vref 노드를 통해 출력된 신호가 하이(High)일 경우에는 5.7V 전압용으로 동작하고, 로우(Low)일 경우에는 3.7V 전압용임이 감지되어 와이드 전압용 어드레스 입력 버퍼 회로로 동작한다.

상기와 같은 본 발명 어드레스 입력 버퍼는 다음과 같은 효과가 있다.

첫째, 어드레스 입력 버퍼와 데이터 출력 버퍼의 공통접지전압단에 신호안정화부를 접속시켜서 그라운드 바운싱(ground bouncing) 현상이 발생하는 것을 방지할 수 있고, 따라서 어드레스 입력 버퍼에서 그리치(glitch)가 발생하는 것을 억제할 수 있다.

둘째, 어드레스 입력 버퍼의 동작속도를 향상시킬 수 있다.

Claims (7)

1. 입력신호(pad)와 칩선택신호(csb)를 받아 동작하며 데이터 출력 버퍼와 공통접지전압단을 통해 접속되어 있는 논리 연산 회로와,

   상기 논리 연산 회로의 출력신호를 지연하여 출력하는 제1신호지연부와,

   상기 공통접지전압단(gndd)에 접속되며 이부분에서 그라운드 바운싱(Ground bouncing)이 발생하는 것을 방지하기 위한 신호안정화부를 포함하여 구성됨을 특징으로 하는 어드레스 입력 버퍼.
2. 제 1 항에 있어서, 상기 제1신호지연부는 직렬연결된 제1, 제2인버터로 구성됨을 특징으로 하는 어드레스 입력 버퍼.
3. 제 1 항에 있어서, 상기 신호안정화부는 3입력 제1낸드게이트와,

   상기 제1낸드게이트의 제1내지 제3입력단에 입력될 신호를 출력하기 위한 신호출력부와,

   상기 제1낸드게이트의 신호를 지연 출력하는 제2신호지연부와,

   상기 제2신호지연부가 하강(Falling)할 때 상기 공통접지전압단과 상기 제2신호지연부의 사이에서 차아지 펌핑동작을 하는 모스 게이트캡과,

   게이트가 상기 제1낸드게이트의 출력단에 연결되고 드레인과 소오스가 상기 공통접지전압단과 접지단에 각각 연결된 모스트랜지스터로 구성됨을 특징으로 하는어드레스 입력 버퍼.
4. 제 3 항에 있어서, 상기 신호출력부 중 상기 제1낸드게이트의 제1입력단에는 상기 데이터 출력 버퍼의 입력 데이터 신호(din)를 지연/반전하여 출력하는 제3 내지 제5인버터가 직렬 구성되고,

   상기 제1낸드게이트의 제2입력단에는 상기 데이터 출력 버퍼의 입력 데이터 신호(din)가 입력되고,

   상기 제1낸드게이트의 제3입력단에는 칩선택신호(csb)를 반전하여 출력하는 제6인버터와, 공급전압단과 접지전압단의 사이에 직렬 구성되며 상기 제6인버터와 상기 어드레스 입력 버퍼의 입력신호(pad)와 상기 제6인버터의 신호를 각각 받아 동작하는 제1피모스 트랜지스터와 제1, 제2앤모스 트랜지스터, 상기 제1피모스 트랜지스터와 상기 제1앤모스 트랜지스터의 접속노드의 신호를 반전 출력하는 제7인버터로 구성됨을 특징으로 하는 어드레스 입력 버퍼.
5. 제 3 항에 있어서, 상기 제2신호지연부는 직렬 연결된 제8내지 제11인버터로 구성됨을 특징으로 하는 어드레스 입력 버퍼.
6. 제 1 항에 있어서, 상기 신호안정화부는 상기 데이터 출력 버퍼의 입력 데이터 신호(din) 전압이 기준전압(그라운드 바운싱 현상이 일어나지 않는 전압)인지 아닌지를 감지하여 상기 신호안정화부의 동작 여부를 결정하는 전압 감지부를 더포함하여 구성됨을 특징으로 하는 어드레스 입력 버퍼.
7. 제 3 항 또는 제 6 항에 있어서, 상기 제 2 신호지연부는 상기 전압 감지부의 출력신호와 상기 제1낸드게이트의 출력신호를 논리곱한 후 반전하는 제2낸드게이트와,

   상기 제2낸드게이트의 출력신호를 받아 직렬 연결된 제12 내지 제14인버터로 구성되는 것을 더 포함함을 특징으로 하는 어드레스 입력 버퍼.