JP2024042582A - アナログスイッチ回路、半導体装置 - Google Patents

アナログスイッチ回路、半導体装置 Download PDF

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Abstract

【課題】逆流電流を防止可能なアナログスイッチ回路を提供する。【解決手段】アナログスイッチ回路１００は、制御信号ＣＮＴに応じて、入力ノードＮ１と出力ノードＮ２との間の導通、遮断が切り替え可能である。第１ＰＭＯＳトランジスタＭＰ１および第２ＰＭＯＳトランジスタＭＰ２は、入力ノードＮ１と出力ノードＮ２との間に直列に接続される。第３ＰＭＯＳトランジスタは、中間ノードＮ３と第１ＮＭＯＳトランジスタＮＭ１のドレインの間に接続される。【選択図】図２

Description

本開示は、アナログスイッチ回路に関する。
アナログ信号を扱う電子回路には、アナログ信号の伝達、遮断を切り替えるためのアナログスイッチが用いられる。アナログスイッチはＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチあるいはトランスファゲートとも称される。
図１は、アナログスイッチ１０の基本構成を示す図である。アナログスイッチ１０は、並列接続されるＮＭＯＳ（N-channel MOS）トランジスタ１２とＰＭＯＳ（P-channel MOS）トランジスタ１４を含む。制御信号ＣＮＴがハイのとき、ＮＭＯＳトランジスタ１２のゲートに電源電圧ＶＤＤが、ＰＭＯＳトランジスタ１４のゲートに接地電圧ＶＳＳが印加され、アナログスイッチ１０がオン状態となる。反対に、制御信号ＣＮＴがローのとき、ＮＭＯＳトランジスタ１２のゲートに接地電圧ＶＳＳが、ＰＭＯＳトランジスタ１４のゲートに電源電圧ＶＤＤが印加され、アナログスイッチ１０がオフ状態となる。
特許第６７２７０１６号公報
図１において、ノードＮ１あるいはＮ２が半導体集積回路のＩ／Ｏピンと接続され、外部に対して電気的に露出されて使用される場合がある。この場合に、Ｉ／Ｏに、電源電圧ＶＤＤを超える電圧が印加されると、ＰＭＯＳトランジスタ１４のボディダイオード１５を経由して、電源ラインに逆流電流が流れてしまう。
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、逆流電流を防止可能なアナログスイッチ回路の提供にある。
本開示のある態様は、制御信号に応じて、入力ノードと出力ノードとの間の導通、遮断が切り替え可能なアナログスイッチ回路に関する。アナログスイッチ回路は、中間ノードと、ソースが入力ノードと接続され、バックゲートとドレインが中間ノードに接続された第１ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタと、ソースが出力ノードと接続され、バックゲートとドレインが中間ノードと接続され、ゲートが第１ＰＭＯＳトランジスタのゲートと接続された第２ＰＭＯＳトランジスタと、ソースが接地され、ドレインが第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタのゲートと接続された第１ＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタと、中間ノードと第１ＮＭＯＳトランジスタのドレインの間に接続され、ゲートが第１ＮＭＯＳトランジスタのゲートと接続された第３ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタのゲートと接地の間に接続された第１抵抗と、入力に制御信号を受け、出力が第１ＮＭＯＳトランジスタのゲートと接続されたドライバと、を備える。
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
本開示のある態様によれば、逆流電流を防止できる。
図１は、アナログスイッチの基本構成を示す図である。 図２は、実施形態に係るアナログスイッチ回路の回路図である。 図３は、比較技術に係るアナログスイッチ回路の回路図である。 図４は、アナログスイッチ回路を備える半導体装置のブロック図である。 図５は、アナログスイッチ回路を備える半導体装置のブロック図である。
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
一実施形態に係るアナログスイッチ回路は、制御信号に応じて、入力ノードと出力ノードとの間の導通、遮断が切り替え可能に構成される。アナログスイッチ回路は、中間ノードと、ソースが入力ノードと接続され、バックゲートとドレインが中間ノードに接続された第１ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタと、ソースが出力ノードと接続され、バックゲートとドレインが中間ノードと接続され、ゲートが第１ＰＭＯＳトランジスタのゲートと接続された第２ＰＭＯＳトランジスタと、ソースが接地され、ドレインが第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタのゲートと接続された第１ＮＭＯＳトランジスタと、中間ノードと第１ＮＭＯＳトランジスタのドレインの間に接続され、ゲートが第１ＮＭＯＳトランジスタのゲートと接続された第３ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタのゲートと接地の間に接続された第１抵抗と、入力に制御信号を受け、出力が第１ＮＭＯＳトランジスタのゲートと接続されたドライバと、を備える。
この構成によれば、アナログスイッチ回路が遮断（オフ）の状態において、ＰＭＯＳトランジスタのバックゲートを介して逆流電流が流れるのを防止できる。また、アナログスイッチ回路が導通（オン）の状態において、第３ＰＭＯＳトランジスタがオフとなるため、中間ノードと接地が切り離される。これにより第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタを通過する信号の電圧レベルに与える影響を低減できる。
一実施形態において、アナログスイッチ回路は、中間ノードと第１ＮＭＯＳトランジスタのドレインの間に、第３ＰＭＯＳトランジスタと直列に接続された第２抵抗をさらに備えてもよい。
一実施形態において、アナログスイッチ回路は、入力ノードと出力ノードの間に、第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタの直列接続回路と並列に接続され、バックゲートが接地され、ゲートがドライバの出力と接続された第２ＮＭＯＳトランジスタをさらに備えてもよい。
一実施形態において、アナログスイッチ回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
一実施形態に係る半導体装置は、入出力ピンと、入力ノードが入出力ピンと接続された上述のいずれかのアナログスイッチ回路と、を備えてもよい。
一実施形態において、半導体装置は、アナログスイッチ回路の出力ノードと接続されたＡ／Ｄコンバータをさらに備えてもよい。
一実施形態において、半導体装置は、入出力ピンと接続されたオープンドレイン回路をさらに備えてもよい。
一実施形態において、半導体装置は、入出力ピンに外部から入力されるデジタル信号を受信する入力バッファをさらに備えてもよい。
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数（抵抗値、容量値、インダクタンス）を表すものとする。
図２は、実施形態に係るアナログスイッチ回路１００の回路図である。アナログスイッチ回路１００は、入力ノードＮ１および出力ノードＮ２を備え、制御信号ＣＮＴに応じて、入力ノードＮ１と出力ノードＮ２の間が電気的に導通する状態（オン状態）と、入力ノードＮ１と出力ノードＮ２の間が電気的に遮断する状態（オフ状態）と、が切りかえ可能となっている。
アナログスイッチ回路１００は、双方向ＰＭＯＳスイッチ１１０、ＮＭＯＳスイッチ１２０、ドライバ１３０、第１抵抗Ｒ１を備える。
双方向ＰＭＯＳスイッチ１１０は、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２、第３ＰＭＯＳトランジスタＭＰ３、第１ＮＭＯＳトランジスタＭＮ１、第２抵抗Ｒ２を含む。
第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２は、入力ノードＮ１と出力ノードＮ２の間に直列に接続される。第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２の接続ノードを、中間ノードＮ３という。
第１ＰＭＯＳトランジスタＭＰ１は、ソースが入力ノードＮ１と接続され、バックゲートとドレインが中間ノードＮ３と接続される。
第２ＰＭＯＳトランジスタＭＰ２は、ソースが出力ノードＮ２と接続され、バックゲートとドレインが中間ノードＮ３と接続される。第２ＰＭＯＳトランジスタＭＰ２のゲートは、第１ＰＭＯＳトランジスタＭＰ１のゲートと接続される。
第１ＮＭＯＳトランジスタＭＮ１は、ソースが接地され、ドレインが第１ＰＭＯＳトランジスタＭＰ１および第２ＰＭＯＳトランジスタＭＰ２のゲートと接続される。
第３ＰＭＯＳトランジスタＭＰ３は、中間ノードＮ３と第１ＮＭＯＳトランジスタＭＮ１のドレインの間に接続される。また第３ＰＭＯＳトランジスタＭＰ３のゲートは、第１ＮＭＯＳトランジスタＭＮ１のゲートと接続される。
第１抵抗Ｒ１は、第１ＮＭＯＳトランジスタＭＮ１のゲートと接地の間に接続される。
ＮＭＯＳスイッチ１２０は、入力ノードＮ１と出力ノードＮ２の間に接続された第２ＮＭＯＳトランジスタＭＮ２を含む。第２ＮＭＯＳトランジスタＭＮ２のバックゲートは接地される。
ドライバ１３０の入力には、制御信号ＣＮＴが入力され、ドライバ１３０の出力は、第１ＮＭＯＳトランジスタＭＮ１、第３ＰＭＯＳトランジスタＭＰ３、第２ＮＭＯＳトランジスタＭＮ２のゲートと接続される。ドライバ１３０の電源ラインには、電源電圧ＶＤＤが供給される。ドライバ１３０は、制御信号ＣＮＴがハイのときに電源電圧ＶＤＤを出力し、制御信号ＣＮＴがローのときに接地電圧０Ｖを出力する。
以上がアナログスイッチ回路１００の構成である。続いてその動作を説明する。
・ オン状態
制御信号ＣＮＴがハイとなると、第２ＮＭＯＳトランジスタＭＮ２のゲートに電源電圧ＶＤＤが印加される。これにより第２ＮＭＯＳトランジスタＭＮ２は、信号が通過可能な状態となる。
また第１ＮＭＯＳトランジスタＭＮ１のゲートにも電源電圧ＶＤＤが印加され、第１ＮＭＯＳトランジスタＭＮ１がオンとなる。これにより、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２のゲートが０Ｖとなり、第１ＰＭＯＳトランジスタＭＰ１および第２ＰＭＯＳトランジスタＭＰ２は、信号が通過可能な状態となる。
・ オフ状態
制御信号ＣＮＴがローとなると、第２ＮＭＯＳトランジスタＭＮ２のゲートに０Ｖが印加される。これにより第２ＮＭＯＳトランジスタＭＮ２は、遮断状態となる。
また制御信号ＣＮＴがローとなると、第３ＰＭＯＳトランジスタＭＰ３のゲートに０Ｖが印加され、第３ＰＭＯＳトランジスタＭＰ３がオン状態となる。これにより、第１ＰＭＯＳトランジスタＭＰ１のゲートソース間が接続され、第２ＰＭＯＳトランジスタＭＰ２のゲートソース間が接続されるため、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２は遮断状態となる。
このとき、第１ＮＭＯＳトランジスタＭＮ１はオフである。
以上がアナログスイッチ回路１００の動作である。
このアナログスイッチ回路１００では、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２のバックゲートは、電源ラインと接続されていない。したがって入力ノードＮ１あるいは出力ノードＮ２に、電源電圧ＶＤＤよりも高い電圧が印加されたときに、電源ラインに向かって逆流電流が流れるのを防止できる。
アナログスイッチ回路１００のさらなる利点は、比較技術との対比によって明確となる。
図３は、比較技術に係るアナログスイッチ回路１００Ｒの回路図である。アナログスイッチ回路１００Ｒでは、第３ＰＭＯＳトランジスタＭＰ３が省略されており、中間ノードＮ３と第１ＮＭＯＳトランジスタＭＮ１のドレインの間に、第２抵抗Ｒ２が直接接続されている。
図３の比較技術に係るアナログスイッチ回路１００Ｒの動作を説明する。
・ オン状態
制御信号ＣＮＴがハイとなると、第２ＮＭＯＳトランジスタＭＮ２のゲートに電源電圧ＶＤＤが印加される。これにより第２ＮＭＯＳトランジスタＭＮ２は、信号が通過可能な状態となる。この点は実施形態と同様である。
また第１ＮＭＯＳトランジスタＭＮ１のゲートにも電源電圧ＶＤＤが印加され、第１ＮＭＯＳトランジスタＭＮ１がオンとなる。これにより、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２のゲートが０Ｖとなり、第１ＰＭＯＳトランジスタＭＰ１および第２ＰＭＯＳトランジスタＭＰ２は、信号が通過可能な状態となる。
・ オフ状態
制御信号ＣＮＴがローとなると、第２ＮＭＯＳトランジスタＭＮ２のゲートに０Ｖが印加される。これにより第２ＮＭＯＳトランジスタＭＮ２は、遮断状態となる。
また制御信号ＣＮＴがローとなると、第１ＮＭＯＳトランジスタＭＮ１はオフである。このとき、第１ＰＭＯＳトランジスタＭＰ１のゲートソース間、第２ＰＭＯＳトランジスタＭＰ２のゲートソース間は、抵抗Ｒ２を介して接続され、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２はオフ状態となる。
比較技術に係るアナログスイッチ回路１００Ｒにおいても、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２のバックゲートは、電源ラインと接続されていない。したがって入力ノードＮ１あるいは出力ノードＮ２に、電源電圧ＶＤＤよりも高い電圧が印加されたときに、電源ラインに向かって逆流電流が流れるのを防止できる。
しかしながら、比較技術に係るアナログスイッチ回路１００Ｒは、以下の問題が生ずる。
アナログスイッチ回路１００Ｒのオン状態に注目すると、第１ＮＭＯＳトランジスタＭＮ１はオンであるから、中間ノードＮ３と接地の間は、第２抵抗Ｒ２を介して接続される。第２抵抗Ｒ２は、第１ＰＭＯＳトランジスタＭＰ１および第２ＰＭＯＳトランジスタＭＰ２を含む信号経路に対して、シャント抵抗として作用する。このシャント抵抗は、信号経路を伝搬する信号に対して、信号レベルの変化や、波形歪みなどをもたらす可能性がある。
これに対して、実施形態に係るアナログスイッチ回路１００では、比較技術において発生する問題が解決されている。図２を再び参照すると、オン状態において、第３ＰＭＯＳトランジスタＭＰ３がオフであるため、第２抵抗Ｒ２は、信号経路に対してシャント抵抗として作用しない。これにより、信号レベルの変化や、波形歪みなどを抑制できる。
アナログスイッチ回路１００の変形例を説明する。
（変形例１）
第２抵抗Ｒ２と第３ＰＭＯＳトランジスタＭＰ３の位置は入れ替えてもよい。
（変形例２）
第２抵抗Ｒ２は省略してもよい。
（変形例３）
実施形態では、ＣＭＯＳスイッチを説明したが、スイッチを通過する信号レベルの範囲が狭い場合には、第２ＮＭＯＳトランジスタＭＮ２（ＮＭＯＳスイッチ１２０）を省略してもよい。
続いてアナログスイッチ回路１００の用途を説明する。
図４は、アナログスイッチ回路１００を備える半導体装置２００Ａのブロック図である。半導体装置２００Ａは、アナログスイッチ回路１００に加えて、ＩＯピン、オープンドレイン回路２１０およびＡ／Ｄコンバータ２２０を備える。
ＩＯピンは、半導体装置２００Ａが、外部に二値信号を出力するための出力ピンと、外部からアナログ信号Ｖｓを取り込むための入力ピンを兼ねている。
オープンドレイン回路２１０は、ＩＯピンを介して、外部の回路に、エラー信号や割り込み信号などの、二値信号を出力する。オープンドレイン回路２１０は、ＮＭＯＳトランジスタＭＮ３およびドライバ２１２を含む。ＩＯピンは、外付けの抵抗Ｒ３を介して、電源ラインＶＤＤＩＯにプルアップされている。
アナログスイッチ回路１００は、半導体装置２００ＡのＩＯピンとＡ／Ｄコンバータ２２０の入力の間に設けられる。
制御信号ＣＮＴがハイになると、ＩＯピンに外部から入力されたアナログ信号Ｖｓが、アナログスイッチ回路１００を介してＡ／Ｄコンバータ２２０に入力される。Ａ／Ｄコンバータ２２０は、アナログ信号Ｖｓに応じたデジタル信号Ｄｓを出力する。
図５は、アナログスイッチ回路１００を備える半導体装置２００Ｂのブロック図である。半導体装置２００Ｂは、アナログスイッチ回路１００に加えて、ＩＯピン、入力バッファ２３０、Ａ／Ｄコンバータ２２０を備える。
ＩＯピンは、半導体装置２００Ｂが、外部から二値信号を受信するための入力ピンと、外部からアナログ信号Ｖｓを取り込むための入力ピンを兼ねている。
入力バッファ２３０の入力は、ＩＯピンと接続され、外部の送信バッファ３００から出力されるデジタル信号を受信する。このデジタル信号のハイレベルは、外部の電源電圧ＶＤＤＩＯである。
アナログスイッチ回路１００は、半導体装置２００ＢのＩＯピンとＡ／Ｄコンバータ２２０の入力の間に設けられる。
制御信号ＣＮＴがハイになると、ＩＯピンに外部から入力されたアナログ信号Ｖｓが、アナログスイッチ回路１００を介してＡ／Ｄコンバータ２２０に入力される。Ａ／Ｄコンバータ２２０は、アナログ信号Ｖｓに応じたデジタル信号Ｄｓを出力する。
本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではない。本発明の範囲は、請求の範囲によって規定されるものであり、したがって、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
（付記）
本明細書には以下の技術が開示される。
（項目１）
制御信号に応じて、入力ノードと出力ノードとの間の導通、遮断が切り替え可能なアナログスイッチ回路であって、
中間ノードと、
ソースが前記入力ノードと接続され、バックゲートとドレインが前記中間ノードに接続された第１ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタと、
ソースが前記出力ノードと接続され、バックゲートとドレインが前記中間ノードと接続され、ゲートが前記第１ＰＭＯＳトランジスタのゲートと接続された第２ＰＭＯＳトランジスタと、
ソースが接地され、ドレインが前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタの前記ゲートと接続された第１ＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタと、
前記中間ノードと前記第１ＮＭＯＳトランジスタの前記ドレインの間に接続され、ゲートが前記第１ＮＭＯＳトランジスタのゲートと接続された第３ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのゲートと接地の間に接続された第１抵抗と、
入力に前記制御信号を受け、出力が前記第１ＮＭＯＳトランジスタの前記ゲートと接続されたドライバと、
を備える、アナログスイッチ回路。
（項目２）
前記中間ノードと前記第１ＮＭＯＳトランジスタの前記ドレインの間に、前記第３ＰＭＯＳトランジスタと直列に接続された第２抵抗をさらに備える、項目１に記載のアナログスイッチ回路。
（項目３）
前記入力ノードと前記出力ノードの間に、前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタの直列接続回路と並列に接続され、バックゲートが接地され、ゲートが前記ドライバの前記出力と接続された第２ＮＭＯＳトランジスタをさらに備える、項目１または２に記載のアナログスイッチ回路。
（項目４）
ひとつの半導体基板に一体集積化される、項目１から３のいずれかに記載のアナログスイッチ回路。
（項目５）
入出力ピンと、
入力ノードが前記入出力ピンと接続された項目１から４のいずれかに記載のアナログスイッチ回路と、
を備える、半導体装置。
（項目６）
前記アナログスイッチ回路の出力ノードと接続されたＡ／Ｄコンバータをさらに備える、項目５に記載の半導体装置。
（項目７）
前記入出力ピンと接続されたオープンドレイン回路をさらに備える、項目５または６に記載の半導体装置。
（項目８）
前記入出力ピンに外部から入力されるデジタル信号を受信する入力バッファをさらに備える、項目５または６に記載の半導体装置。
１００ アナログスイッチ回路
１１０ 双方向ＰＭＯＳスイッチ
ＭＰ１ 第１ＰＭＯＳトランジスタ
ＭＰ２ 第２ＰＭＯＳトランジスタ
ＭＰ３ 第３ＰＭＯＳトランジスタ
ＭＮ１ 第１ＮＭＯＳトランジスタ
Ｒ１ 第１抵抗
Ｒ２ 第２抵抗
１２０ ＮＭＯＳスイッチ
ＭＮ２ 第２ＮＭＯＳトランジスタ
Ｎ１ 入力ノード
Ｎ２ 出力ノード
Ｎ３ 中間ノード
１３０ ドライバ
２００Ａ，２００Ｂ 半導体装置
２１０ オープンドレイン回路
２２０ Ａ／Ｄコンバータ
２３０ 入力バッファ

Claims (8)

  1. 制御信号に応じて、入力ノードと出力ノードとの間の導通、遮断が切り替え可能なアナログスイッチ回路であって、
    中間ノードと、
    ソースが前記入力ノードと接続され、バックゲートとドレインが前記中間ノードに接続された第１ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタと、
    ソースが前記出力ノードと接続され、バックゲートとドレインが前記中間ノードと接続され、ゲートが前記第１ＰＭＯＳトランジスタのゲートと接続された第２ＰＭＯＳトランジスタと、
    ソースが接地され、ドレインが前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタの前記ゲートと接続された第１ＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタと、
    前記中間ノードと前記第１ＮＭＯＳトランジスタの前記ドレインの間に接続され、ゲートが前記第１ＮＭＯＳトランジスタのゲートと接続された第３ＰＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタのゲートと接地の間に接続された第１抵抗と、
    入力に前記制御信号を受け、出力が前記第１ＮＭＯＳトランジスタの前記ゲートと接続されたドライバと、
    を備える、アナログスイッチ回路。
  2. 前記中間ノードと前記第１ＮＭＯＳトランジスタの前記ドレインの間に、前記第３ＰＭＯＳトランジスタと直列に接続された第２抵抗をさらに備える、請求項１に記載のアナログスイッチ回路。
  3. 前記入力ノードと前記出力ノードの間に、前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタの直列接続回路と並列に接続され、バックゲートが接地され、ゲートが前記ドライバの前記出力と接続された第２ＮＭＯＳトランジスタをさらに備える、請求項１または２に記載のアナログスイッチ回路。
  4. ひとつの半導体基板に一体集積化される、請求項１または２に記載のアナログスイッチ回路。
  5. 入出力ピンと、
    入力ノードが前記入出力ピンと接続された請求項１または２に記載のアナログスイッチ回路と、
    を備える、半導体装置。
  6. 前記アナログスイッチ回路の出力ノードと接続されたＡ／Ｄコンバータをさらに備える、請求項５に記載の半導体装置。
  7. 前記入出力ピンと接続されたオープンドレイン回路をさらに備える、請求項５に記載の半導体装置。
  8. 前記入出力ピンに外部から入力されるデジタル信号を受信する入力バッファをさらに備える、請求項５に記載の半導体装置。
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