KR19990040363U

KR19990040363U - 입출력 버퍼 회로

Info

Publication number: KR19990040363U
Application number: KR2019980006999U
Authority: KR
Inventors: 표영택
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-04-30
Filing date: 1998-04-30
Publication date: 1999-11-25

Abstract

본 고안은 입출력 버퍼 회로에 관한 것으로, 종래의 회로에 있어서는 출력 버퍼부에서 '하이'레벨의 데이터를 출력할 때는 제1 전원전압의 레벨이 저하되어 풀업시 딜레이가 발생하고, 또한 '로우'레벨 데이터 출력시에도 제1 접지의 레벨이 상승하여 풀다운시 딜레이가 발생하게 되는 문제점이 있었다. 따라서, 본 고안은 메모리셀 부터 출력되는 셀 출력데이터와 셀 출력바데이터를 입력받아 버퍼링하여 패드에 출력하는 출력버퍼부와; 패드로 부터 입력되는 데이터를 버퍼링하여 셀 입력데이터 및 셀 입력바데이터를 메모리셀에 입력시키는 입력버퍼부로 구성된 입출력 버퍼 회로에 있어서, 드레인에 제1 전원전압을 인가받고, 상기 출력버퍼부에서 데이터 출력시 제1,2 전원전압과 제1,2 접지를 공동으로 사용하게하여 전원 노이즈를 줄여 데이터 출력을 안정하게 하는 출력안정부를 더 포함하여 구성함으로써, 데이터를 입력시에는 입출력 버퍼간의 전원을 종래와 같이 독립적으로 사용하고, 출력시에는 입출력 버퍼부의 전원을 공동으로 사용하게 함으로써, 전원 노이즈를 줄여 데이터의 출력을 보다 빠르고, 안정적으로 하게 하는 효과가 있다.

Description

입출력 버퍼 회로

본 고안은 입출력 버퍼 회로에 관한 것으로, 특히 데이터 입력과 출력시에 각각 전원 공급을 다르게 하여 입출력 버퍼의 파워 라인에서 발생하는 노이즈를 줄여 주면서 고속 동작을 수행할 수 있도록 하는 입출력 버퍼 회로에 관한 것이다.

도1은 종래 입출력 버퍼 회로의 실시예를 보인 회로도로서, 이에 도시된 바와 같이 메모리셀(미도시)로 부터 출력되는 셀 출력데이터(DOT)와 셀 출력바데이터(DOB)를 입력받아 버퍼링하여 패드(PAD)에 출력하는 출력버퍼부(10)와; 패드로 부터 입력되는 데이터를 버퍼링하여 메모리셀에 입력시키는 입력버퍼부(20)로 구성된다.

여기서, 상기 출력버퍼부(10)는 일측에 공통으로 데이터 출력 인에이블 신호(DOE)를 입력받고, 다른 일측에 각각 셀 출력데이터(DOT)와 셀 출력바데이터(DOB)를 입력받아 낸드 조합하는 제1,2 낸드 게이트(NAND1,NAND2)와; 드레인에 제1 전원전압(VCC0)을 입력받고, 게이트에 상기 제1 낸드 게이트(NAND1)의 출력신호를 입력받아 제어되는 제1 엔모스 트랜지스터(NM1)와; 상기 제1 엔모스 트랜지스터(NM1)와 직렬 연결되고, 드레인이 제1 접지(VSSO)에 연결되어 게이트에 상기 제2 낸드 게이트(NAND2)의 출력신호를 입력받아 제어되는 제2 엔모스 트랜지스터(NM2)와; 상기 제1,2 엔모스 트랜지스터(NM1,NM2)의 공통 접속점에서 출력되는 신호를 패드에 출력하도록 구성된다. 또한, 상기 입력버퍼부(20)는 소오스에 제2 전원전압(VCCI)을 인가받고, 상기 패드에서 출력된 신호를 게이트에 입력받는 제1 피모스 트랜지스터(PM1)와; 드레인이 제2 접지(VSSI)에 연결되고, 상기 제1 피모스 트랜지스터(PM1)와 직렬 연결되어 상기 패드에서 출력된 신호를 게이트에 입력받는 제3 엔모스 트랜지스터(NM3)와; 상기 제1 피모스 트랜지스터(PM1) 및 제3 엔모스 트랜지스터(NM3)의 공통 접속점에서 셀 입력바데이터(LIOB)를 메모리셀(미도시)에 출력하고, 상기 셀 입력바데이터(LIOB)를 반전하여 셀 입력데이터(LIOT)로 메모리셀에 출력하는 제1 인버터(INV1)로 구성된 종래 회로의 동작 및 작용을 설명하면 다음과 같다.

먼저, 정보 데이터가 메모리셀에 입력되는 동작의 경우, 패드를 통하여 입력된 신호가 '하이'이면 제1 피모스 트랜지스터(PM1)는 턴오프되고, 제3 엔모스 트랜지스터(NM3)는 턴온되어 그 공통 접속점에서 '로우'신호가 출력된다.

이에 따라 상기 '로우'신호는 제1 인버터(INV1)를 통하여 '하이'의 셀 입력데이터(LIOT)를 출력하여 메모리셀에 저장 된다.

그리고, 패드를 통하여 '로우'의 신호가 입력되면 제3 엔모스 트랜지스터(NM3)는 턴오프되고, 제1 피모스 트랜지스터(PM1)는 턴온되어 그 공통 접속점에서는 '하이'가 출력되고, 이 '하이'신호는 제1 인버터(INV1)를 통하여 '로우'의 셀 입력데이터(LIOT)를 출력하여 메모리셀에 저장 된다.

다음, 메모리셀에서 정보 데이터를 읽어와 패드에 출력하는 동작의 경우, 메모리셀의 정보가 센스앰프(미도시)를 통해 증폭되고, 상기 정보가 메인앰프(미도시)에서 다시 증폭되어 출력 버퍼부(10)에 입력되면 상기 출력 버퍼부(10)는 데이터 출력 인에이블 신호(DOE)가 '하이'로 천이되는 시점에서 셀 출력데이터(DOT)가 '로우'이면 제1 낸드 게이트(NAND1)의 출력이 '하이'가 되어 제1 엔모스 트랜지스터(NM1)를 턴온시켜 제1,2 엔모스 트랜지스터(NM1,NM2)의 공통 접속점에서는 '하이'가 출력되어 패드로 출력되고, 상기 셀 출력데이터(DOT)가 '하이'일 경우에는 제2 낸드게이트(NAND2)의 출력이 '하이'가 되어 제2 엔모스 트랜지스터(NM2)를 턴온시켜 상기 제1,2 엔모스 트랜지스터(NM1,NM2)의 공통 접속점의 '로우'레벨이 패드에 출력된다.

이때, 상기 출력 버퍼부(10) 및 입력 버퍼부(20)에 입력되는 전원은 출력 버퍼부(10)의 동작시 입력 버퍼부(20)의 전원의 영향을 차단하기 위해 각각의 전원을 독립시켜 사용하였다.

그러나, 상기 종래의 회로에 있어서는 출력 버퍼부에서 '하이'레벨의 데이터를 출력할 때는 제1 전원전압의 레벨이 저하되어 풀업시 딜레이가 발생하고, 또한 '로우'레벨 데이터 출력시에도 제1 접지의 레벨이 상승하여 풀다운시 딜레이가 발생하게 되는 문제점이 있었다.

따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 데이터를 입력시에는 입출력 버퍼간의 전원을 종래와 같이 독립적으로 사용하고, 출력시에는 입출력 버퍼부의 전원을 공동으로 사용하게 함으로써, 전원 노이즈를 줄여 데이터의 출력을 보다 빠르고, 안정적으로 할 수 있게 하는 입출력 버퍼 회로를 제공 하는데 그 목적이 있다.

도1은 종래 입출력 버퍼 회로의 실시예를 보인 회로도.

도2는 본 고안에 의한 입출력 버퍼 회로의 실시예의 구성을 보인 블록도.

도3은 도1과 도2에서 전원을 독립적으로 사용한 경우와 공동으로 사용한 경우의 전원 및 데이터 레벨의 비교 그래프.

*도면의 주요 부분에 대한 부호의 설명*

10 : 출력버퍼부 20 : 입력버퍼부

30 : 출력안정부 NM1∼NM5 : 엔모스 트랜지스터

이와 같은 목적을 달성하기 위한 본 고안의 구성은, 메모리셀 부터 출력되는 셀 출력데이터와 셀 출력바데이터를 입력받아 버퍼링하여 패드에 출력하는 출력버퍼부와; 상기 패드로 부터 입력되는 데이터를 버퍼링하여 셀 입력데이터 및 셀 입력바데이터를 메모리셀에 입력시키는 입력버퍼부로 구성된 입출력 버퍼 회로에 있어서, 상기 출력버퍼부에서 데이터 출력시 제1,2 전원전압과 제1,2 접지를 공동으로 사용하게하여 전원 노이즈를 줄여 데이터 출력을 안정하게 하는 출력안정부를 더 포함하여 구성함으로써 달성되는 것으로, 본 고안에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 고안에 의한 입출력 버퍼 회로의 실시예의 구성을 보인 블록도로서, 이에 도시한 바와 같이 메모리셀 부터 출력되는 셀 출력데이터(DOT)와 셀 출력바데이터(DOB)를 입력받아 버퍼링하여 패드에 출력하는 출력버퍼부(10)와; 패드로 부터 입력되는 데이터를 버퍼링하여 셀 입력데이터(LIOT) 및 셀 입력바데이터(LIOB)를 메모리셀에 입력시키는 입력버퍼부(20)로 구성된 입출력 버퍼 회로에 있어서, 상기 출력버퍼부에서 데이터 출력시 제1,2 전원전압(VCCO,VCCI)과 제1,2 접지(VSSO,VSSI)를 공동으로 사용하게하여 전원 노이즈를 줄여 데이터 출력을 안정하게 하는 출력안정부(30)를 더 포함하여 구성한다.

여기서, 상기 출력안정부(30)는 드레인에 제1 전원전압(VCCO)을 인가받고, 소오스에 제2 전원전압(VCCI)을 인가받아 게이트에 인가되는 데이터 출력 인에이블 신호(DOE)에 의해 도통 제어되는 제4 엔모스 트랜지스터(NM4)와; 드레인에 제1 접지(VSSO)가 연결되고, 소오스에 제2 접지(VSSI)가 연결되어 게이트에 인가되는 데이터 출력 인에이블 신호(DOE)에 의해 도통 제어되는 제5 엔모스 트랜지스터(NM5)로 구성한 것으로, 이와 같이 구성한 본 고안의 동작 및 작용을 도3을 참조로 설명한다.

도3은 본 고안 입출력 버퍼 회로의 전원을 독립적으로 사용한 경우와 공동으로 사용한 경우의 전원 및 데이터 레벨의 비교 그래프도로서,`이에 도시된 바와 같이 (나),(라)는 종래의 데이터 출력시 출력버퍼부(10)의 전원을 독립적으로 사용한 경우의 전원레벨과 데이터 출력레벨을 보인 그래프이고, (가),(다)는 본 고안에 의해 데이터 출력시 제1,2 전원을 공동으로 사용한 경우의 전원레벨과 데이터 출력레벨을 보인 그래프이다.

먼저, 제4,5 엔모스 트랜지스터(NM4,NM5)가 데이터 출력 인에이블 신호(DOE)에 의해 제어 되어 메모리셀에서 정보 데이터를 읽어와 패드에 출력하는 동작의 경우, 데이터 출력 인에이블 신호(DOE)가 '하이'로 천이되는 시점에서 제4 엔모스 트랜지스터(NM4) 및 제5 엔모스 트랜지스터(NM5)가 턴온되어 제1,2 전원전압(VCCO,VCCI)이 공통으로 연결되고, 제1,2 접지(VSSO,VSSI)도 공통 연결되어 공통전원을 사용하게 되고, 정보 데이터가 메모리셀에 입력되는 동작의 경우에는 데이터 출력 인에이블 신호(DOE)가 '로우'로 천이되어 상기 제4,5 엔모스 트랜지스터(NM4,NM5)를 턴오프 시킴으로써, 종래와 같이 각각 독립된 전원을 사용하게 되며 이후의 동작은 종래와 같다.

이상에서 설명한 바와 같이 본 고안 입출력 버퍼 회로는 데이터를 입력시에는 입출력 버퍼간의 전원을 종래와 같이 독립적으로 사용하고, 출력시에는 입출력 버퍼부의 전원을 공동으로 사용하게 함으로써, 전원 노이즈를 줄여 데이터의 출력을 보다 빠르고, 안정적으로 하게 하는 효과가 있다.

Claims

메모리셀 부터 출력되는 셀 출력데이터와 셀 출력바데이터를 입력받아 버퍼링하여 패드에 출력하는 출력버퍼부와; 패드로 부터 입력되는 데이터를 버퍼링하여 셀 입력데이터 및 셀 입력바데이터를 메모리셀에 입력시키는 입력버퍼부로 구성된 입출력 버퍼 회로에 있어서, 드레인에 제1 전원전압(VCCO)을 인가받고, 상기 출력버퍼부에서 데이터 출력시 제1,2 전원전압(VCCO,VCCI)과 제1,2 접지(VSSO,VSSI)를 공동으로 사용하게하여 전원 노이즈를 줄여 데이터 출력을 안정하게 하는 출력안정부를 더 포함하여 구성된 것을 특징으로 하는 입출력 버퍼 회로.
제1 항에 있어서, 상기 출력안정부는 소오스에 제2 전원전압(VCCI)을 인가받아 게이트에 인가되는 데이터 출력 인에이블 신호에 의해 도통 제어되는 제4 엔모스 트랜지스터와; 드레인에 제1 접지(VSSO)가 연결되고, 소오스에 제2 접지(VSSI)가 연결되어 게이트에 인가되는 데이터 출력 인에이블 신호에 의해 도통 제어되는 제5 엔모스 트랜지스터로 구성된 것을 특징으로 하는 입출력 버퍼 회로.