KR19980016942A - 반도체 메모리 - Google Patents

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Abstract

본 발명은 반도체 메모리에 관한 것으로, 종래에는 인덕턴스(L1)로 인하여 전원전압(VCC)와 접지전압(VSS)에 사이에 그라운드 바운싱(ground bouncing)이 생겨 출력버퍼의 구동능력을 저하시켜 속도를 지연시키고, 어떤 입출력 그룹은 다른 입출력 그룹에 비해 상대적으로 많은 전류를 흘리게 되어 그라운드 바운싱이 더 커지고 이에 따라 속도가 지연되므로 입출력 그룹들간에는 서로 다른 속도 차이가 발생하는 등의 문제점이 있다. 따라서 본 발명은 입출력 그룹간의 파워핀 갯수를 다르게 하여 속도를 조절하도록 함으로써 속도 스큐를 방지하여 속도를 향상시키도록 한다.

Description

반도체 메모리
제 1 도는 종래의 반도체 메모리 구성도.
제 2 도는 제 1 도에서, 입출력 그룹들의 회로 구성도.
제 3 도는 본 발명의 반도체 메모리 구성도.
*도면의 주요 부분에 대한 부호의 설명*
40,50 : VCC 패드60,70 : VSS 패드
801~80n: 출력버퍼Q1 : 풀-업 트랜지스터
Q2 : 풀-다운 트랜지스터L1 : 인덕턴스
본 발명은 반도체 메모리에서 입출력의 파워 핀 갯수를 다양화하여 속도 특성을 개선하기 위한 것으로서, 특히 입출력 그룹간의 속도 스큐(speed skew) 발생시 입출력 그룹간의 파워 핀(power pin) 갯수를 조정하여 속도 특성을 개선하도록 한 반도체 메모리에 관한 것이다.
종래 임의개의 입 출력버퍼를 갖는 반도체 메모리의 구성은, 제 1 도에 도시된 바와 같이, 입력값에 대하여 버퍼링하여 속도를 조정하기 위한 n개의 출력버퍼(101~10n)와 ; 상기 n개의 출력버퍼(101~10n)에 동작전원인 전원전압(VCD)으르 공급하기 위한 VCC패드(20)와; 상기 n개의 출력버퍼(101~10n)에 접지전압(VSS)을 공급하기 위한 VSS패드(30)로 구성된 입출력 그룹(100a)과; 입력값에 대하여 버퍼링하여 속도를 조정하기 위한 n개의 출력버퍼(101'~10n')와; 상기 n개의 출력버퍼(101'~10n')에 동작전원인 전원전압(VCC)을 공급하기 위한 VCC 패드(20')와; 상기 n개의 출력버퍼(101'~10n')에 접지전압(VSS)을 공급하기 위한 VSS 패드(30')로 구성된 입출력 그룹(100b)들이 소정개 연결되어 구성된다.
상기에서 입출력 그룹의 출력버퍼(101~10n)(101'~10n')와 VCC 패드(20)(20')및 VSS 패드(30)(30')를 연결하는 파워 핀의 갯수를 모두 같게 구성한다.
이와 같이 구성된 종래의 기술에 대하여 제 1 도와 제 2 도에 의거하여 살펴보면 다음과 같다.
메모리 반도체에서 속도를 출력버퍼를 이용하여 조절하는데, 상기 출력버퍼(101~10n)가 동작하기 위해서는 제 2 도에서와 같이 VCC 패드(20)에서 n개의 출력버퍼(101~10n)에 전원전압(VCC)을 공급하고, VSS 패드(30)에서 n개의 입 출력 버퍼(101~10n)에 접지전압(VSS)을 공급한다.
그러면, 풀-업 트랜지스터(Q1)와 풀-다운 트랜지스터(Q2)의 게이트로 입력되는 신호에 따라 온 또는 오프동작을 행하고, 이에 따라 오프-칩 로드(10a)를 구동하여 반도체 메모리의 속도를 조절한다.
즉, 풀-업 트랜지스터(Q1)는 온시키고 풀-다운 트랜지스터(Q2)는 오프시키는 신호가 입력되면 상기 풀-업 트랜지스터(Q1)는 턴온되고 풀-다운 트랜지스터(Q2)는 턴오프되며 이에 따라 전원전압(VCC)이 인덕턴스(L1)를 통해 오프-칩 로드(10a)의 캐패시터(CAP)로 많은 양의 전류를 공급하거나 반대로 풀-업 트랜지스터(Q1)가 오프되고 풀-다운 트랜지스터(Q2)가 온되어 상기 캐패시터(CAP)로 부터 전류가 인덕턴스(L2)를 통해 접지측으로 싱크하게 된다.
상기에서와 같은 동작이 입출력 그룹(1001)에서 일어나고 또 다른 입출력 그룹(1002~100n)에서도 일어난다.
상기 입출력 그룹(1001~100n)의 출력버퍼를 통해 반도체 메모리의 속도를 조정한다.
그리고, 입출력 그룹에서 출력버퍼(101~10n)와 VCC 패드(20) 및 VSS 패드(30)를 연결하는 파워 핀은 1개 또는 2개를 공통으로 사용함에 있어 각 입출력 그룹에서 파워 핀을 같게 구성한다.
예를 들어, X4 제품은 I/O 0 ~ I/O 3에 VCC, VSS를 각각 1개 또는 2개를 공통으로 사용하고, X16 제품은 I/O 0 ~ I/O 7, I/I 8 ~ I/O 15를 구별하여 VCC, VSS 각각에 1개 또는 2개를 공통으로 사용한다.
그러나, 상기에서와 같은 종래의 기술에 있어서, 파워 핀의 골드 와이어(gold wire)와 리드 프레임(lead frame)은 제 2 도에서와 같은 인덕턴스 성분(L1)을 가지고 있으며, 이 인덕턴스(L1)로 인하여 전원전압(VCC)과 접지전압(VSS)에 사이에 그라운드 바운싱(ground bouncing)이 생겨 출력버퍼의 구동능력을 저하시켜 속도를 지연시키고, 어떤 입출력 그룹은 다른 입출력 그룹에 비해 상대적으로 많은 전류를 흘리게 되어 그라운드 바운싱이 더 커지고 이에 따라 속도가 지연되므로 입출력 그룹들간에는 서로 다른 속도차이가 발생하는 등의 문제점이 있다.
반도체 칩의 속도는 가장 나쁜 입출력 그룹에 의해 결정되는데, 현재 판매중인 4M DRAM × 16 제품의 특성을 보면 I/O 0 ~ I/O 15에 비해 나쁜 조건에서 지연 시간이 (tAA)이 3ns 정도 지연되는 문제점을 안고 있다.
따라서, 종래의 지연 문제점을 해결하기 위한 본 발명의 목적은 반도체 메모리를 구성하는 입출력 그룹의 파워 핀의 갯수를 달리하여 반도체 메모리의 속도를 조절하는 출력 버퍼의 구동능력과 속도를 향상시킬 수 있도록 한 반도체 메모리를 제공함에 있다.
상기 목적을 달성하기 위한 반도체 메모리는, 상기 출력버퍼와 이에 전원전압과 접지전압을 공급하는 VCC 패드와 VSS 패드 사이의 파원 핀을 1개 또는 2개를 공통으로 사용하는 입출력 그룹과, 상기 파워 핀을 상기 입출력 그룹과 다르게 2개 또는 1개를 공통으로 사용하는 다른 입출력 그룹으로 구성한다.
이하, 첨부한 도면 제 3 도 및 제 4 도에 의거하여 살펴보면 다음과 같다.
제 3 도는 반도체 메모리의 구성도로서, 이에 도시한 바와 같이, n개의 출력버퍼(801~80n')에 전원전압(VCC)과 접지전압(VSS)을 공급하는 VCC 패드(40)(50)및 VSS 패드(60)(70)과 상기 출력버퍼(801~80n) 사이에 2개의 파워 핀을 이용하여 하나의 입출력 그룹(100a)과; n개의 출력버퍼(801'~80n')에 전원전압(VCC)과 접지전압(VSS)을 공급하는 VCC 패드(40') 및 VSS 패드(60')와 상기 출력버퍼(801'~80n') 사이에 1개의 파워 핀을 이용하여 또다른 입출력 그룹(100b)과 같은 그룹이 소정개로 구성한다.
이와 같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.
임의의 어떤 입출력 그룹에서 많은 전류가 흘르게 되어 그라운드 바운싱이 커지게 되는 것을 방지하기 위하여 제 3 도의 하나의 입출력 그룹(100a)에서 두 개의 VCC 패드(40)(50)를 병렬로 연결하여 n개의 출력버퍼(801~80n)로 공급하고, 두개의 VSS 패드(60)(70)를 병렬로 연결하여 n개의 출력버퍼(801~80n)에 공급하여 준다.
상기 VCC 패드(40(50)를 병렬로 연결하게 되면 제 2 도에 도시한 인덕턴스 또한 병렬로 연결됨에 따라 인덕턴스 값이 작아지게 되므로 전원전압(VCC)과 접지전압(VSS) 사이의 그라운드 바운싱이 줄어들게 된다.
따라서, 풀-업 트랜지스터와 풀-다운 트랜지스터의 턴온 또는 턴오프동작에 따라 오프-칩 로드의 캐패시터(CAP)에는 적정 전류가 흐르게 된다.
결국, n개의 출력버퍼(801~80n)의 구동능력이 향상되고 이에 따라 반도체 메모리의 속도를 향상시키게 된다.
종래 모든 입출력 그룹들의 파워 핀 갯수를 동일하게 하여 입출력 그룹들간에 서로 다른 전류로 인하여 출력버퍼의 구동능력이 떨어지는 것을 본 발명에서와 같이 파워 핀 갯수를 같게 사용하는 입출력 그룹(100b)과, VCC패드(40)(50)와 VSS패드(60)(70)를 병렬 연결하여 출력버퍼내 인덕턴스 값을 줄여 그라운드 바운싱을 없애주도록 함으로써 출력버퍼의 구동증력을 향상시키도록 하는 입출력 그룹(100a)들로 적당히 배치 구성하도록 한다.
그러면, 입출력 그룹들간의 속도 스큐가 발생하는 것을 방지하게 된다.
이상에서 상세히 설명한 바와 같이 본 발명은 출력버퍼를 사용하는 반도체 메모리에서 입출력 그룹간의 속도 스큐가 발생하는 것을 방지하도록 입출력 그룹간의 파워 핀 갯수를 다르게 하여 속도를 조절하도록 함으로써 속도를 향상시킬 수 있도록 한 효과가 있다.

Claims (1)

  1. 출력버퍼를 사용하여 속도를 조절하는 메모리에 있어서, 상기 출력버퍼와 이에 전원전압과 접지전압을 공급하는 VCC패드와 VSS 패드 사이의 파워 핀을 1개 또는 2개를 공통으로 사용하는 입출력 그룹과, 상기 파워 핀을 상기 입출력 그룹과 다르게 2개 또는 1개를 공통으로 사용하는 다른 입출력 그룹으로 구성하여 속도 스큐를 방지하도록 함을 특징으로 하는 반도체 메모리.
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