JPH098119A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH098119A JPH098119A JP14737295A JP14737295A JPH098119A JP H098119 A JPH098119 A JP H098119A JP 14737295 A JP14737295 A JP 14737295A JP 14737295 A JP14737295 A JP 14737295A JP H098119 A JPH098119 A JP H098119A
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Abstract
(57)【要約】
【目的】高集積化並びに高速化が図れる半導体装置及び
その製造方法を提供することを提供することを目的とし
ている。 【構成】シリコン基板３１における素子分離領域の形成
予定領域に第１の溝３６−１，３６−２を形成し、この
第１の溝内に第１の埋め込み部材３８を形成する。この
第１の埋め込み部材、及び第１の溝の底部のシリコン基
板に第１の溝よりも深い第２の溝４１−１，４１−２を
形成し、この第２の溝内に第２の埋め込み材４３−１，
４３−２を形成して素子分離領域を形成することを特徴
とする。ＬＯＣＯＳ法で形成したフィールド酸化膜を必
要としないため、素子領域にバーズビークが発生せず、
素子領域をそのデバイスが必要とする最小の面積まで縮
小することが可能であり、デバイスの高集積化が達成で
き、寄生容量も少なくなるため高速化できる。
その製造方法を提供することを提供することを目的とし
ている。 【構成】シリコン基板３１における素子分離領域の形成
予定領域に第１の溝３６−１，３６−２を形成し、この
第１の溝内に第１の埋め込み部材３８を形成する。この
第１の埋め込み部材、及び第１の溝の底部のシリコン基
板に第１の溝よりも深い第２の溝４１−１，４１−２を
形成し、この第２の溝内に第２の埋め込み材４３−１，
４３−２を形成して素子分離領域を形成することを特徴
とする。ＬＯＣＯＳ法で形成したフィールド酸化膜を必
要としないため、素子領域にバーズビークが発生せず、
素子領域をそのデバイスが必要とする最小の面積まで縮
小することが可能であり、デバイスの高集積化が達成で
き、寄生容量も少なくなるため高速化できる。
Description
【０００１】
【産業上の利用分野】この発明は、バイポーラトランジ
スタやバイポーラトランジスタとＭＯＳトランジスタと
を含むＢｉＣＭＯＳ型などの半導体装置及びその製造方
法に関するもので、特に、素子分離技術に係るものであ
る。
スタやバイポーラトランジスタとＭＯＳトランジスタと
を含むＢｉＣＭＯＳ型などの半導体装置及びその製造方
法に関するもので、特に、素子分離技術に係るものであ
る。
【０００２】
【従来の技術】従来の半導体装置の製造方法における素
子分離技術は、図１１ないし図１５に示すように、ＬＯ
ＣＯＳ法でフィールド酸化膜を形成した後、シリコン基
板に深い溝を形成し、その表面を熱酸化して溝内部をポ
リシリコンで埋め込む方法が採用されている。あるい
は、図１６ないし図１９に示すように、深い溝を形成し
た後、ＬＯＣＯＳ酸化により溝内部と基板表面を同時に
酸化し、溝内部にはポリシリコンを埋め込む方法が採用
されている。
子分離技術は、図１１ないし図１５に示すように、ＬＯ
ＣＯＳ法でフィールド酸化膜を形成した後、シリコン基
板に深い溝を形成し、その表面を熱酸化して溝内部をポ
リシリコンで埋め込む方法が採用されている。あるい
は、図１６ないし図１９に示すように、深い溝を形成し
た後、ＬＯＣＯＳ酸化により溝内部と基板表面を同時に
酸化し、溝内部にはポリシリコンを埋め込む方法が採用
されている。
【０００３】すなわち、前者の製造方法は、まず、図１
１に示すように、シリコン基板１１の主表面を熱酸化し
てＳｉＯ2 膜１２を形成した後、このＳｉＯ2 膜１２上
に耐酸化性膜であるＳｉ3 Ｎ4 膜１３を形成し、パター
ニングして素子領域上に残存させる。次に、図１２に示
す如く上記Ｓｉ3 Ｎ4 膜１３をマスクにして基板１１の
主表面を熱酸化することによりフィールド酸化膜１４を
形成する。その後、上記Ｓｉ3 Ｎ4 膜１３を除去し、Ｓ
ｉＯ2 膜１２及びフィールド酸化膜１４上にＳｉ3 Ｎ4
膜１５を形成する。そして、このＳｉ3 Ｎ4 膜１５上に
ＣＶＤ−ＳｉＯ2 膜１６を形成すると図１３に示すよう
になる。
１に示すように、シリコン基板１１の主表面を熱酸化し
てＳｉＯ2 膜１２を形成した後、このＳｉＯ2 膜１２上
に耐酸化性膜であるＳｉ3 Ｎ4 膜１３を形成し、パター
ニングして素子領域上に残存させる。次に、図１２に示
す如く上記Ｓｉ3 Ｎ4 膜１３をマスクにして基板１１の
主表面を熱酸化することによりフィールド酸化膜１４を
形成する。その後、上記Ｓｉ3 Ｎ4 膜１３を除去し、Ｓ
ｉＯ2 膜１２及びフィールド酸化膜１４上にＳｉ3 Ｎ4
膜１５を形成する。そして、このＳｉ3 Ｎ4 膜１５上に
ＣＶＤ−ＳｉＯ2 膜１６を形成すると図１３に示すよう
になる。
【０００４】次に、ＲＩＥ法などの異方性エッチングに
より基板１１に十分な深さの溝１７−１，１７−２を形
成する（図１４参照）。上記溝１７−１，１７−２内に
露出された基板１１の表面を熱酸化して酸化膜１８−
１，１８−２を形成した後、溝１７−１，１７−２内を
ポリシリコン層１９−１，１９−２で埋め込む。そし
て、上記溝１７−１，１７−２内のポリシリコン層１９
−１，１９−２の表面を熱酸化してＳｉＯ2 膜２０−
１，２０−２を形成し、ＣＶＤ−ＳｉＯ2 膜１６及びＳ
ｉ3 Ｎ4 膜１５を除去することにより図１５に示すよう
な素子分離構造を得る。
より基板１１に十分な深さの溝１７−１，１７−２を形
成する（図１４参照）。上記溝１７−１，１７−２内に
露出された基板１１の表面を熱酸化して酸化膜１８−
１，１８−２を形成した後、溝１７−１，１７−２内を
ポリシリコン層１９−１，１９−２で埋め込む。そし
て、上記溝１７−１，１７−２内のポリシリコン層１９
−１，１９−２の表面を熱酸化してＳｉＯ2 膜２０−
１，２０−２を形成し、ＣＶＤ−ＳｉＯ2 膜１６及びＳ
ｉ3 Ｎ4 膜１５を除去することにより図１５に示すよう
な素子分離構造を得る。
【０００５】その後、図示しないが、上記フィールド酸
化膜１４及び溝１７−１，１７−２で分離された素子領
域中に周知の製造方法によりバイポーラトランジスタ等
の半導体素子を形成する。
化膜１４及び溝１７−１，１７−２で分離された素子領
域中に周知の製造方法によりバイポーラトランジスタ等
の半導体素子を形成する。
【０００６】一方、後者の方法は、図１６に示すよう
に、まず、シリコン基板２１の主表面を熱酸化してＳｉ
Ｏ2 膜２２を形成し、このＳｉＯ2 膜２２上に耐酸化性
膜であるＳｉ3 Ｎ4 膜２３を形成した後、パターニング
して素子領域上に残存させる。上記ＳｉＯ2 膜２２及び
Ｓｉ3 Ｎ4 膜２３上の全面にＣＶＤ−ＳｉＯ2 膜２４を
形成する。次に、フィールド酸化膜の形成予定領域のＣ
ＶＤ−ＳｉＯ2 膜２４、ＳｉＯ2 膜２２及び基板２１を
ＲＩＥ法などの異方性エッチングにより選択的にエッチ
ングし、十分な深さの溝２５−１，２５−２を形成す
る。その後、上記ＣＶＤ−ＳｉＯ2 膜２４及びＳｉ3 Ｎ
4 膜２３でマスクされていないＳｉＯ2 膜２２を除去す
ると、図１８に示すように基板２１の表面が露出され
る。引き続き、上記Ｓｉ3 Ｎ4 膜２３をマスクにして基
板２１表面及び溝２５−１，２５−２内に露出された基
板２１表面の選択酸化を行い、図１９に示すようにフィ
ールド酸化膜として働くＳｉＯ2 膜２６を形成する。そ
の後、上記溝２５−１，２５−２内をポリシリコン層２
７−１，２７−２で埋め込み、このポリシリコン層２７
−１，２７−２の露出面を熱酸化してＳｉＯ2 膜２８−
１，２８−２を形成する。そして、上記素子領域上に残
存されているＳｉ3 Ｎ4 膜２３を除去した後、素子領域
中に周知の製造方法でバイポーラトランジスタ等の半導
体素子を形成する。
に、まず、シリコン基板２１の主表面を熱酸化してＳｉ
Ｏ2 膜２２を形成し、このＳｉＯ2 膜２２上に耐酸化性
膜であるＳｉ3 Ｎ4 膜２３を形成した後、パターニング
して素子領域上に残存させる。上記ＳｉＯ2 膜２２及び
Ｓｉ3 Ｎ4 膜２３上の全面にＣＶＤ−ＳｉＯ2 膜２４を
形成する。次に、フィールド酸化膜の形成予定領域のＣ
ＶＤ−ＳｉＯ2 膜２４、ＳｉＯ2 膜２２及び基板２１を
ＲＩＥ法などの異方性エッチングにより選択的にエッチ
ングし、十分な深さの溝２５−１，２５−２を形成す
る。その後、上記ＣＶＤ−ＳｉＯ2 膜２４及びＳｉ3 Ｎ
4 膜２３でマスクされていないＳｉＯ2 膜２２を除去す
ると、図１８に示すように基板２１の表面が露出され
る。引き続き、上記Ｓｉ3 Ｎ4 膜２３をマスクにして基
板２１表面及び溝２５−１，２５−２内に露出された基
板２１表面の選択酸化を行い、図１９に示すようにフィ
ールド酸化膜として働くＳｉＯ2 膜２６を形成する。そ
の後、上記溝２５−１，２５−２内をポリシリコン層２
７−１，２７−２で埋め込み、このポリシリコン層２７
−１，２７−２の露出面を熱酸化してＳｉＯ2 膜２８−
１，２８−２を形成する。そして、上記素子領域上に残
存されているＳｉ3 Ｎ4 膜２３を除去した後、素子領域
中に周知の製造方法でバイポーラトランジスタ等の半導
体素子を形成する。
【０００７】しかしながら、上述したようにＬＯＣＯＳ
法を用いてフィールド酸化膜を形成する従来の半導体装
置の製造方法では、フィールド酸化膜厚と同等の長さの
バーズビークが形成されてしまうため、その分だけ素子
領域を大きくする必要があり、高集積化の妨げとなって
いる。また、バーズビークが大きいと、この部分におけ
る寄生容量が大きくなるため、デバイスの高速化を妨げ
る要因にもなっている。更に、素子分離用の溝の内部に
ポリシリコン層を埋め込む方法では、素子分離のために
溝の側壁に熱酸化膜のような絶縁膜を形成する必要があ
り、溝の内部に埋め込んだポリシリコン層とシリコン基
板間で寄生容量が形成され、素子の高速化を妨げるとい
う問題がある。
法を用いてフィールド酸化膜を形成する従来の半導体装
置の製造方法では、フィールド酸化膜厚と同等の長さの
バーズビークが形成されてしまうため、その分だけ素子
領域を大きくする必要があり、高集積化の妨げとなって
いる。また、バーズビークが大きいと、この部分におけ
る寄生容量が大きくなるため、デバイスの高速化を妨げ
る要因にもなっている。更に、素子分離用の溝の内部に
ポリシリコン層を埋め込む方法では、素子分離のために
溝の側壁に熱酸化膜のような絶縁膜を形成する必要があ
り、溝の内部に埋め込んだポリシリコン層とシリコン基
板間で寄生容量が形成され、素子の高速化を妨げるとい
う問題がある。
【０００８】
【発明が解決しようとする課題】上記のように従来の半
導体装置及びその製造方法では、素子分離領域の存在が
高集積化の妨げとなったり、素子分離領域に寄生容量が
形成され、高速化の妨げる要因となるという問題があっ
た。
導体装置及びその製造方法では、素子分離領域の存在が
高集積化の妨げとなったり、素子分離領域に寄生容量が
形成され、高速化の妨げる要因となるという問題があっ
た。
【０００９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、高集積化並びに
高速化が図れる半導体装置及びその製造方法を提供する
ことにある。
れたもので、その目的とするところは、高集積化並びに
高速化が図れる半導体装置及びその製造方法を提供する
ことにある。
【００１０】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置は、半導体基板における素子分離領域
に形成された第１の溝と、この第１の溝内に埋め込まれ
た第１の埋め込み部材と、前記第１の溝内の前記第１の
埋め込み部材、及び前記第１の溝の底部の前記半導体基
板に前記第１の溝よりも深く形成された第２の溝と、前
記第２の溝内に埋め込まれた第２の埋め込み部材と、前
記第１の溝及び前記第２の溝で分離された、前記半導体
基板中の素子領域に形成される半導体素子とを具備する
ことを特徴としている。
載した半導体装置は、半導体基板における素子分離領域
に形成された第１の溝と、この第１の溝内に埋め込まれ
た第１の埋め込み部材と、前記第１の溝内の前記第１の
埋め込み部材、及び前記第１の溝の底部の前記半導体基
板に前記第１の溝よりも深く形成された第２の溝と、前
記第２の溝内に埋め込まれた第２の埋め込み部材と、前
記第１の溝及び前記第２の溝で分離された、前記半導体
基板中の素子領域に形成される半導体素子とを具備する
ことを特徴としている。
【００１１】請求項２に示すように、前記第１の埋め込
み部材と前記第２の埋め込み部材はそれぞれ絶縁物であ
ることを特徴とする。請求項３に示すように、前記第１
の溝と前記第１の埋め込み部材との間に介在される第１
の絶縁膜と、前記第２の溝と前記第２の埋め込み部材と
の間に介在される第２の絶縁膜とを更に具備することを
特徴とする。
み部材と前記第２の埋め込み部材はそれぞれ絶縁物であ
ることを特徴とする。請求項３に示すように、前記第１
の溝と前記第１の埋め込み部材との間に介在される第１
の絶縁膜と、前記第２の溝と前記第２の埋め込み部材と
の間に介在される第２の絶縁膜とを更に具備することを
特徴とする。
【００１２】請求項４に示すように、前記半導体基板
は、シリコン基板と、このシリコン基板上に形成された
埋め込み層と、前記埋め込み層上に形成されたエピタキ
シャル層とを有し、前記第１の溝は前記エピタキシャル
層中にこのエピタキシャル層よりも浅く形成され、前記
第２の溝は前記第１の埋め込み部材、前記エピタキシャ
ル層、前記埋め込み層、及び前記シリコン基板中に前記
シリコン基板の表面よりも深く形成されることを特徴と
する。
は、シリコン基板と、このシリコン基板上に形成された
埋め込み層と、前記埋め込み層上に形成されたエピタキ
シャル層とを有し、前記第１の溝は前記エピタキシャル
層中にこのエピタキシャル層よりも浅く形成され、前記
第２の溝は前記第１の埋め込み部材、前記エピタキシャ
ル層、前記埋め込み層、及び前記シリコン基板中に前記
シリコン基板の表面よりも深く形成されることを特徴と
する。
【００１３】また、この発明の請求項５に記載した半導
体装置の製造方法は、半導体基板の表面領域に第１の溝
を形成する工程と、前記第１の溝内に第１の埋め込み材
を形成する工程と、前記第１の埋め込み材及び前記埋め
込み材の下の前記半導体基板に前記第１の溝より深い第
２の溝を形成する工程と、前記第２の溝内に第２の埋め
込み材を形成する工程とを具備することを特徴としてい
る。
体装置の製造方法は、半導体基板の表面領域に第１の溝
を形成する工程と、前記第１の溝内に第１の埋め込み材
を形成する工程と、前記第１の埋め込み材及び前記埋め
込み材の下の前記半導体基板に前記第１の溝より深い第
２の溝を形成する工程と、前記第２の溝内に第２の埋め
込み材を形成する工程とを具備することを特徴としてい
る。
【００１４】請求項６に示すように、前記第１の埋め込
み材と前記第２の埋め込み材の少なくとも一方は絶縁材
料であり、ＣＶＤ法で形成されることを特徴とする。請
求項７に示すように、前記第１の溝を形成する工程の後
に、前記第１の溝内に露出された前記半導体基板を熱酸
化して第１の熱酸化膜を形成する工程と、前記第２の溝
を形成する工程の後に、前記第２の溝内に露出された前
記半導体基板を熱酸化して第２の熱酸化膜を形成する工
程とを更に具備することを特徴とする。
み材と前記第２の埋め込み材の少なくとも一方は絶縁材
料であり、ＣＶＤ法で形成されることを特徴とする。請
求項７に示すように、前記第１の溝を形成する工程の後
に、前記第１の溝内に露出された前記半導体基板を熱酸
化して第１の熱酸化膜を形成する工程と、前記第２の溝
を形成する工程の後に、前記第２の溝内に露出された前
記半導体基板を熱酸化して第２の熱酸化膜を形成する工
程とを更に具備することを特徴とする。
【００１５】この発明の請求項８に記載した半導体装置
の製造方法は、半導体基板上に第１の膜を形成する工程
と、前記第１の膜上に第２の膜を形成する工程と、前記
第１の膜、前記第２の膜、及び前記半導体基板を選択的
に除去することにより第１の溝を形成する工程と、前記
第１の溝の表面に第３の膜を形成する工程と、全面に第
４の膜を形成する工程と、前記第２の膜をストッパとし
て用い、前記第４の膜を平坦化して前記第１の溝内に残
存させる工程と、全面に第５の膜及び第６の膜を順次形
成する工程と、前記第６、第５、第４及び第３の膜を選
択的に除去する工程と、この除去した領域の前記半導体
基板を除去し、第２の溝を形成する工程と、前記第６の
膜を除去する工程と、前記第２の溝内の露出面に第７の
膜を形成する工程と、全面に第８の膜を形成する工程
と、前記第５の膜をストッパとして用い、前記第８の膜
を平坦化して前記第２の溝内に第８の膜を残存させる工
程と、前記第５、第２及び第１の膜を除去する工程とを
具備することを特徴としている。
の製造方法は、半導体基板上に第１の膜を形成する工程
と、前記第１の膜上に第２の膜を形成する工程と、前記
第１の膜、前記第２の膜、及び前記半導体基板を選択的
に除去することにより第１の溝を形成する工程と、前記
第１の溝の表面に第３の膜を形成する工程と、全面に第
４の膜を形成する工程と、前記第２の膜をストッパとし
て用い、前記第４の膜を平坦化して前記第１の溝内に残
存させる工程と、全面に第５の膜及び第６の膜を順次形
成する工程と、前記第６、第５、第４及び第３の膜を選
択的に除去する工程と、この除去した領域の前記半導体
基板を除去し、第２の溝を形成する工程と、前記第６の
膜を除去する工程と、前記第２の溝内の露出面に第７の
膜を形成する工程と、全面に第８の膜を形成する工程
と、前記第５の膜をストッパとして用い、前記第８の膜
を平坦化して前記第２の溝内に第８の膜を残存させる工
程と、前記第５、第２及び第１の膜を除去する工程とを
具備することを特徴としている。
【００１６】請求項９に示すように、前記第５、第２及
び第１の膜を除去することによって露出された前記半導
体基板の表面領域に半導体素子を形成する工程を更に具
備することを特徴とする。
び第１の膜を除去することによって露出された前記半導
体基板の表面領域に半導体素子を形成する工程を更に具
備することを特徴とする。
【００１７】更に、この発明の請求項１０に記載した半
導体装置の製造方法は、シリコン基板の表面を熱酸化し
て第１のシリコン酸化膜を形成する工程と、前記第１の
シリコン酸化膜上にケミカル メカニカル ポリッシン
グのストッパとなる第１のシリコン窒化膜を形成する工
程と、素子分離領域の形成予定領域の前記第１のシリコ
ン酸化膜、前記第１のシリコン窒化膜、及び前記シリコ
ン基板を異方性エッチングして第１の溝を形成する工程
と、前記第１の溝内に露出されたシリコン基板の表面に
第２のシリコン酸化膜を形成する工程と、全面に第３の
シリコン酸化膜を形成する工程と、前記第３のシリコン
酸化膜を前記第１のシリコン窒化膜に達する深さまでケ
ミカル メカニカル ポリッシングして平坦化し、前記
第１の溝内に前記第３のシリコン酸化膜を残存させる工
程と、全面に第２のシリコン窒化膜及び第４のシリコン
酸化膜を順次形成する工程と、異方性エッチングを行っ
て前記第１の溝内の前記第４のシリコン酸化膜、前記第
２のシリコン窒化膜、前記第３のシリコン酸化膜、及び
前記第２のシリコン酸化膜を選択的に除去する工程と、
異方性エッチングを行ってこの除去した領域の前記半導
体基板を除去することにより第２の溝を形成する工程
と、前記第４のシリコン酸化膜を除去する工程と、前記
第２の溝内に露出されたシリコン基板の表面に第５のシ
リコン酸化膜を形成する工程と、ＣＶＤ法により全面に
第６のシリコン酸化膜を形成する工程と、前記第６のシ
リコン酸化膜を前記第２のシリコン窒化膜に達する深さ
までケミカル メカニカル ポリッシングして平坦化
し、前記第２の溝内に前記第６のシリコン酸化膜を残存
させる工程と、前記第４のシリコン酸化膜、前記第１の
シリコン窒化膜、及び第１のシリコン酸化膜を除去して
前記シリコン基板における素子領域の表面を露出させる
工程と、前記シリコン基板の素子領域中に半導体素子を
形成する工程とを具備することを特徴としている。請求
項１１に示すように、前記第１の溝の深さは１．５μｍ
より浅く、前記第２の溝の深さは少なくとも３．０μｍ
であることを特徴とする。
導体装置の製造方法は、シリコン基板の表面を熱酸化し
て第１のシリコン酸化膜を形成する工程と、前記第１の
シリコン酸化膜上にケミカル メカニカル ポリッシン
グのストッパとなる第１のシリコン窒化膜を形成する工
程と、素子分離領域の形成予定領域の前記第１のシリコ
ン酸化膜、前記第１のシリコン窒化膜、及び前記シリコ
ン基板を異方性エッチングして第１の溝を形成する工程
と、前記第１の溝内に露出されたシリコン基板の表面に
第２のシリコン酸化膜を形成する工程と、全面に第３の
シリコン酸化膜を形成する工程と、前記第３のシリコン
酸化膜を前記第１のシリコン窒化膜に達する深さまでケ
ミカル メカニカル ポリッシングして平坦化し、前記
第１の溝内に前記第３のシリコン酸化膜を残存させる工
程と、全面に第２のシリコン窒化膜及び第４のシリコン
酸化膜を順次形成する工程と、異方性エッチングを行っ
て前記第１の溝内の前記第４のシリコン酸化膜、前記第
２のシリコン窒化膜、前記第３のシリコン酸化膜、及び
前記第２のシリコン酸化膜を選択的に除去する工程と、
異方性エッチングを行ってこの除去した領域の前記半導
体基板を除去することにより第２の溝を形成する工程
と、前記第４のシリコン酸化膜を除去する工程と、前記
第２の溝内に露出されたシリコン基板の表面に第５のシ
リコン酸化膜を形成する工程と、ＣＶＤ法により全面に
第６のシリコン酸化膜を形成する工程と、前記第６のシ
リコン酸化膜を前記第２のシリコン窒化膜に達する深さ
までケミカル メカニカル ポリッシングして平坦化
し、前記第２の溝内に前記第６のシリコン酸化膜を残存
させる工程と、前記第４のシリコン酸化膜、前記第１の
シリコン窒化膜、及び第１のシリコン酸化膜を除去して
前記シリコン基板における素子領域の表面を露出させる
工程と、前記シリコン基板の素子領域中に半導体素子を
形成する工程とを具備することを特徴としている。請求
項１１に示すように、前記第１の溝の深さは１．５μｍ
より浅く、前記第２の溝の深さは少なくとも３．０μｍ
であることを特徴とする。
【００１８】
【作用】上記のような構成によれば、浅い第１の溝とこ
の第１の溝内に形成された第１の埋め込み部材、及び上
記第１の埋め込み部材及び半導体基板に形成された深い
第２の溝とこの第２の溝内に形成された第２の埋め込み
部材によって素子分離領域を形成するので、ＬＯＣＯＳ
法でフィールド酸化膜を形成した場合に問題となるバー
ズビークが形成されることはなく、素子領域を大きくす
る必要がないので、高集積化が図れる。また、素子分離
領域に寄生する容量も少ないので、デバイスの高速化が
妨げられることはない。
の第１の溝内に形成された第１の埋め込み部材、及び上
記第１の埋め込み部材及び半導体基板に形成された深い
第２の溝とこの第２の溝内に形成された第２の埋め込み
部材によって素子分離領域を形成するので、ＬＯＣＯＳ
法でフィールド酸化膜を形成した場合に問題となるバー
ズビークが形成されることはなく、素子領域を大きくす
る必要がないので、高集積化が図れる。また、素子分離
領域に寄生する容量も少ないので、デバイスの高速化が
妨げられることはない。
【００１９】上記のような製造方法によれば、素子分離
領域の形成にＬＯＣＯＳ法を用いないので、ＬＯＣＯＳ
法を用いることによって問題となっていたバーズビーク
による集積密度の低下や寄生容量による動作速度の低下
は発生せず、高集積化並びに高速化が図れる。
領域の形成にＬＯＣＯＳ法を用いないので、ＬＯＣＯＳ
法を用いることによって問題となっていたバーズビーク
による集積密度の低下や寄生容量による動作速度の低下
は発生せず、高集積化並びに高速化が図れる。
【００２０】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明の一実施例に係る半
導体装置の断面構成図である。図１では、この発明によ
る半導体装置の一例としてバイポーラトランジスタを例
にとって示している。図１において、３１はＰ型シリコ
ン基板、３２はＮ+ 型埋め込み層、３３はＮ型エピタキ
シャル層、３６−１，３６−２は第１の溝、３７は第２
のＳｉＯ2 膜、３８は第１のＣＶＤ−ＳｉＯ2 膜、４１
−１，４１−２は第２の溝、４２−１，４２−２は第３
の熱ＳｉＯ2 膜、４３−１，４３−２は第３のＣＶＤ−
ＳｉＯ2 膜、４４はエミッタ領域、４５はベース領域、
４６はポリシリコン層、４７はエミッタ電極、４８はポ
リシリコン層、４９は第４のＣＶＤ−ＳｉＯ2 膜、５０
はベース電極である。
照して説明する。図１は、この発明の一実施例に係る半
導体装置の断面構成図である。図１では、この発明によ
る半導体装置の一例としてバイポーラトランジスタを例
にとって示している。図１において、３１はＰ型シリコ
ン基板、３２はＮ+ 型埋め込み層、３３はＮ型エピタキ
シャル層、３６−１，３６−２は第１の溝、３７は第２
のＳｉＯ2 膜、３８は第１のＣＶＤ−ＳｉＯ2 膜、４１
−１，４１−２は第２の溝、４２−１，４２−２は第３
の熱ＳｉＯ2 膜、４３−１，４３−２は第３のＣＶＤ−
ＳｉＯ2 膜、４４はエミッタ領域、４５はベース領域、
４６はポリシリコン層、４７はエミッタ電極、４８はポ
リシリコン層、４９は第４のＣＶＤ−ＳｉＯ2 膜、５０
はベース電極である。
【００２１】図１に示す如く、第１の溝３６−１，３６
−２、この溝３６−１，３６−２内に形成されたＣＶＤ
−ＳｉＯ2 膜３８、第２の溝４１−１，４１−２、及び
この溝４１−１，４１−２内に形成されたＣＶＤ−Ｓｉ
Ｏ2 膜４３−１，４３−２が素子分離領域として働く。
そして、この素子分離領域によってバイポーラトランジ
スタが他の素子から分離される。よって、ＬＯＣＯＳ法
でフィールド酸化膜を形成した場合に問題となるバーズ
ビークが形成されることはなく、素子領域を大きくする
必要がないので高集積化が図れる。また、素子分離領域
に寄生する容量も少ないのでデバイスの高速化が妨げら
れることはない。
−２、この溝３６−１，３６−２内に形成されたＣＶＤ
−ＳｉＯ2 膜３８、第２の溝４１−１，４１−２、及び
この溝４１−１，４１−２内に形成されたＣＶＤ−Ｓｉ
Ｏ2 膜４３−１，４３−２が素子分離領域として働く。
そして、この素子分離領域によってバイポーラトランジ
スタが他の素子から分離される。よって、ＬＯＣＯＳ法
でフィールド酸化膜を形成した場合に問題となるバーズ
ビークが形成されることはなく、素子領域を大きくする
必要がないので高集積化が図れる。また、素子分離領域
に寄生する容量も少ないのでデバイスの高速化が妨げら
れることはない。
【００２２】図２ないし図１０はそれぞれ、上記図１に
示した半導体装置の製造工程を順次示しており、下記
（１）〜（１０）のような工程で形成される。 （１）まず、Ｐ型シリコン基板３１の主表面領域中に、
Ｎ+ 型埋め込み層３２を形成し、その上にＮ型エピタキ
シャル層３３を形成した半導体ウェハを用意する。この
半導体ウェハ上に、第１の熱ＳｉＯ2 膜３４と、後の工
程でＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｉｎｇ）のストッパとなる第１のＳｉ3 Ｎ
4 膜３５を形成する（図２参照）。
示した半導体装置の製造工程を順次示しており、下記
（１）〜（１０）のような工程で形成される。 （１）まず、Ｐ型シリコン基板３１の主表面領域中に、
Ｎ+ 型埋め込み層３２を形成し、その上にＮ型エピタキ
シャル層３３を形成した半導体ウェハを用意する。この
半導体ウェハ上に、第１の熱ＳｉＯ2 膜３４と、後の工
程でＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｉｎｇ）のストッパとなる第１のＳｉ3 Ｎ
4 膜３５を形成する（図２参照）。
【００２３】（２）フォトリソグラフィー工程を行って
マスクを形成し、素子形成領域以外の第１のＳｉ3 Ｎ4
膜３５と第１の熱ＳｉＯ2 膜３４とをＲＩＥ法によって
除去し、このマスクを用いてＲＩＥ法で連続してエピタ
キシャル層３３を０．７μｍ程度エッチングして浅い溝
３６−１，３６−２を形成する。この溝３６−１，３６
−２の深さは、形成する素子や必要とする特性に合わせ
て設定する必要があるが、通常はエピタキシャル層３３
の膜厚以下である（図３参照）。
マスクを形成し、素子形成領域以外の第１のＳｉ3 Ｎ4
膜３５と第１の熱ＳｉＯ2 膜３４とをＲＩＥ法によって
除去し、このマスクを用いてＲＩＥ法で連続してエピタ
キシャル層３３を０．７μｍ程度エッチングして浅い溝
３６−１，３６−２を形成する。この溝３６−１，３６
−２の深さは、形成する素子や必要とする特性に合わせ
て設定する必要があるが、通常はエピタキシャル層３３
の膜厚以下である（図３参照）。
【００２４】（３）その後、上記ＲＩＥによるダメージ
を回復するために、浅い溝３６−１，３６−２の表面を
溶液あるいはＣＤＥを用いてエッチングし、エピタキシ
ャル層３３の表面を約１０ｎｍ程度除去する。この後、
エピタキシャル層３３の表面を１０ｎｍ程度熱酸化し、
第２のＳｉＯ2 膜３７を形成する。次に、ＣＶＤ−Ｓｉ
Ｏ2 膜３８をウェハの全面に形成し、ＣＭＰにより平坦
化する。この時、第１のＳｉ3 Ｎ4 膜３５がストッパと
して働き、ポリッシングの終了を決定できる。これによ
り、浅い溝３６−１，３６−２を完全にＣＶＤ−ＳｉＯ
2 膜３８で埋め込むことができる（図４参照）。
を回復するために、浅い溝３６−１，３６−２の表面を
溶液あるいはＣＤＥを用いてエッチングし、エピタキシ
ャル層３３の表面を約１０ｎｍ程度除去する。この後、
エピタキシャル層３３の表面を１０ｎｍ程度熱酸化し、
第２のＳｉＯ2 膜３７を形成する。次に、ＣＶＤ−Ｓｉ
Ｏ2 膜３８をウェハの全面に形成し、ＣＭＰにより平坦
化する。この時、第１のＳｉ3 Ｎ4 膜３５がストッパと
して働き、ポリッシングの終了を決定できる。これによ
り、浅い溝３６−１，３６−２を完全にＣＶＤ−ＳｉＯ
2 膜３８で埋め込むことができる（図４参照）。
【００２５】（４）次に、上記ＣＶＤ−ＳｉＯ2 膜３８
及び上記第１のＳｉ3 Ｎ4 膜３５上に、ＣＭＰのストッ
パ膜として働く第２のＳｉ3 Ｎ4 膜３９を形成し、この
Ｓｉ3 Ｎ4 膜３９上に深い溝を形成する際のＳｉ−ＲＩ
Ｅ時のマスク材となる第２のＣＶＤ−ＳｉＯ2 膜４０を
形成する（図５参照）。
及び上記第１のＳｉ3 Ｎ4 膜３５上に、ＣＭＰのストッ
パ膜として働く第２のＳｉ3 Ｎ4 膜３９を形成し、この
Ｓｉ3 Ｎ4 膜３９上に深い溝を形成する際のＳｉ−ＲＩ
Ｅ時のマスク材となる第２のＣＶＤ−ＳｉＯ2 膜４０を
形成する（図５参照）。
【００２６】（５）フォトリソグラフィーによりマスク
を形成し、深い溝を形成する領域の第２のＣＶＤ−Ｓｉ
Ｏ2 膜４０、第２のＳｉ3 Ｎ4 膜３９、第１のＣＶＤ−
ＳｉＯ2 膜３８、第２の熱ＳｉＯ2 膜３７をＲＩＥ法で
エッチングする（図６参照）。
を形成し、深い溝を形成する領域の第２のＣＶＤ−Ｓｉ
Ｏ2 膜４０、第２のＳｉ3 Ｎ4 膜３９、第１のＣＶＤ−
ＳｉＯ2 膜３８、第２の熱ＳｉＯ2 膜３７をＲＩＥ法で
エッチングする（図６参照）。
【００２７】（６）次に、上記第２のＣＶＤ−ＳｉＯ2
膜４０をマスクとして、エピタキシャル層３３、埋め込
み層３２、及びシリコン基板３１をＲＩＥ法を用いてエ
ッチングし、第２の溝４１−１，４１−２を形成する。
この第２の溝４１−１，４１−２の深さは、シリコン基
板３１に達するようにする。この後、第２のＣＶＤ−Ｓ
ｉＯ2 ４０膜を除去し、ＲＩＥによるダメージを除去す
るために、溶液またはＣＤＥにより第２の溝４１−１，
４１−２内のシリコンを１０ｎｍ程度除去する（図７参
照）。
膜４０をマスクとして、エピタキシャル層３３、埋め込
み層３２、及びシリコン基板３１をＲＩＥ法を用いてエ
ッチングし、第２の溝４１−１，４１−２を形成する。
この第２の溝４１−１，４１−２の深さは、シリコン基
板３１に達するようにする。この後、第２のＣＶＤ−Ｓ
ｉＯ2 ４０膜を除去し、ＲＩＥによるダメージを除去す
るために、溶液またはＣＤＥにより第２の溝４１−１，
４１−２内のシリコンを１０ｎｍ程度除去する（図７参
照）。
【００２８】このように、浅い溝３６−１，３６−２を
形成した後、平坦化し、その後深い溝４１−１，４１−
２を形成して素子分離領域を形成することにより、図７
に示すように浅い溝３６−１，３６−２と素子領域との
境界から深い溝４１−１，４１−２が形成できる幅をフ
ォトリソグラフィーの合わせ精度の限界付近まで短縮す
ることができる。この幅が広いと、結果的に素子面積が
大きくなり、高集積化のメリットがなくなってしまう。
この発明による半導体装置の製造方法では、フォトリソ
グラフィーの合わせ精度の限界付近まで短縮でき、素子
の微細化、高集積化に有効である。
形成した後、平坦化し、その後深い溝４１−１，４１−
２を形成して素子分離領域を形成することにより、図７
に示すように浅い溝３６−１，３６−２と素子領域との
境界から深い溝４１−１，４１−２が形成できる幅をフ
ォトリソグラフィーの合わせ精度の限界付近まで短縮す
ることができる。この幅が広いと、結果的に素子面積が
大きくなり、高集積化のメリットがなくなってしまう。
この発明による半導体装置の製造方法では、フォトリソ
グラフィーの合わせ精度の限界付近まで短縮でき、素子
の微細化、高集積化に有効である。
【００２９】（７）その後、第２の溝４１−１，４１−
２内に第３の熱ＳｉＯ2 膜４２−１，４２−２を形成
し、ウェハの全面に第３のＣＶＤ−ＳｉＯ2 膜４３を形
成する。これにより、第２の溝４１−１，４１−２がＳ
ｉＯ2 膜４３で埋め込まれる（図８参照）。
２内に第３の熱ＳｉＯ2 膜４２−１，４２−２を形成
し、ウェハの全面に第３のＣＶＤ−ＳｉＯ2 膜４３を形
成する。これにより、第２の溝４１−１，４１−２がＳ
ｉＯ2 膜４３で埋め込まれる（図８参照）。
【００３０】（８）ＣＭＰによりウェハ表面の第３のＣ
ＶＤ−ＳｉＯ2 膜４３を除去し、第２の溝４１−１，４
１−２内のみに第３のＣＶＤ−ＳｉＯ2 膜４３−１，４
３−２を残存させる。この時、第２のＳｉ3 Ｎ4 膜３９
がＣＭＰのストッパとして働く（図９参照）。
ＶＤ−ＳｉＯ2 膜４３を除去し、第２の溝４１−１，４
１−２内のみに第３のＣＶＤ−ＳｉＯ2 膜４３−１，４
３−２を残存させる。この時、第２のＳｉ3 Ｎ4 膜３９
がＣＭＰのストッパとして働く（図９参照）。
【００３１】（９）次に、第２及び第１のＳｉ3 Ｎ4 膜
３９，３５をエッチングして除去し、更に素子形成領域
の熱ＳｉＯ2 膜３４を除去する。以上の工程を経ること
により、素子を形成する領域のみにＮ型エピタキシャル
層３３を露出させることができ、それ以外の領域は完全
に絶縁膜で分離することができる（図１０参照）。
３９，３５をエッチングして除去し、更に素子形成領域
の熱ＳｉＯ2 膜３４を除去する。以上の工程を経ること
により、素子を形成する領域のみにＮ型エピタキシャル
層３３を露出させることができ、それ以外の領域は完全
に絶縁膜で分離することができる（図１０参照）。
【００３２】（１０）この後、通常のバイポーラトラン
ジスタの形成プロセスを施すことにより、図１に示した
ようなバイポーラトランジスタを形成する。図１に示し
た構成では、ポリシリコン層４６を拡散源としてエミッ
タ領域４４を形成しており、このポリシリコン層４６上
にアルミニウム等からなるエミッタ電極４７を形成して
いる。ポリシリコン層４８は、ベース領域４５の導出用
であり、このポリシリコン層４８上のＳｉＯ2 膜４９に
形成されたコンタクトホールを介してアルミニウム等か
らなるベース電極５０に接続されている。なお、コレク
タ電極は、シリコン基板３１の裏面側に形成される。
ジスタの形成プロセスを施すことにより、図１に示した
ようなバイポーラトランジスタを形成する。図１に示し
た構成では、ポリシリコン層４６を拡散源としてエミッ
タ領域４４を形成しており、このポリシリコン層４６上
にアルミニウム等からなるエミッタ電極４７を形成して
いる。ポリシリコン層４８は、ベース領域４５の導出用
であり、このポリシリコン層４８上のＳｉＯ2 膜４９に
形成されたコンタクトホールを介してアルミニウム等か
らなるベース電極５０に接続されている。なお、コレク
タ電極は、シリコン基板３１の裏面側に形成される。
【００３３】上述した製造方法によれば、ＬＯＣＯＳ法
によるフィールド酸化膜のような厚い熱ＳｉＯ2 膜を形
成しないため、素子領域に大きなバーズビークが発生せ
ず、素子領域をそのデバイスが必要とする最小の面積ま
で縮小することが可能であり、デバイスの高集積化が達
成できる。また、これに伴って、寄生容量も少なくなる
ので動作速度の高速化が可能である。
によるフィールド酸化膜のような厚い熱ＳｉＯ2 膜を形
成しないため、素子領域に大きなバーズビークが発生せ
ず、素子領域をそのデバイスが必要とする最小の面積ま
で縮小することが可能であり、デバイスの高集積化が達
成できる。また、これに伴って、寄生容量も少なくなる
ので動作速度の高速化が可能である。
【００３４】更に、深い溝４１−１，４１−２内をＣＶ
Ｄ−ＳｉＯ2 膜４３−１，４３−２で埋め込むため、ポ
リシリコン層で埋め込んでいた従来の製造方法と比べて
溝４１−１，４１−２の幅を縮小できると共に、この溝
４１−１，４１−２自体が持つ寄生容量も低下でき、こ
の点でも高集積化と高速化を達成できる。
Ｄ−ＳｉＯ2 膜４３−１，４３−２で埋め込むため、ポ
リシリコン層で埋め込んでいた従来の製造方法と比べて
溝４１−１，４１−２の幅を縮小できると共に、この溝
４１−１，４１−２自体が持つ寄生容量も低下でき、こ
の点でも高集積化と高速化を達成できる。
【００３５】
【発明の効果】以上説明したように、この発明によれ
ば、高集積化並びに高速化が図れる半導体装置及びその
製造方法が得られる。
ば、高集積化並びに高速化が図れる半導体装置及びその
製造方法が得られる。
【図１】この発明の一実施例に係る半導体装置の断面
図。
図。
【図２】この発明の一実施例に係る半導体装置の製造方
法について説明するためのもので、図１に示した半導体
装置の第１の製造工程を示す断面図。
法について説明するためのもので、図１に示した半導体
装置の第１の製造工程を示す断面図。
【図３】この発明の一実施例に係る半導体装置の製造方
法について説明するためのもので、図１に示した半導体
装置の第２の製造工程を示す断面図。
法について説明するためのもので、図１に示した半導体
装置の第２の製造工程を示す断面図。
【図４】この発明の一実施例に係る半導体装置の製造方
法について説明するためのもので、図１に示した半導体
装置の第３の製造工程を示す断面図。
法について説明するためのもので、図１に示した半導体
装置の第３の製造工程を示す断面図。
【図５】この発明の一実施例に係る半導体装置の製造方
法について説明するためのもので、図１に示した半導体
装置の第４の製造工程を示す断面図。
法について説明するためのもので、図１に示した半導体
装置の第４の製造工程を示す断面図。
【図６】この発明の一実施例に係る半導体装置の製造方
法について説明するためのもので、図１に示した半導体
装置の第５の製造工程を示す断面図。
法について説明するためのもので、図１に示した半導体
装置の第５の製造工程を示す断面図。
【図７】この発明の一実施例に係る半導体装置の製造方
法について説明するためのもので、図１に示した半導体
装置の第６の製造工程を示す断面図。
法について説明するためのもので、図１に示した半導体
装置の第６の製造工程を示す断面図。
【図８】この発明の一実施例に係る半導体装置の製造方
法について説明するためのもので、図１に示した半導体
装置の第７の製造工程を示す断面図。
法について説明するためのもので、図１に示した半導体
装置の第７の製造工程を示す断面図。
【図９】この発明の一実施例に係る半導体装置の製造方
法について説明するためのもので、図１に示した半導体
装置の第８の製造工程を示す断面図。
法について説明するためのもので、図１に示した半導体
装置の第８の製造工程を示す断面図。
【図１０】この発明の一実施例に係る半導体装置の製造
方法について説明するためのもので、図１に示した半導
体装置の第９の製造工程を示す断面図。
方法について説明するためのもので、図１に示した半導
体装置の第９の製造工程を示す断面図。
【図１１】従来の半導体装置及びその製造方法について
説明するためのもので、第１の製造工程を示す断面図。
説明するためのもので、第１の製造工程を示す断面図。
【図１２】従来の半導体装置及びその製造方法について
説明するためのもので、第２の製造工程を示す断面図。
説明するためのもので、第２の製造工程を示す断面図。
【図１３】従来の半導体装置及びその製造方法について
説明するためのもので、第３の製造工程を示す断面図。
説明するためのもので、第３の製造工程を示す断面図。
【図１４】従来の半導体装置及びその製造方法について
説明するためのもので、第４の製造工程を示す断面図。
説明するためのもので、第４の製造工程を示す断面図。
【図１５】従来の半導体装置及びその製造方法について
説明するためのもので、第５の製造工程を示す断面図。
説明するためのもので、第５の製造工程を示す断面図。
【図１６】従来の他の半導体装置及びその製造方法につ
いて説明するためのもので、第１の製造工程を示す断面
図。
いて説明するためのもので、第１の製造工程を示す断面
図。
【図１７】従来の他の半導体装置及びその製造方法につ
いて説明するためのもので、第２の製造工程を示す断面
図。
いて説明するためのもので、第２の製造工程を示す断面
図。
【図１８】従来の他の半導体装置及びその製造方法につ
いて説明するためのもので、第３の製造工程を示す断面
図。
いて説明するためのもので、第３の製造工程を示す断面
図。
【図１９】従来の他の半導体装置及びその製造方法につ
いて説明するためのもので、第４の製造工程を示す断面
図。
いて説明するためのもので、第４の製造工程を示す断面
図。
３１…Ｐ型シリコン基板、３２…Ｎ+ 型埋め込み層、３
３…Ｎ型エピタキシャル層、３４…第１の熱ＳｉＯ2
膜、３５…第１のＳｉ3 Ｎ4 膜、３６−１，３６−２…
浅い溝（第１の溝）、３７…第２のＳｉＯ2 膜、３８…
ＣＶＤ−ＳｉＯ2膜、３９…第２のＳｉ3 Ｎ4 膜、４０
…第２のＣＶＤ−ＳｉＯ2 膜、４１−１，４１−２…深
い溝（第２の溝）、４２−１，４２−２…第３の熱Ｓｉ
Ｏ2 膜、４３，４３−１，４３−２…第３のＣＶＤ−Ｓ
ｉＯ2 膜、４４…エミッタ領域、４５…ベース領域、４
６…ポリシリコン層、４７…エミッタ電極、４８…ポリ
シリコン層、４９…第４のＣＶＤ−ＳｉＯ2 膜、５０…
ベース電極。
３…Ｎ型エピタキシャル層、３４…第１の熱ＳｉＯ2
膜、３５…第１のＳｉ3 Ｎ4 膜、３６−１，３６−２…
浅い溝（第１の溝）、３７…第２のＳｉＯ2 膜、３８…
ＣＶＤ−ＳｉＯ2膜、３９…第２のＳｉ3 Ｎ4 膜、４０
…第２のＣＶＤ−ＳｉＯ2 膜、４１−１，４１−２…深
い溝（第２の溝）、４２−１，４２−２…第３の熱Ｓｉ
Ｏ2 膜、４３，４３−１，４３−２…第３のＣＶＤ−Ｓ
ｉＯ2 膜、４４…エミッタ領域、４５…ベース領域、４
６…ポリシリコン層、４７…エミッタ電極、４８…ポリ
シリコン層、４９…第４のＣＶＤ−ＳｉＯ2 膜、５０…
ベース電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (11)
- 【請求項１】 半導体基板における素子分離領域に形成
された第１の溝と、この第１の溝内に埋め込まれた第１
の埋め込み部材と、前記第１の溝内の前記第１の埋め込
み部材、及び前記第１の溝の底部の前記半導体基板に前
記第１の溝よりも深く形成された第２の溝と、前記第２
の溝内に埋め込まれた第２の埋め込み部材と、前記第１
の溝及び前記第２の溝で分離された、前記半導体基板中
の素子領域に形成される半導体素子とを具備することを
特徴とする半導体装置。 - 【請求項２】 前記第１の埋め込み部材と前記第２の埋
め込み部材はそれぞれ絶縁物であることを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】 前記第１の溝と前記第１の埋め込み部材
との間に介在される第１の絶縁膜と、前記第２の溝と前
記第２の埋め込み部材との間に介在される第２の絶縁膜
とを更に具備することを特徴とする請求項１または２に
記載の半導体装置。 - 【請求項４】 前記半導体基板は、シリコン基板と、こ
のシリコン基板上に形成された埋め込み層と、前記埋め
込み層上に形成されたエピタキシャル層とを有し、前記
第１の溝は前記エピタキシャル層中にこのエピタキシャ
ル層よりも浅く形成され、前記第２の溝は前記第１の埋
め込み部材、前記エピタキシャル層、前記埋め込み層、
及び前記シリコン基板中に前記シリコン基板の表面より
も深く形成されることを特徴とする請求項１ないし３い
ずれか１つの項に記載の半導体装置。 - 【請求項５】 半導体基板の表面領域に第１の溝を形成
する工程と、前記第１の溝内に第１の埋め込み材を形成
する工程と、前記第１の埋め込み材及び前記埋め込み材
の下の前記半導体基板に前記第１の溝より深い第２の溝
を形成する工程と、前記第２の溝内に第２の埋め込み材
を形成する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項６】 前記第１の埋め込み材と前記第２の埋め
込み材の少なくとも一方は絶縁材料であり、ＣＶＤ法で
形成されることを特徴とする請求項５に記載の半導体装
置の製造方法。 - 【請求項７】前記第１の溝を形成する工程の後に、前記
第１の溝内に露出された前記半導体基板を熱酸化して第
１の熱酸化膜を形成する工程と、前記第２の溝を形成す
る工程の後に、前記第２の溝内に露出された前記半導体
基板を熱酸化して第２の熱酸化膜を形成する工程とを更
に具備することを特徴とする請求項５または６に記載の
半導体装置の製造方法。 - 【請求項８】 半導体基板上に第１の膜を形成する工程
と、前記第１の膜上に第２の膜を形成する工程と、前記
第１の膜、前記第２の膜、及び前記半導体基板を選択的
に除去することにより第１の溝を形成する工程と、前記
第１の溝の表面に第３の膜を形成する工程と、全面に第
４の膜を形成する工程と、前記第２の膜をストッパとし
て用い、前記第４の膜を平坦化して前記第１の溝内に残
存させる工程と、全面に第５の膜及び第６の膜を順次形
成する工程と、前記第６、第５、第４及び第３の膜を選
択的に除去する工程と、この除去した領域の前記半導体
基板を除去し、第２の溝を形成する工程と、前記第６の
膜を除去する工程と、前記第２の溝内の露出面に第７の
膜を形成する工程と、全面に第８の膜を形成する工程
と、前記第５の膜をストッパとして用い、前記第８の膜
を平坦化して前記第２の溝内に第８の膜を残存させる工
程と、前記第５、第２及び第１の膜を除去する工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項９】 前記第５、第２及び第１の膜を除去する
ことによって露出された前記半導体基板の表面領域に半
導体素子を形成する工程を更に具備することを特徴とす
る請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 シリコン基板の表面を熱酸化して第１
のシリコン酸化膜を形成する工程と、前記第１のシリコ
ン酸化膜上にケミカル メカニカル ポリッシングのス
トッパとなる第１のシリコン窒化膜を形成する工程と、
素子分離領域の形成予定領域の前記第１のシリコン酸化
膜、前記第１のシリコン窒化膜、及び前記シリコン基板
を異方性エッチングして第１の溝を形成する工程と、前
記第１の溝内に露出されたシリコン基板の表面に第２の
シリコン酸化膜を形成する工程と、全面に第３のシリコ
ン酸化膜を形成する工程と、前記第３のシリコン酸化膜
を前記第１のシリコン窒化膜に達する深さまでケミカル
メカニカル ポリッシングして平坦化し、前記第１の
溝内に前記第３のシリコン酸化膜を残存させる工程と、
全面に第２のシリコン窒化膜及び第４のシリコン酸化膜
を順次形成する工程と、異方性エッチングを行って前記
第１の溝内の前記第４のシリコン酸化膜、前記第２のシ
リコン窒化膜、前記第３のシリコン酸化膜、及び前記第
２のシリコン酸化膜を選択的に除去する工程と、異方性
エッチングを行ってこの除去した領域の前記半導体基板
を除去することにより第２の溝を形成する工程と、前記
第４のシリコン酸化膜を除去する工程と、前記第２の溝
内に露出されたシリコン基板の表面に第５のシリコン酸
化膜を形成する工程と、ＣＶＤ法により全面に第６のシ
リコン酸化膜を形成する工程と、前記第６のシリコン酸
化膜を前記第２のシリコン窒化膜に達する深さまでケミ
カル メカニカル ポリッシングして平坦化し、前記第
２の溝内に前記第６のシリコン酸化膜を残存させる工程
と、前記第４のシリコン酸化膜、前記第１のシリコン窒
化膜、及び第１のシリコン酸化膜を除去して前記シリコ
ン基板における素子領域の表面を露出させる工程と、前
記シリコン基板の素子領域中に半導体素子を形成する工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項１１】 前記第１の溝の深さは１．５μｍより
浅く、前記第２の溝の深さは少なくとも３．０μｍであ
ることを特徴とする請求項５ないし１０いずれか１つの
項に記載の半導体装置の製造方法。
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| JP2015122543A (ja) * | 2015-03-30 | 2015-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2017011311A (ja) * | 2016-10-13 | 2017-01-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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-
1995
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872632B2 (en) | 2003-02-07 | 2005-03-29 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device |
| JP2006013341A (ja) * | 2004-06-29 | 2006-01-12 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP4592340B2 (ja) * | 2004-06-29 | 2010-12-01 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US7135380B2 (en) | 2004-06-29 | 2006-11-14 | Sanyo Electric Co., Ltd. | Method for manufacturing semiconductor device |
| WO2006006438A1 (ja) * | 2004-07-12 | 2006-01-19 | Nec Corporation | 半導体装置及びその製造方法 |
| US7719043B2 (en) | 2004-07-12 | 2010-05-18 | Nec Corporation | Semiconductor device with fin-type field effect transistor and manufacturing method thereof. |
| US7638409B2 (en) | 2004-09-08 | 2009-12-29 | Sanyo Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
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| JP2006108646A (ja) * | 2004-09-08 | 2006-04-20 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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