JP2008118084A - 半導体素子の素子分離膜形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 111
- 238000002955 isolation Methods 0.000 title claims abstract description 99
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 125000006850 spacer group Chemical group 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000011800 void material Substances 0.000 claims abstract description 15
- 230000003647 oxidation Effects 0.000 claims description 40
- 238000007254 oxidation reaction Methods 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 31
- 238000003860 storage Methods 0.000 claims description 21
- 239000003963 antioxidant agent Substances 0.000 claims description 14
- 230000003078 antioxidant effect Effects 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 230000003064 anti-oxidating effect Effects 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 239000012528 membrane Substances 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims 1
- 239000011810 insulating material Substances 0.000 description 9
- 241000293849 Cordylanthus Species 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】トレンチ内にボイドが形成される場合でも、ボイドが基板の高さより低いところに形成されて後続の工程に影響しないうえ、幅の狭いトレンチに素子分離膜を容易に形成して工程の再現性を確保すること。
【解決手段】半導体基板100の素子分離領域に第１トレンチ114を形成する段階と、第１トレンチ114の側壁にスペーサ116を形成する段階と、スペーサ116間の素子分離領域に、第１トレンチ114より幅が狭くて深い第２トレンチ118を形成する段階と、第２トレンチ118の側壁及び底面に第１酸化膜115を形成する段階と、第１トレンチ114を絶縁膜102で充填する段階とを含むことを特徴とする。
【選択図】図８
【解決手段】半導体基板100の素子分離領域に第１トレンチ114を形成する段階と、第１トレンチ114の側壁にスペーサ116を形成する段階と、スペーサ116間の素子分離領域に、第１トレンチ114より幅が狭くて深い第２トレンチ118を形成する段階と、第２トレンチ118の側壁及び底面に第１酸化膜115を形成する段階と、第１トレンチ114を絶縁膜102で充填する段階とを含むことを特徴とする。
【選択図】図８
Description
本発明は、半導体素子の素子分離膜形成方法に係り、特に、ＳＴＩ(Shallow Trench Isolation)工程を用いた半導体素子の素子分離膜形成方法に関する。
半導体素子の製造工程では、基板に形成されたトランジスタなどの半導体素子を電気的に隔離するために、素子分離膜を形成する。従来では、素子分離膜を局部酸化(Local Oxidation)方式のＬＯＣＯＳ工程で形成したが、素子の集積度が高くなるにつれて、ＳＴＩ工程で素子分離膜を形成している。ＳＴＩ工程は、半導体基板の素子分離領域をエッチングしてトレンチを形成し、トレンチを絶縁物質で充填する方式で行われる。このようなＳＴＩ工程は、ＬＯＣＯＳ工程において発生するバーズビーク(Bird’s beak)の問題点を解決することが可能な素子分離膜形成方法であって、現在まで半導体素子の製造工程に適用されている。
ところが、ＳＴＩ工程では、素子の集積度が高くなるにつれてトレンチの幅が狭くなって、トレンチを絶縁物質で充填するのに困難さがある。
そこで、本発明は、従来の技術のかかる問題点を解決するためのもので、その目的は、半導体基板の素子分離領域に、上部幅が広くて下部幅が狭いトレンチを形成した後、トレンチの幅が広い上部を絶縁物質で充填して素子分離膜を形成することにより、トレンチ内にボイドが形成される場合でも、ボイドが基板の高さより低いところに形成されて後続の工程に影響しないうえ、幅の狭いトレンチに素子分離膜を容易に形成して工程の再現性を確保することができる、半導体素子の素子分離膜形成方法を提供することにある。
上記目的を達成するために、本発明の第１実施例に係る半導体素子の素子分離膜形成方法は、半導体基板の素子分離領域に第１トレンチを形成する段階と、第１トレンチの側壁にスペーサを形成する段階と、スペーサ間の素子分離領域に、第１トレンチより幅が狭くて深い第２トレンチを形成する段階と、第２トレンチの側壁及び底面に第２酸化膜を形成する段階と、第１トレンチを絶縁膜で充填する段階とを含むことを特徴とする。
本発明の第２実施例に係る半導体素子の素子分離膜形成方法は、半導体基板上にトンネル絶縁膜、電子蓄積膜及び素子分離マスクを形成する段階と、素子分離領域の素子分離マスク、電子蓄積膜、トンネル絶縁膜及び半導体基板をエッチングして第１トレンチを形成する段階と、第１トレンチ、電子蓄積膜及び素子分離マスクの側壁にスペーサを形成する段階と、スペーサ間の素子分離領域に、第１トレンチより幅が狭くて深い第２トレンチを形成する段階と、第２トレンチの側壁及び底面に第２酸化膜を形成する段階と、第２トレンチにボイドが形成されるように第１トレンチを絶縁膜で充填する段階とを含むことを特徴とする。
前記第１実施例または第２実施例において、第２酸化膜はラジカル酸化工程によって形成することが好ましい。第１トレンチの形成後、第１トレンチの側壁及び底面に第１酸化膜を形成する段階をさらに含むことができる。この際、第１酸化膜はラジカル酸化工程によって形成することが好ましい。第２トレンチの形成後、スペーサ間の間隔が広くなるようにスペーサをエッチングする段階をさらに含むことができ、スペーサを除去する段階をさらに含むこともできる。
本発明の第３実施例に係る半導体素子の素子分離膜形成方法は、半導体基板の素子分離領域に第１トレンチを形成する段階と、第１トレンチの側壁及び底面をラジカル酸化工程によって酸化させて第１酸化膜を形成する段階と、第１トレンチの側壁に酸化防止スペーサを形成する段階と、酸化防止スペーサ間の素子分離領域に、第１トレンチより幅が狭くて深い第２トレンチを形成する段階と、第２トレンチを第２酸化膜で覆う段階と、第１トレンチを絶縁膜で充填する段階とを含むことを特徴とする。
本発明の第４実施例に係る半導体素子の素子分離膜形成方法は、半導体基板上にトンネル絶縁膜、電子蓄積膜及び素子分離マスクを形成する段階と、素子分離領域の素子分離マスク、電子蓄積膜、トンネル絶縁膜及び半導体基板をエッチングして第１トレンチを形成する段階と、第１トレンチの側壁及び底面をラジカル酸化工程によって酸化させて第１酸化膜を形成する段階と、第１トレンチ、電子蓄積膜及び素子分離マスクの側壁に酸化防止スペーサを形成する段階と、酸化防止スペーサ間の素子分離領域に、第１トレンチより幅が狭くて深い第２トレンチを形成する段階と、第２トレンチを第２酸化膜で充填する段階と、第１トレンチを絶縁膜で充填する段階とを含むことを特徴とする。
前記の実施例において、電子蓄積膜は、ポリシリコンまたはシリコン窒化膜で形成することができ、素子分離マスクは、バッファ酸化膜、窒化膜及びハードマスクを含む。第１トレンチは、第１トレンチ及び第２トレンチを合わせた深さの１／６〜１／３の深さに形成することが好ましい。第２トレンチの形成後、酸化防止スペーサ間の間隔が広くなるように酸化防止スペーサをエッチングする段階をさらに含むことができ、酸化防止スペーサを除去する段階をさらに含むこともできる。第２酸化膜は熱酸化工程によって形成する。絶縁膜はＳＯＧ、ＨＤＰ酸化膜、ＰＥ−酸化膜またはＯ３−ＴＥＯＳで形成することができる。絶縁膜が素子分離領域にのみ残留するように絶縁膜をエッチングする段階をさらに含むことができる。
上述したように、本発明は、半導体基板の素子分離領域に、上部幅が広くて下部幅が狭いトレンチを形成した後、トレンチの幅が広い上部を絶縁物質で充填して素子分離膜を形成する。これにより、トレンチ内にボイドが形成される場合でも、ボイドが基板の高さより低いところに形成されて後続の工程に影響しない。また、ボイドが形成された部分では基板に加えられるストレスを減らし、基板に注入されるイオンの移動度(mobility)を向上させることができる。
また、ボイドが形成される場合でも後続の工程に影響を与えないので、ＳＯＧを使用せず、その他にＨＤＰ酸化物などの絶縁物質で素子分離膜を形成することができる。このように、ＳＯＧのように不純物が多量含有された絶縁物質を使用しなくてもよいので、不純物によってトンネル絶縁膜の電気的特性が低下するのを防止することができ、しきい電圧の変化を最小化し、データの保存に対する信頼性を向上させることができる。
図１〜図８は、本発明の実施例に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
図１に示すように、半導体基板100上にトンネル絶縁膜102、電子蓄積膜104及び素子分離マスク112を順次形成する。ここで、素子分離マスク112は、バッファ酸化膜106、窒化膜108及びハードマスク110の積層構造で形成することができる。
この際、ハードマスク110は、窒化膜、酸化物、ＳｉＯＮまたはアモルファスカーボンで形成することができる。一方、電子蓄積膜104は、フラッシュメモリ素子のフローティングゲートを形成するためのもので、ポリシリコンまたはシリコン窒化膜で形成でき、電子を蓄積することが可能ないずれの物質でも形成できる。
図２に示すように、素子分離領域の素子分離マスク112、電子蓄積膜104及びトンネル絶縁膜102を順次エッチングして半導体基板100の素子分離領域を露出させる。より具体的に説明すると、次の通りである。
素子分離マスク112上にフォトレジスト（図示せず）を塗布し、露光及び現像工程を行って、素子分離領域の素子分離マスク112を露出させるフォトレジストパターン（図示せず）を形成する。次いで、フォトレジストパターンを用いたエッチング工程によって素子分離マスク112の素子分離領域をエッチングする。フォトレジストパターンは除去する。続いて、素子分離マスク112を用いたエッチング工程によって電子蓄積膜104及びトンネル絶縁膜102をエッチングする。これにより、素子分離領域の半導体基板100が露出される。窒化膜108、バッファ酸化膜106、電子蓄積膜104及びトンネル絶縁膜102をエッチングする過程で、ハードマスク110も所定の厚さだけエッチングされる。
次に、露出された素子分離領域の半導体基板100を第１エッチング工程によってエッチングして第１トレンチ114を形成する。この際、第１トレンチ114は、目標深さ（第１トレンチ114と後述する第２トレンチ118を合わせた深さ）の１／６〜１／３に相当する深さに形成し、例えば半導体基板100を５０Å〜２０００Åの深さにエッチングして第１トレンチ114を形成する。一方、第１トレンチ114の側壁が８５°〜９０°で傾くように第１エッチング工程を行うことができる。
図３に示すように、第１トレンチ114を形成するためのエッチング工程によって第１トレンチ114の側壁及び底辺に発生したエッチング損傷を治すために、酸化工程を行うことができる。酸化工程は、第１トレンチ114の側壁及び底面が２０Å〜１００Åの範囲で酸化するように行うことが好ましく、第１トレンチ114の側壁及び底面が酸化してエッチング損傷層が第１酸化膜115で形成される。この際、酸化工程は、一般的な熱酸化方式で行うことができ、好ましくはラジカル酸化方式で行う。一般的な熱酸化方式で第１酸化膜115を形成する場合、トンネル絶縁膜102の露出された縁部が再酸化しながら厚くなるバーズビーク現象が発生するおそれがある。したがって、バーズビーク現象を抑制するためには、酸化工程をラジカル酸化工程で行うことが好ましい。一方、酸化工程によって、第１トレンチ114の側壁及び底面だけでなく、電子蓄積膜104及び素子分離マスク112の表面も所定の厚さだけ酸化できる。この場合、第１酸化膜115は、全表面に形成され、第１トレンチ114の側壁及び底面に相対的にシリコン成分が多く分布しているため、第１トレンチ114の側壁及び底面において第１酸化膜115がより厚く形成される。
図４に示すように、第１トレンチ114の側壁にスペーサ116を形成する。具体的に、第１トレンチ114を含んだ全体構造上に絶縁膜を形成した後、第１トレンチ114の側壁には絶縁膜が残留し且つ第１トレンチ114の底面には絶縁膜が除去されるようにブランケットエッチバック工程を行ってスペーサ116を形成する。この際、絶縁膜は、電子蓄積膜104及び素子分離マスク112の側壁にも残留する。したがって、スペーサ116は、第１トレンチ114、電子蓄積膜104及び素子分離マスク112の側壁に形成される。一方、絶縁膜は、酸化工程によって形成することができ、酸化膜、ＨＴＯ酸化膜、窒化膜またはこれらの混合膜で形成することもできる。スペーサ116を酸化防止膜として使用する場合、窒化膜の含まれたスペーサ116を形成することが好ましい。スペーサ116を酸化防止膜として使用する場合については後述する。スペーサ116は、第１トレンチ114の幅を考慮して、スペーサ116の間に第１トレンチ114の底面が露出する程度の厚さに形成することが好ましく、第１トレンチ114の幅の１／６〜１／４に相当する厚さまたは５０Å〜１０００Åの厚さに形成することができる。
図５に示すように、スペーサ116及び素子分離マスク112を用いたエッチング工程によって、スペーサ116の間に露出した第１トレンチ114の底面の半導体基板100をエッチングすることにより、第２トレンチ118を形成する。第２トレンチ118は、５００Å〜２００００Åの深さに形成することができる。これにより、上部幅が下部幅より広いトレンチ120が素子分離領域に形成される。
図６に示すように、スペーサ116間の間隔が広くなるようにスペーサ116を所定の厚さだけエッチングする。この際、スペーサ116を完全に除去することもできる。スペーサ116が酸化物で形成された場合、フッ酸溶液を用いてエッチングし、窒化物で形成された場合、リン酸溶液でエッチングすることができる。スペーサ116の間隔が広くなると、アスペクト比が減少して、後続の工程でトレンチ120を充填するための絶縁膜の形成の際にギャップフィル(gap-fill)特性を向上させることができる。スペーサ116のエッチング工程は、エッチング剤を用いたウェットエッチングまたはドライエッチングで行われてもよい。
図７に示すように、第２トレンチ118を形成するためのエッチング工程によって第２トレンチ118の側壁及び底辺に発生したエッチング損傷を治すために、酸化工程を行うことができる。酸化工程は、ドライ酸化工程またはラジカル酸化(radical oxidation)工程によって行われる。より好ましくは、酸化工程の際にトンネル絶縁膜102の縁部が厚くなってバーズビークが発生するのを防止するために、酸化工程をドライ酸化工程よりラジカル酸化工程によって行うことが好ましい。このような酸化工程によって第２トレンチ118の側壁及び底面が所定の厚さだけ酸化し、エッチング損傷層が第２酸化膜122として形成される。第２酸化膜122は、１０Å〜３００Åの厚さに形成することが好ましい。これにより、トレンチ120の側壁及び底面は、スペーサ116及び第２酸化膜122によって覆われる。
図８に示すように、トレンチ120が充填されるように絶縁膜124を形成する。素子分離領域に形成される絶縁膜124は素子分離膜になる。絶縁膜124は、ＳＯＧ、ＨＤＰ酸化膜、Ｏ３−ＴＥＯＳ、ＰＥ−酸化膜またはこれらの混合物で形成することができる。一方、前記の膜で絶縁膜124を形成する過程においてドライエッチング工程またはウェットエッチング工程を行って絶縁膜124のギャップフィル特性を向上させることができる。絶縁膜124を形成した後には、絶縁膜124の膜質を向上させるために、アニーリング工程を行うことができる。
前記において、絶縁膜124によって第１トレンチ114及び第２トレンチ118が充填されるが、第２トレンチ118は、第１トレンチ114より半導体基板100の表面から深いところに形成され、幅もさらに狭いため、絶縁膜124で完全には充填されずにボイド126が形成される。ところが、ボイド126は、半導体基板100の表面より低い位置のトレンチ120の内部に形成されるため、後続の工程に影響を与えない。むしろ、ボイド126によって、第２トレンチ118には相対的に少ない量の絶縁膜124が形成される。これにより、半導体基板100に加えられる絶縁膜124の引張ストレスまたは圧縮ストレスを減らすことができる。また、ストレスが減少するにつれて、後続の工程において半導体基板100に注入される不純物またはイオンの移動度が増加するため、電流特性を向上させることができる。
以後、図示してはいないが、絶縁膜124が素子分離領域のトレンチ120上にのみ残留するように、すなわち活性領域の絶縁膜124が除去されるように、化学的機械的研磨工程またはブランケットエッチバック工程を行う。
〔他の実施例〕
前記では、第２トレンチの形成後、第２トレンチの側壁及び底面が所定の厚さだけ酸化するように酸化工程を行ったが、第２トレンチが酸化膜で充填されるように酸化工程を行ってもよい。図９及び図１０は本発明の他の実施例に係る半導体素子の素子分離膜形成方法を説明するための断面図である。図１１はトレンチが形成された状態を示すＴＥＭ写真である。
前記では、第２トレンチの形成後、第２トレンチの側壁及び底面が所定の厚さだけ酸化するように酸化工程を行ったが、第２トレンチが酸化膜で充填されるように酸化工程を行ってもよい。図９及び図１０は本発明の他の実施例に係る半導体素子の素子分離膜形成方法を説明するための断面図である。図１１はトレンチが形成された状態を示すＴＥＭ写真である。
図９に示すように、スペーサ216と素子分離マスク212を用いたエッチング工程によって第２トレンチまで形成する。ところが、図１１に示すように、第２トレンチ318を形成するためのエッチング工程の際に、副産物によって、上部が広くて下部が狭い壷状に第２トレンチ318が形成できる。図面符号316はスペーサ、314は第１トレンチ、320はトレンチを示す。このように第２トレンチ318が壷状に形成されると、絶縁物質を蒸着する方式では、第２トレンチ318を絶縁物質で充填することが難しい。
したがって、図９に示すように、第２トレンチが絶縁物質で充填されるように熱酸化工程を行う。これにより、第２トレンチが熱酸化膜222で充填される。熱酸化膜222は第２トレンチの側壁及び底面から成長する。両側壁から成長する酸化膜が互いに突き当たりながら、第２トレンチが熱酸化膜222で充填される。この際、第２トレンチの両側壁から成長する酸化膜が互いに突き当たった後に成長し続ける場合、基板にストレスが加えられる可能性があるので、第２トレンチの両側壁から成長する酸化膜が互いに突き当たる前に、熱酸化工程を中断することもできる。この場合、熱酸化膜222の内部にはシーム（図示せず）が形成される。シームが形成されても、シームが第２トレンチの内部にのみ形成されるので、後続の工程には影響を与えない。
一方、第２トレンチを熱酸化膜222で充填するために熱酸化工程を行うとき、トンネル絶縁膜202の縁部が酸化しながらバーズビークが発生するのを防止するためには、スペーサ216が酸化防止膜の役割を果たさなければならない。この際、スペーサ226の厚さが薄ければ、酸化防止膜の役割を十分に行い難いので、図６におけるスペーサ116のエッチング工程は省略することが好ましい。また、第２トレンチが熱酸化工程による熱酸化膜222で充填されながらエッチング損傷も共に治されるので、図１における酸化工程を省略してもよい。
図１０に示すように、第１トレンチ214が充填されるように絶縁膜224を形成する。素子分離領域に形成される絶縁膜224と熱酸化膜222は素子分離膜になる。絶縁膜224はＳＯＧ、ＨＤＰ酸化膜、Ｏ３−ＴＥＯＳ、ＰＥ−酸化膜またはこれらの混合膜で形成することができる。絶縁膜224の形成後には、絶縁膜224の膜質を向上させるために、アニーリング工程を行うことができる。
本発明は、前述した実施例に限定されるものではなく、互いに異なる様々な形態で実現でき、これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
よって、本発明の範囲は、本願の特許請求の範囲によって定められるべきである。
100…半導体基板、102…トンネル絶縁膜、104…電子蓄積膜、106…バッファ酸化膜、108…窒化膜、110…ハードマスク、112…素子分離マスク、114…第１トレンチ、115…第１酸化膜、116…スペーサ、118…第２トレンチ、120…トレンチ、122…第２酸化膜、124…絶縁膜、126…ボイド、200…半導体基板、202…トンネル絶縁膜、204…電子蓄積膜、208…窒化膜、210…ハードマスク、212…素子分離マスク、214…第１トレンチ、216…スペーサ、222…熱酸化膜、224…絶縁膜、226…スペーサ、314…第１トレンチ、316…スペーサ、318…第２トレンチ、320…トレンチ
Claims (17)
- 半導体基板の素子分離領域に第１トレンチを形成する段階と、
前記第１トレンチの側壁にスペーサを形成する段階と、
前記スペーサ間の前記素子分離領域に、前記第１トレンチより幅が狭くて深い第２トレンチを形成する段階と、
前記第２トレンチの側壁及び底面に第２酸化膜を形成する段階と、
前記第１トレンチを絶縁膜で充填する段階とを含むことを特徴とする、半導体素子の素子分離膜形成方法。 - 半導体基板上にトンネル絶縁膜、電子蓄積膜及び素子分離マスクを形成する段階と、
素子分離領域の前記素子分離マスク、前記電子蓄積膜、前記トンネル絶縁膜及び前記半導体基板をエッチングして第１トレンチを形成する段階と、
前記第１トレンチ、前記電子蓄積膜及び前記素子分離マスクの側壁にスペーサを形成する段階と、
前記スペーサ間の前記素子分離領域に、前記第１トレンチより幅が狭くて深い第２トレンチを形成する段階と、
前記第２トレンチの側壁及び底面に第２酸化膜を形成する段階と、
前記第２トレンチにボイドが形成されるように前記第１トレンチを絶縁膜で充填する段階とを含むことを特徴とする、半導体素子の素子分離膜形成方法。 - 前記第２酸化膜はラジカル酸化工程で形成することを特徴とする、請求項１または２に記載の半導体素子の素子分離膜形成方法。
- 前記第１トレンチの形成後、
前記第１トレンチの側壁及び底面に第１酸化膜を形成する段階をさらに含むことを特徴とする、請求項１または２に記載の半導体素子の素子分離膜形成方法。 - 前記第１酸化膜はラジカル酸化工程で形成することを特徴とする、請求項４に記載の半導体素子の素子分離膜形成方法。
- 前記第２トレンチの形成後、
前記スペーサ間の間隔が広くなるように前記スペーサをエッチングする段階をさらに含むことを特徴とする、請求項１または２に記載の半導体素子の素子分離膜形成方法。 - 前記第２トレンチの形成後、
前記スペーサを除去する段階をさらに含むことを特徴とする、請求項１または２に記載の半導体素子の素子分離膜形成方法。 - 半導体基板の素子分離領域に第１トレンチを形成する段階と、
前記第１トレンチの側壁及び底面をラジカル酸化工程によって酸化させて第１酸化膜を形成する段階と、
前記第１トレンチの側壁に酸化防止スペーサを形成する段階と、
前記酸化防止スペーサ間の前記素子分離領域に、前記第１トレンチより幅が狭くて深い第２トレンチを形成する段階と、
前記第２トレンチを第２酸化膜で覆う段階と、
前記第１トレンチを絶縁膜で充填する段階とを含むことを特徴とする、半導体素子の素子分離膜形成方法。 - 半導体基板上にトンネル絶縁膜、電子蓄積膜及び素子分離マスクを形成する段階と、
素子分離領域の前記素子分離マスク、前記電子蓄積膜、前記トンネル絶縁膜及び前記半導体基板をエッチングして第１トレンチを形成する段階と、
前記第１トレンチの側壁及び底面をラジカル酸化工程によって酸化させて酸化膜を形成する段階と、
前記第１トレンチ、前記電子蓄積膜及び前記素子分離マスクの側壁に酸化防止スペーサを形成する段階と、
前記酸化防止スペーサ間の前記素子分離領域に前記第１トレンチより幅が狭くて深い第２トレンチを形成する段階と、
前記第２トレンチを第２酸化膜で充填する段階と、
前記第１トレンチを絶縁膜で充填する段階とを含むことを特徴とする、半導体素子の素子分離膜形成方法。 - 前記電子蓄積膜は、シリコン窒化膜で形成することを特徴とする、請求項２または９に記載の半導体素子の素子分離膜形成方法。
- 前記素子分離マスクは、バッファ酸化膜、窒化膜及びハードマスクの積層構造で形成することを特徴とする、請求項２または９に記載の半導体素子の素子分離膜形成方法。
- 前記第１トレンチは、前記第１トレンチ及び前記第２トレンチを合わせた深さの１／６〜１／３の深さに形成することを特徴とする、請求項１、２、８及び９のいずれか１項に記載の半導体素子の素子分離膜形成方法。
- 前記第２トレンチの形成後、
前記酸化防止スペーサ間の間隔が広くなるように前記酸化防止スペーサをエッチングする段階をさらに含むことを特徴とする、請求項８または９に記載の半導体素子の素子分離膜形成方法。 - 前記第２トレンチの形成後、
前記酸化防止スペーサを除去する段階をさらに含むことを特徴とする、請求項８または９に記載の半導体素子の素子分離膜形成方法。 - 前記第２酸化膜は、熱酸化工程によって形成することを特徴とする、請求項８または９に記載の半導体素子の素子分離膜形成方法。
- 前記絶縁膜は、ＳＯＧ、ＨＤＰ酸化膜、ＰＥ−酸化膜またはＯ３−ＴＥＯＳで形成すことを特徴とする、請求項１、２、８及び９のいずれか１項に記載の半導体素子の素子分離膜形成方法。
- 前記絶縁膜が前記素子分離領域にのみ残留するように前記絶縁膜をエッチングする段階をさらに含むことを特徴とする、請求項１、２、８及び９のいずれか１項に記載の半導体素子の素子分離膜形成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060106433A KR100810409B1 (ko) | 2006-10-31 | 2006-10-31 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008118084A true JP2008118084A (ja) | 2008-05-22 |
Family
ID=39330727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007004493A Pending JP2008118084A (ja) | 2006-10-31 | 2007-01-12 | 半導体素子の素子分離膜形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7736991B2 (ja) |
| JP (1) | JP2008118084A (ja) |
| KR (1) | KR100810409B1 (ja) |
| CN (1) | CN100550341C (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8766350B2 (en) | 2012-03-19 | 2014-07-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method for fabricating semiconductor device |
| JP2014187199A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2015138853A (ja) * | 2014-01-21 | 2015-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2015204373A (ja) * | 2014-04-14 | 2015-11-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2017011311A (ja) * | 2016-10-13 | 2017-01-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| USRE46773E1 (en) | 2009-09-15 | 2018-04-03 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| JP2018078312A (ja) * | 2017-12-20 | 2018-05-17 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100102982A (ko) * | 2009-03-12 | 2010-09-27 | 삼성전자주식회사 | 반도체 장치 |
| TW201036142A (en) * | 2009-03-16 | 2010-10-01 | Nanya Technology Corp | Manufacturing method of supporting structure for stack capacitor in semiconductor device |
| KR20110126301A (ko) * | 2010-05-17 | 2011-11-23 | 삼성전자주식회사 | 소자 분리막 형성 방법, 소자 분리막을 갖는 반도체 장치 및 그 제조 방법 |
| CN102263052B (zh) * | 2010-05-24 | 2015-06-17 | 无锡华润上华半导体有限公司 | 浅沟槽隔离形成方法 |
| US8691661B2 (en) * | 2010-10-28 | 2014-04-08 | Texas Instruments Incorporated | Trench with reduced silicon loss |
| US8450180B2 (en) * | 2010-12-30 | 2013-05-28 | Macronix International Co. Ltd. | Methods of forming semiconductor trench and forming dual trenches, and structure for isolating devices |
| CN103579086A (zh) * | 2012-07-25 | 2014-02-12 | 旺宏电子股份有限公司 | 半导体装置及形成半导体结构的方法 |
| US9984918B2 (en) * | 2015-12-31 | 2018-05-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and manufacturing method thereof |
| US10950602B2 (en) | 2018-09-20 | 2021-03-16 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| CN111199911B (zh) * | 2018-11-19 | 2024-05-14 | 长鑫存储技术有限公司 | 浅沟槽隔离结构及其制作方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694647A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Forming method for oxidized film |
| JPH05291395A (ja) * | 1992-04-10 | 1993-11-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH06291178A (ja) * | 1993-03-31 | 1994-10-18 | Canon Inc | 半導体装置の製造方法 |
| JP2000357733A (ja) * | 1999-05-20 | 2000-12-26 | Samsung Electronics Co Ltd | Ｔ型素子分離膜の形成方法、これを用いたエレベイテッドサリサイドソース／ドレイン領域の形成方法及びｔ型素子分離膜を有する半導体素子 |
| JP2002208629A (ja) * | 2000-11-09 | 2002-07-26 | Toshiba Corp | 半導体装置、及び、半導体装置の製造方法 |
| JP2002280467A (ja) * | 2001-03-17 | 2002-09-27 | Samsung Electronics Co Ltd | Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 |
| JP2003332416A (ja) * | 2002-05-10 | 2003-11-21 | Nec Electronics Corp | 半導体集積回路及びその製造方法 |
| JP2004022718A (ja) * | 2002-06-14 | 2004-01-22 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2004235313A (ja) * | 2003-01-29 | 2004-08-19 | Renesas Technology Corp | 半導体装置 |
| JP2005347367A (ja) * | 2004-06-01 | 2005-12-15 | Toyota Motor Corp | 半導体装置とその製造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980068057A (ko) * | 1997-02-14 | 1998-10-15 | 김광호 | 트렌치 소자분리방법 |
| KR100249025B1 (ko) * | 1998-03-06 | 2000-03-15 | 김영환 | 반도체장치의 소자분리방법 |
| US6214696B1 (en) | 1998-04-22 | 2001-04-10 | Texas Instruments - Acer Incorporated | Method of fabricating deep-shallow trench isolation |
| US6207532B1 (en) | 1999-09-30 | 2001-03-27 | Taiwan Semiconductor Manufacturing Company | STI process for improving isolation for deep sub-micron application |
| KR100366614B1 (ko) | 1999-10-12 | 2003-01-06 | 삼성전자 주식회사 | 티형 트렌치 소자분리막 형성방법 |
| JP4295927B2 (ja) | 2001-04-23 | 2009-07-15 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| KR20030012116A (ko) | 2001-07-30 | 2003-02-12 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치 소자분리 방법 |
| CN1229860C (zh) | 2002-04-30 | 2005-11-30 | 中芯国际集成电路制造(上海)有限公司 | 中空沟槽隔离物及其制造方法 |
| KR100875067B1 (ko) | 2002-12-14 | 2008-12-18 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR100979233B1 (ko) | 2003-07-23 | 2010-08-31 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자분리막 형성방법 |
| KR20050028618A (ko) * | 2003-09-19 | 2005-03-23 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| KR20050069427A (ko) * | 2003-12-31 | 2005-07-05 | 동부아남반도체 주식회사 | 소자 분리막 형성 방법 |
| KR100602085B1 (ko) | 2003-12-31 | 2006-07-14 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조 방법 |
| KR100532503B1 (ko) | 2004-02-03 | 2005-11-30 | 삼성전자주식회사 | 쉘로우 트렌치 소자 분리막의 형성 방법 |
| KR20050111416A (ko) * | 2004-05-20 | 2005-11-25 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 소자 분리막 형성 방법 |
| KR101026478B1 (ko) | 2004-12-27 | 2011-04-01 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| KR100632638B1 (ko) | 2005-03-09 | 2006-10-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
-
2006
- 2006-10-31 KR KR1020060106433A patent/KR100810409B1/ko not_active IP Right Cessation
- 2006-12-28 US US11/617,690 patent/US7736991B2/en not_active Expired - Fee Related
-
2007
- 2007-01-12 JP JP2007004493A patent/JP2008118084A/ja active Pending
- 2007-01-25 CN CNB2007100072601A patent/CN100550341C/zh not_active Expired - Fee Related
-
2010
- 2010-06-14 US US12/815,317 patent/US7977205B2/en not_active Expired - Fee Related
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694647A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Forming method for oxidized film |
| JPH05291395A (ja) * | 1992-04-10 | 1993-11-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH06291178A (ja) * | 1993-03-31 | 1994-10-18 | Canon Inc | 半導体装置の製造方法 |
| JP2000357733A (ja) * | 1999-05-20 | 2000-12-26 | Samsung Electronics Co Ltd | Ｔ型素子分離膜の形成方法、これを用いたエレベイテッドサリサイドソース／ドレイン領域の形成方法及びｔ型素子分離膜を有する半導体素子 |
| JP2002208629A (ja) * | 2000-11-09 | 2002-07-26 | Toshiba Corp | 半導体装置、及び、半導体装置の製造方法 |
| JP2002280467A (ja) * | 2001-03-17 | 2002-09-27 | Samsung Electronics Co Ltd | Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 |
| JP2003332416A (ja) * | 2002-05-10 | 2003-11-21 | Nec Electronics Corp | 半導体集積回路及びその製造方法 |
| JP2004022718A (ja) * | 2002-06-14 | 2004-01-22 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2004235313A (ja) * | 2003-01-29 | 2004-08-19 | Renesas Technology Corp | 半導体装置 |
| JP2005347367A (ja) * | 2004-06-01 | 2005-12-15 | Toyota Motor Corp | 半導体装置とその製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE46773E1 (en) | 2009-09-15 | 2018-04-03 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| USRE48450E1 (en) | 2009-09-15 | 2021-02-23 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US8766350B2 (en) | 2012-03-19 | 2014-07-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method for fabricating semiconductor device |
| JP2014187199A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2015138853A (ja) * | 2014-01-21 | 2015-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2015204373A (ja) * | 2014-04-14 | 2015-11-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9953858B2 (en) | 2014-04-14 | 2018-04-24 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing same |
| US10096510B2 (en) | 2014-04-14 | 2018-10-09 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing same |
| JP2017011311A (ja) * | 2016-10-13 | 2017-01-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2018078312A (ja) * | 2017-12-20 | 2018-05-17 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100810409B1 (ko) | 2008-03-04 |
| US20100304549A1 (en) | 2010-12-02 |
| CN100550341C (zh) | 2009-10-14 |
| US7736991B2 (en) | 2010-06-15 |
| US7977205B2 (en) | 2011-07-12 |
| US20080102579A1 (en) | 2008-05-01 |
| CN101174575A (zh) | 2008-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120810 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120904 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130702 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131126 |