CN101556949B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置。该半导体装置在减少电路图形中的形状变异的同时，能够减小电路图形的尺寸。该半导体装置包括多个电路图形和第一虚拟图形。多个电路图形以规则的间隔来设置，并且用作电路的一部分。多个电路图形包括两个最外面的电路图形和其他内部电路图形。第一虚拟图形分别设置在两个最外面的电路图形的外部上。每个最外面的电路图形与相应的第一虚拟图形之间的距离等于任意相邻的两个电路图形之间的距离。例如，每个第一虚拟图形的宽度小于任意一个电路图形的宽度，并且每个第一虚拟图形的宽度等于最小设计规则宽度。

Description

半导体装置
技术领域
本发明涉及一种包括虚拟图形的半导体装置。
背景技术
某些半导体装置具有诸如半导体的栅电极、布线电阻或扩散电阻的组件的电路图形，这些电路图形以规则的间隔进行设置。在形成这种电路图形过程中，最外面的图形会导致具有与内部图形的形状不同的形状。这是由于下列原因所导致。
最外面的图形在其本身的外部没有提供图形，而其他图形中的每个在其本身的外部和内部均有另一图形。在通过蚀刻形成图形的情形下，例如，邻近图形影响每个图形的形状的确定。由于这个原因，邻近图形对于最外面的图形的影响与对于其他图形的影响不同，这使得最外面的图形与内部图形形状不同。因而，电路图形最终出现形状的变异。众所周知，这种变异可以用下列表达式(1)来表达：
σ ∝ 1 / ( w × t ) . . . ( 1 ) ,
其中，w指示电路图形的宽度，并且t指示电路图形的高度，相关描述见于Marcel J.M.Pelgrom等人在1989年10月的“IEEE Journal ofSolid-State Circuits”的卷24，No.5，第1433-1440页上发表的“MatchingProperties of MOS Transistors”；M.Pelgrom等人在1991年8月的“NuclearInstruments and Methods in Physics Research，Section A-Accelerators，Spectrometers，Detectors and Associated Equipment”的第624-626页发表的“Matching Properties of MOS Transistors”；Tuinhout，H.P.、Montree，A.H.、Schmitz，J.、Stolk，P.A.在“Electron Devices Meeting 1997，Technical Digest.，International，7-10December 1997”第631-634页上发表的数字目标标识为10.1109/IEDM.1997.650463的“Effects of GateDepletion and Boron Penetration on Matching of Deep Submicron”；以及Pelgrom，M.J.M.、Tuinhout，H.P.、Vertregt，M.在“Electron Devices Meeting1998，IEDM’98Technical Digest.，International，6-9December 1998，”第915-918页上发表的数字目标标识为10.1109/IEDM.1998.746503的“Transistor Matching in Analog CMOS Applications”。
减少变异的一种有效方法是在最外面的图形的外部提供虚拟图形(参见，例如，日本专利申请公布No.Hei 7-30065、No.Hei 2-69972、No.Hei 8-223042、No.Sho 57-128949以及No.Sho 62-21260)。
随着半导体装置小型化的最新进步，用于这种半导体装置的虚拟图形的尺寸也要求最小化。另一方面，虚拟图形的宽度已经被认为需要等于通过考虑上述表达式(1)所得到的电路图形的宽度。鉴于这些要求，已经得出的结论是，虚拟图形的小型化是有限的。
发明内容
本发明的一个方面提供一种半导体装置，该半导体装置包括：
多个电路图形，以规则的间隔形成，并且用作电路的一部分；以及
第一虚拟图形，在位于最外面的电路图形之一的外部形成的，其中，
最外部电路图形和第一虚拟图形之间的距离等于任意相邻的两个电路图形之间的距离，以及
第一虚拟图形的宽度小于任意电路图形的宽度。
根据本发明，第一虚拟图形的宽度小于任意电路图形的宽度。此外，最外面的图形的侧表面与虚拟图形的侧表面之间的距离被设定成等于每两个相邻电路图形的相对侧表面之间的距离。以这种构造，在减少电路图形之间的形状变异的同时，能够实现半导体装置尺寸的减小。
附图说明
图1是示出根据第一实施例的半导体装置的主要部分的平面图。
图2是沿着图1中的线A-A’截取的横截面图。
图3是半导体装置的平面图的示例。
图4是示出根据第二实施例的半导体装置的主要部分的平面图。
图5是示出根据第三实施例的半导体装置的主要部分的平面图。
具体实施方式
下面参考附图来描述本发明的实施例。在所有附图中，相同的组件由相同的附图标记表示，并且适当地省略对这些组件的解释。在下列描述中，虚拟图形意味着不用作电路的一部分的图形，即，提供有不影响该电路操作的浮置电势、固定电势或信号的图形。
图1是示出根据第一实施例的半导体装置10的主要部件的平面图，并且图2是沿着图1中的线A-A’截取的横截面图。半导体装置10包括多个电路图形140和第一虚拟图形142。多个电路图形140以规则的间隔设置，并且用作电路的一部分。多个电路图形140包括：分别设置在最外面的两个电路图形140b(下文称为最外面的电路图形140b)；以及不同的电路图形140a(下文称为内部电路图形140a)。第一虚拟图形142分别设置在两个最外面的电路图形140b的外侧。每个最外面的电路图形140b与相应的第一虚拟图形142之间的距离等于每两个相邻电路图形140之间的距离S。例如，每个第一虚拟图形142的宽度W2小于任意一个电路图形140的宽度W1，并且每个第一虚拟图形142的宽度W2对应于最小设计规则宽度。换言之，第一虚拟图形142的宽度W2在半导体装置10所包含的元件和互联的宽度中是最小的。
本发明的发明人的努力研究得出下列发现。为了减少电路图形140中的形状变异，重要的是，将彼此相邻的电路图形140b与虚拟图形142的相对侧表面之间的距离设定成等于任意两个相邻电路图形140的相对侧表面之间的距离。另一方面，将虚拟图形142的宽度设定为等于任意一个电路图形140的宽度对于减少变异是没有效果的。这意味着，即使当第一虚拟图形142的宽度W2小于任意一个电路图形140的宽度W1时，也可以减少每个最外面的电路图形140b与内部电路图形140a之间的形状差异。因此，能够减小半导体装置10的尺寸。这里，当第一虚拟图形142等于最小设计规则宽度时，实现最大的尺寸减小。
在图1和图2所示的示例中，多个电路图形140具有相同形状，并且被设置成其任意一侧的端部彼此在多个电路图形140的延伸方向上对准。第一虚拟图形142具有与电路图形140相同的长度，并且被设置成它们任意一侧上的端部在第一虚拟图形142延伸方向上与多个电路图形140的端部对准。以这种构造，能够减小电路图形140b的宽度和电路图形140a的宽度之间的差异。此外，在多个电路图形140的角部141中，每个电路图形140b的每个外部角部141b的形状与电路图形140b的每个内部角部141a的形状之间的差异能够被减少。
在图1和图2所示的示例中，电路图形140是晶体管或MOS电容器元件的栅电极，并且栅绝缘膜(未示出)分别提供在电路图形140的下方。电路图形140和虚拟图形142具有相同高度，因为它们在同一工艺中形成。晶体管或MOS电容器元件在半导体层100的元件形成区域中形成。半导体层100可以是半导体基板或绝缘体上半导体(SOI)基板的半导体层。
元件形成区域由元件隔离膜120分隔。元件隔离膜120通过浅沟槽隔离(STI)方法或硅局部氧化(LOCOS)方法形成。在作为栅电极的电路图形140的侧表面上分别形成侧壁150，同时分别在第一虚拟图形142的侧表面上形成侧壁152。侧壁150和152在图1中被省略。在与元件形成区域相对应的半导体层100的部分中，形成阱110。在图1和图2所示的示例中，在单一阱110中，形成多个元件形成区域和晶体管以及两个第一虚拟图形142。
在阱110中，用作多个晶体管或MOS电容器元件的源极和漏极的多个扩散层170以及分别位于在虚拟图形142的侧面上的虚拟扩散层172被形成。扩散层170和虚拟扩散层172具有相同的形状。扩散层170和虚拟扩散层172以自对准的方式形成；具体而言，扩散层170和虚拟扩散层172是通过将电路图形140、第一虚拟图形142、侧壁150和152以及元件隔离膜120用作掩模而形成的。扩散层170和虚拟扩散层172的一部分分别位于侧壁150和152的下方。在某些情形下，扩散层170和虚拟扩散层172中的每个具有低浓度扩散层(未示出)。在这种情形下，低浓度扩散层以自对准方式形成；具体而言，低浓度扩散层是通过将电路图形140和元件隔离膜120作为掩模而形成的。
当扩散层170(其每个可以包括低浓度杂质扩散层)以自对准方式形成时，将扩散层170的一部分分别设置在侧壁150的下方，至少这能够使半导体装置10的尺寸减小。然而，在作为栅电极的电路图形140中的形状变异直接导致沟道长度变异，这导致晶体或MOS电容器元件的性能变异。为了解决这一问题，在第一实施例中，将小于每个电路图形140b的宽度的第一虚拟图形142分别被设置在两个最外面的电路图形140b的外侧上。结果，可以减少电路图形140中的形状变异，从而在不阻碍半导体装置10的小型化的情况下，可以减少晶体管或MOS电容器元件的性能变异。
图3是半导体装置10的平面图的示例。在图3中所示的半导体装置10是用于平板显示器(诸如液晶显示器或有机发光二极管显示器)的驱动器芯片，并且在平面上是矩形的。半导体装置10包括栅极驱动器区域12、源极驱动器区域14、逻辑区域16、模拟区域18以及输入/输出(I/O)区域20。在每个栅极驱动器区域12中，提供栅极驱动器。在源极驱动器区域中，提供源极驱动器。在逻辑区域16中，提供逻辑电路。在每个模拟区域18中，提供模拟电路(例如，电源电路)。在I/O区域20中，提供I/O电路。
栅极驱动器区域12和源极驱动器区域14沿着半导体装置10的一个长边来布置，而模拟区域18和I/O区域20沿着半导体装置10的另一长边来布置。逻辑区域16布置在源极驱动器区域14和栅极驱动器区域12的组与I/O区域20和模拟区域18的组之间。
例如，在源极驱动器区域14或模拟区域18中，形成图1和2中所示的电路图形140和虚拟图形142。在逻辑区域16中形成的晶体管的栅电极的布线宽度W2小于电路图形140的宽度W1。虚拟图形142的宽度W2是最小设计规则宽度，虚拟图形142的宽度W2等于或小于在逻辑区16中形成的晶体管的栅电极的布线宽度W2。
如上所述，在第一实施例中，第一虚拟图形142的宽度W2小于任意一个电路图形140的宽度W1。此外，在彼此相邻的最外面的电路图形140b和虚拟图形142的相对侧表面之间的距离，被设定成等于任意两个相邻的电路图形140的相对侧表面之间的距离。以这种构造，在减少电路图形140中的形状变异的同时，能够实现半导体装置10的尺寸的减小。
每个第一虚拟图形142具有与每个电路图形140的长度相同的长度，并且被设置成它们在任意一侧上的端部在第一虚拟图形142的延伸方向上与多个电路图形140的端部对准。以这种构造，在多个电路图形140的角部141中，每个电路图形140b的每个外部角部141b的形状与每个其他内部角部141a的形状之间的差异能够被减少。
当电路图形140是晶体管或MOS电容器元件的栅电极并且扩散层170以自对准方式形成时，通过减少在电路图形140中的形状变异，能够减少沟道长度的变异。结果，能够减少在晶体管或MOS电容器元件中的性能变异。
图4是示出根据第二实施例的半导体装置10的主要部分的平面图。在图4中所示的半导体装置10包括用作电阻元件的电路图形210以及第一虚拟图形212。电路图形210是布线电阻或扩散电阻。例如，电路图形210和第一虚拟图形212形成在图3中所示的源极驱动器区域14或模拟区域18中或者在源极驱动器区域14和模拟区域18中。
由于电路图形210和第一虚拟图形212的相对形状和布置与如在图1和2中所示的电路图形140和第一虚拟图形142的相对形状和布置相似，所以在此省略对于该形状和布置的描述。
当电路图形210是布线电阻时，电路图形210和第一虚拟图形212在元件隔离膜120上形成。在该情形下，如在第一实施例中，能够减少电路图形210之间的形状变异。
当电路图形210是扩散电阻时，电路图形210和第一虚拟图形212分别形成在从元件隔离膜120中所形成的开口暴露的部分半导体层上。这些开口在通过STI方法或LOCOS方法形成元件隔离膜120的过程中形成。由于该原因，在电路图形210之间的形状变异，即，在元件隔离膜120中形成的相应开口的形状变异，主要是由于用于形成元件隔离膜120的硬掩模的图形之间的形状变异。在第二实施例中，硬掩模也包括与第一虚拟图形212相对应的虚拟图形。因此，可以减少在硬掩模中所包含的图形之间的形状变异，从而减少电路图形210之间的形状变异。
也在第二实施例中，将第一虚拟图形212的宽度设定成小于每个电路图形210的宽度。以这种构造，在减少电路图形210之间的形状变异的同时，能够实现半导体装置10的尺寸减小。
图5是示出根据第三实施例的半导体装置10的主要部分的平面图。除了根据第三实施例的半导体装置10还包括第二虚拟图形214和第三虚拟图形216之外，在图5中所示的半导体装置10具有与根据第二实施例的相同的结构。第二虚拟图形214和第三虚拟图形216与电路图形210和第一虚拟图形212在同一工艺中形成。
第二虚拟图形214分别形成在每个电路图形210的两个端部的外部。在每个电路图形210和相应的第二虚拟图形214之间的距离是S，其等于在每个电路图形210和相应的第一虚拟图形212之间的距离。因此，当电路图形210是布线电阻时，在多个电路图形210的角部211处，能够防止过度蚀刻。当电路图形210是扩散电阻时，在形成电路图形210过程中，在用于形成元件隔离膜120的硬掩模的图形的角部处，能够防止过度蚀刻。因此，防止电路图形210的端部的形状偏离原始设计的形状。当在每两个相邻的第二虚拟图形214之间的距离等于在电路图形210之间的距离S，同时在电路图形210的宽度方向上的第二虚拟图形214的尺寸等于电路图形210的宽度W1时，这种效果尤其增强。
此外，在电路图形210的延伸方向上的第二虚拟图形214的长度L1能够被设定成小于电路图形210的宽度W1。在该情形下，能够实现半导体装置10的尺寸减小。例如，第二虚拟图形214的长度L1等于第一虚拟图形212的宽度W2，第二虚拟图形214的长度L1是半导体装置10中所包含的元件和布线的宽度中的最小宽度。
在第三实施例中，第三虚拟图形216分别形成在两个第一虚拟图形212中的每个第一虚拟图形的两个端部的外部。第三虚拟图形216的宽度等于第一虚拟图形212的宽度W2，而第三虚拟图形216的长度等于第二虚拟图形214的长度L1。每个第三虚拟图形216和相邻的第一虚拟图形212之间的距离等于每个电路图形210和相邻的第二虚拟图形214之间的距离，而第三虚拟图形216和相邻的第二虚拟图形214之间的距离等于电路图形210和相邻的第一虚拟图形212之间的距离。因而，用于形成在每个电路图形210的角部211中位于最外面的每个外部角部211b的条件，可以被设定成与用于形成每个内部角部211a的条件相同。相应地，能够减少在角部211之中的形状变异。
如上所述，根据第三实施例，能够获得与根据第二实施例的效果相同的效应。此外，由于第二虚拟图形214被提供，所以防止电路图形210的端部的形状偏离原始设计的形状。当在电路图形210的宽度方向上的第二虚拟图形214的长度等于电路图形210的宽度W1时，这种效果尤其增强。此外，由于第三虚拟图形216也被提供，所以能够减少在电路图形210的角部211之中的形状变异。
虽然上文已经参考附图描述了本发明的实施例，这些实施例仅是本发明的示例，因此，可以使用除上述那些构造以外的各种构造。例如，电路图形140的数目和电路图形210的数目不限于在这些实施例中所描述的数目，并且可以大于所描述的数目。

Claims (2)

1.一种半导体装置，包括：
多个电路图形，其以规则的间隔形成，并且用作电路的一部分；以及
第一虚拟图形，其形成在最外面的电路图形的外侧，所述最外面的电路图形是指所述多个电路图形中的位于最外面的一个电路图形，其中，
在所述最外面的电路图形和所述第一虚拟图形之间的距离等于所述电路图形中的任意相邻的两个电路图形之间的距离，
所述第一虚拟图形的宽度小于任意一个所述电路图形的宽度，并且
所述第一虚拟图形具有与所述电路图形的长度相同的长度，并且，所述第一虚拟图形被设置成使得所述第一虚拟图形的在任一侧上的端部与在同一侧上的所述电路图形的各端部在所述第一虚拟图形的延伸方向上对准，
其中，所述半导体装置还包括第二虚拟图形，所述第二虚拟图形分别形成在所述多个电路图形中的每个电路图形的两个端部的外侧，
其中，每个所述第二虚拟图形与相应的电路图形之间的距离等于在所述最外面的电路图形与所述第一虚拟图形之间的距离，
其中，在所述电路图形的宽度方向上，每个所述第二虚拟图形的宽度等于所述电路图形的宽度，并且任意相邻的两个所述第二虚拟图形之间的距离等于任意相邻的两个所述电路图形之间的距离，并且
其中，在所述电路图形的延伸方向上，每个所述第二虚拟图形的长度小于所述电路图形的宽度。
2.一种半导体装置，包括：
多个电路图形，其以规则的间隔形成，并且用作电路的一部分；以及
第一虚拟图形，其形成在最外面的电路图形的外侧，所述最外面的电路图形是指所述多个电路图形中的位于最外面的一个电路图形，其中，
在所述最外面的电路图形和所述第一虚拟图形之间的距离等于所述电路图形中的任意相邻的两个电路图形之间的距离，
所述第一虚拟图形的宽度小于任意一个所述电路图形的宽度，并且
所述第一虚拟图形具有与所述电路图形的长度相同的长度，并且，所述第一虚拟图形被设置成使得所述第一虚拟图形的在任一侧上的端部与在同一侧上的所述电路图形的各端部在所述第一虚拟图形的延伸方向上对准，
其中，所述半导体装置还包括第二虚拟图形，所述第二虚拟图形分别形成在所述多个电路图形中的每个电路图形的两个端部的外侧，
其中，每个所述第二虚拟图形与相应的电路图形之间的距离等于在所述最外面的电路图形与所述第一虚拟图形之间的距离，
其中，在所述电路图形的宽度方向上，每个所述第二虚拟图形的宽度等于所述电路图形的宽度，并且任意相邻的两个所述第二虚拟图形之间的距离等于任意相邻的两个所述电路图形之间的距离，
其中，所述半导体装置还包括第三虚拟图形，所述第三虚拟图形分别形成在所述第一虚拟图形的两个端部的外侧，
其中，所述第三虚拟图形具有与所述第一虚拟图形的宽度相同的宽度，同时，具有与所述第二虚拟图形的长度相同的长度，
在每个所述第三虚拟图形和所述第一虚拟图形之间的距离等于在每个所述第二虚拟图形和相应的电路图形之间的距离，并且
在每个所述第三虚拟图形和与该第三虚拟图形相邻的第二虚拟图形之间的距离等于在所述最外面的电路图形和所述第一虚拟图形之间的距离。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8597860B2 (en) 2011-05-20 2013-12-03 United Microelectronics Corp. Dummy patterns and method for generating dummy patterns
CN102799060B (zh) * 2011-05-26 2017-08-29 联华电子股份有限公司 虚设图案以及形成虚设图案的方法
JP6077240B2 (ja) * 2012-08-21 2017-02-08 ラピスセミコンダクタ株式会社 抵抗構造体、集積回路および抵抗構造体の製造方法
US9209182B2 (en) * 2012-12-28 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal gate structures to reduce dishing during chemical-mechanical polishing
KR102483254B1 (ko) 2016-03-21 2022-12-29 삼성전자주식회사 반도체 장치의 제조 방법
JP2020043316A (ja) * 2018-09-14 2020-03-19 キオクシア株式会社 半導体デバイス
US10746694B2 (en) * 2018-11-29 2020-08-18 Globalfoundries Singapore Pte. Ltd. Integrated circuits with sensors and methods for producing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1211813A (zh) * 1997-09-17 1999-03-24 日本电气株式会社 曝光图形掩模及其制造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57128949A (en) 1981-02-04 1982-08-10 Hitachi Ltd Electric resistance device
JPS6221260A (ja) 1985-07-19 1987-01-29 Fujitsu Ltd 半導体装置の製造方法
JPH0236056U (zh) * 1988-08-31 1990-03-08
JP3028420B2 (ja) 1988-09-05 2000-04-04 セイコーエプソン株式会社 半導体集積装置
JPH03218063A (ja) * 1990-01-23 1991-09-25 Matsushita Electron Corp 半導体集積回路装置
JPH0730065A (ja) 1993-07-13 1995-01-31 Sharp Corp 集積回路装置
JP3086615B2 (ja) 1995-02-16 2000-09-11 三洋電機株式会社 逐次比較型ａｄコンバータの集積回路
JPH09181308A (ja) * 1995-12-25 1997-07-11 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP3311244B2 (ja) * 1996-07-15 2002-08-05 株式会社東芝 基本セルライブラリ及びその形成方法
KR100230421B1 (ko) * 1997-04-22 1999-11-15 윤종용 반도체장치의 더미패턴 형성방법
JP2000112114A (ja) * 1998-10-08 2000-04-21 Hitachi Ltd 半導体装置及び半導体装置の製造方法
JP4836304B2 (ja) * 1999-12-15 2011-12-14 ルネサスエレクトロニクス株式会社 半導体装置
JP3631076B2 (ja) * 1999-12-27 2005-03-23 沖電気工業株式会社 半導体装置の構造
JP2002270776A (ja) * 2001-03-13 2002-09-20 Sanyo Electric Co Ltd 半導体装置の配線構造
JP2002373896A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体装置
JP2003017390A (ja) * 2001-06-29 2003-01-17 Toshiba Corp パターン形成方法及びパターン形成に用いるマスク
US20050009312A1 (en) * 2003-06-26 2005-01-13 International Business Machines Corporation Gate length proximity corrected device
TWI228226B (en) * 2003-11-21 2005-02-21 Taiwan Semiconductor Mfg Dummy pattern layout method for improving film planarization
JP2005209792A (ja) * 2004-01-21 2005-08-04 Matsushita Electric Ind Co Ltd 半導体装置
JP4248451B2 (ja) * 2004-06-11 2009-04-02 パナソニック株式会社 半導体装置およびそのレイアウト設計方法
JP4778689B2 (ja) * 2004-06-16 2011-09-21 パナソニック株式会社 標準セル、標準セルライブラリおよび半導体集積回路
JP2006119195A (ja) * 2004-10-19 2006-05-11 Nec Electronics Corp 配線のレイアウト方法
US7667332B2 (en) * 2004-11-05 2010-02-23 Kabushiki Kaisha Toshiba Method for generating pattern, method for manufacturing semiconductor device, semiconductor device, and computer program product
JP2006351861A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
KR100712996B1 (ko) * 2005-09-20 2007-05-02 주식회사 하이닉스반도체 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법
JP2008270276A (ja) * 2007-04-16 2008-11-06 Nec Electronics Corp ダミーパターン配置装置、ダミーパターンの配置方法、及び半導体装置
KR100808605B1 (ko) * 2007-05-31 2008-02-29 주식회사 하이닉스반도체 주변회로지역의 반도체 소자
KR100924338B1 (ko) * 2007-06-25 2009-11-05 주식회사 하이닉스반도체 선형 패턴 어레이 형성 방법, 이에 따른 반도체 소자 및이에 사용되는 포토 마스크
JP2009049107A (ja) * 2007-08-16 2009-03-05 Nec Electronics Corp ダミーパターンの配置装置及びその配置方法、プログラム、並びに半導体装置
JP5291917B2 (ja) * 2007-11-09 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5007250B2 (ja) * 2008-02-14 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2010267933A (ja) * 2009-05-18 2010-11-25 Elpida Memory Inc ダミーパターンの配置方法及びダミーパターンを備えた半導体装置
JP2010278189A (ja) * 2009-05-28 2010-12-09 Renesas Electronics Corp 半導体集積回路の設計方法及び設計システム
KR20110057600A (ko) * 2009-11-24 2011-06-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP5629114B2 (ja) * 2010-04-13 2014-11-19 ルネサスエレクトロニクス株式会社 半導体集積回路およびそのパターンレイアウト方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1211813A (zh) * 1997-09-17 1999-03-24 日本电气株式会社 曝光图形掩模及其制造方法

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